CN113192924A - 电路板封装结构、封装方法和电子设备 - Google Patents

电路板封装结构、封装方法和电子设备 Download PDF

Info

Publication number
CN113192924A
CN113192924A CN202110463813.4A CN202110463813A CN113192924A CN 113192924 A CN113192924 A CN 113192924A CN 202110463813 A CN202110463813 A CN 202110463813A CN 113192924 A CN113192924 A CN 113192924A
Authority
CN
China
Prior art keywords
substrate
circuit board
mainboard
chip
connecting piece
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110463813.4A
Other languages
English (en)
Inventor
杨彩红
杨俊�
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Vivo Mobile Communication Co Ltd
Original Assignee
Vivo Mobile Communication Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Vivo Mobile Communication Co Ltd filed Critical Vivo Mobile Communication Co Ltd
Priority to CN202110463813.4A priority Critical patent/CN113192924A/zh
Publication of CN113192924A publication Critical patent/CN113192924A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81986—Specific sequence of steps, e.g. repetition of manufacturing steps, time sequence
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Geometry (AREA)
  • Combinations Of Printed Boards (AREA)

Abstract

本申请一些实施例提供了一种电路板封装结构、封装方法和电子设备，所述电路板封装结构包括主板、基板和元器件。所述基板通过连接件设置在所述主板上且与所述主板电连接，所述连接件在所述基板表面上投影的面积小于所述基板的表面积，所述主板与所述基板之间具有间隙；所述元器件设置于所述间隙中且与所述主板电连接。所述电路板封装结构的所述基板通过连接件电连接于所述主板上，所述连接件在所述基板表面上投影的面积小于所述基板的表面积，可以在所述主板上与所述基板之间的间隙设置所述元器件，一方面提高了所述基板底下空间的利用率，提高了所述电路板封装结构的结构紧凑性，另一方面可以提升所述基板和所述主板的散热效率。

Description

电路板封装结构、封装方法和电子设备
技术领域
本申请属于电子设备组件技术领域，具体涉及一种电路板封装结构、封装方法和电子设备。
背景技术
随着移动终端和可穿戴电子设备的不断发展，消费者对电子设备功能多样化及小型化的需求越来越高。这对电子设备的主板布局带来了越来越多的挑战。同时，由于消费者对电子设备存储容量要求也越来越大，导致存储芯片的封装尺寸和封装厚度不断增加。而存储芯片作为电子设备中非常关键的核心零部件，其高容量及小体积的需要已成为发展的趋势。
存储芯片一般是连接于封装基板上，然后封装基板通过焊接连接至电子设备的主板。而传统的封装基板底面的焊接点仅仅位于封装基板底面的中部，而封装基板底面的边缘位置却无法有效利用，降低了电子设备内部的空间利用率，阻碍了电子设备的小型化发展。
发明内容
本申请旨在提供一种电路板封装结构、封装方法和电子设备，至少解决背景技术的问题之一。
为了解决上述技术问题，本申请是这样实现的：
第一方面，本申请实施例提出了一种电路板封装结构，包括：
主板；
基板，所述基板通过连接件设置在所述主板上且与所述主板电连接，所述连接件在所述基板表面上投影的面积小于所述基板的表面积，所述主板与所述基板之间具有间隙；
元器件，所述元器件设置于所述间隙中且与所述主板电连接。
第二方面，本申请实施例提出了一种第一方面所述电路板封装结构的封装方法，包括：
在所述主板或者所述基板上设置所述连接件；
将所述主板通过所述连接件与所述基板连接；
在所述主板上与所述基板相对的位置设置所述元器件，所述元器件位于所述连接件的周侧。
第三方面，本申请实施例提出了一种电子设备，包括第一方面所述的电路板封装结构。
在本申请的实施例中，提供了一种电路板封装结构，所述电路板封装结构包括主板、基板和元器件。所述电路板封装结构的所述基板通过连接件电连接于所述主板上，所述连接件在所述基板表面上投影的面积小于所述基板的表面积，使得所述主板与所述基板之间具有间隙，所述间隙中可以设置与所述主板电连接的元器件。所述电路板封装结构一方面提高了所述基板底下空间的利用率，保证了所述电路板封装结构的结构紧凑性；另一方面利用所述间隙作为散热通道，可以提升所述基板和所述主板的散热效率，保证所述电路板封装结构长期稳定运行。
本申请的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本申请的实践了解到。
附图说明
本申请的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：
图1是根据本申请实施例的一种电路板封装结构的示意图；
图2是根据本申请实施例的一种电路板封装结构的基板仰视图；
图3是根据本申请实施例的另一种电路板封装结构的示意图；
图4是根据本申请实施例的又一种电路板封装结构的示意图；
图5是根据本申请实施例的一种电路板封装结构的整体示意图；
图6是根据本申请实施例的一种电路板封装结构的基板上设置连接件的示意图；
图7是根据本申请实施例的一种电路板封装结构的基板上设置芯片的示意图；
图8是根据本申请实施例的一种电路板封装结构的基板与芯片连接的示意图；
图9是根据本申请实施例的一种电路板封装结构的基板上设置封装体的示意图；
图10是根据本申请实施例的一种电路板封装结构的连接件上设置焊接体的示意图；
图11是根据本申请实施例的另一种电路板封装结构的连接件上设置焊接体的示意图；
图12是根据本申请实施例的又一种电路板封装结构的连接件上设置焊接体的示意图；
图13是根据本申请实施例的一种电路板封装结构的主板上设置连接件的示意图；
图14是根据本申请实施例的一种电路板封装结构的主板上设置元器件和基板的示意图；
图15是根据本申请实施例的一种电路板封装结构的连接件的示意图；
图16是根据本申请实施例的另一种电路板封装结构的主板上设置元器件的示意图；
图17是根据本申请实施例的另一种电路板封装结构的主板上设置基板的示意图；
图18是根据本申请实施例的另一种电路板封装结构的主板和基板之间设置胶体的示意图。
附图标记：
1－主板；2－基板；3－连接件；31－支撑体；32－导电体；321－导电柱；322－焊接体；4－元器件；5－芯片；51－UFS芯片；52－控制芯片；6－封装体；7－POP芯片。
具体实施方式
下面将详细描述本申请的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本申请，而不能理解为对本申请的限制。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请的说明书和权利要求书中的术语“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。此外，说明书以及权利要求中“和/或”表示所连接对象的至少其中之一，字符“/”，一般表示前后关联对象是一种“或”的关系。
在本申请的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
下面结合图1－图18描述根据本申请实施例的电路板封装结构、封装方法和电子设备。
如图1至图5所示，根据本申请一些实施例提供了一种电路板封装结构，包括：
主板1、基板2和元器件4。
参见图5，所述基板2通过连接件3设置在所述主板1上且与所述主板1电连接，所述连接件3在所述基板2表面上投影的面积小于所述基板2的表面积，也就是所述连接件3的与所述基板2相对的面积小于所述基板2的面积。比如图2中所述连接件3一般连接于所述基板2的中部区域，而在所述基板2靠近边缘的区域却留出了较大的空白，由于所述连接件3可以作为一个凸出的结构，可以将所述基板2从所述主板1顶起，使得所述主板1上与所述基板2之间具有间隙。
所述元器件4设置于所述间隙中且与所述主板1电连接，所述元器件4的设置可以对所述基板2底下的空间进行充分利用。
另外，由于所述连接件3可以将所述基板2从所述主板1顶起，也就是增大了所述基板2和所述主板1之间的距离。而所述基板2和所述主板1在运行过程中会散发较多的热量，所述连接件3的设置刚好可以有效解决所述基板2和所述主板1及其上设置的各种元器件的散热问题，保证了所述电路板封装结构长期稳定运行。
本申请实施例提供的所述电路板封装结构的所述基板2通过连接件3电连接于所述主板1上，所述连接件3在所述基板2表面上投影的面积小于所述基板2的表面积，可以在所述主板1上与所述基板2之间的间隙内设置所述元器件4，一方面提高了所述基板2底下空间的利用率，提高了所述电路板封装结构的结构紧凑性，有利于电子设备小型化设置；另一方面利用所述间隙作为散热通道，可以提升所述基板2和所述主板1的散热效率，保证所述电路板封装结构长期稳定运行。
可选地，参见图1和图2，所述间隙环绕于所述连接件3的周侧。
具体地，所述连接件3设置于所述基板2和所述主板1之间并将所述基板2从所述主板1顶起时，为了保证所述基板2顶起的稳定性，可以将所述连接件3设置于所述基板2底面的中部，避免了所述基板2仅仅在边角顶起时发生倾斜或掉落。所述连接件3设置于所述基板2底面的中部时，可以在所述连接件3的周侧形成容纳空间，该容纳空间也就是所述主板1与所述基板2之间的间隙，使得所述间隙环绕于所述连接件3的周侧，在提高了所述基板2底下空间利用率的基础上，保证了所述基板2设置的稳定性。
可选地，参见图1、图3至图5，所述连接件3包括支撑体31和至少部分设置于所述支撑体31内部的多个导电体32；
所述基板2与所述主板1通过所述导电体32电连接。
所述支撑体31作为多个所述导电体32的支撑载体，可以对所述导电体32起到很好的固定、支撑和保护作用。具体地，如图1所示，所述支撑体31可以为塑性凸起或者橡胶凸起等绝缘凸起，此类绝缘凸起便于成型，而且可以对所述导电体32形成严密的包裹，已达到对所述导电体32的有效保护。其次，如图3和图11所示，所述支撑体31可以为塑封体，所述塑封体可以在注塑的工艺下将所述导电体32进行包覆，然后对塑封体进行研磨露出所述导电体32的导电头，比如所述导电体32为导电铜柱时，可以对塑封体进行研磨露出导电铜柱的金属面，此金属面可与所述基板2或所述主板1之间焊接导通，或者可以在金属面进行预植锡或植锡球后再与所述基板2或所述主板1形成电性连接。
另外，如图4和图12所示，所述支撑体31可以为Interposer(硅中介层)垫高板，该Interposer板具有电性导通功能，且Interposer板一侧与所述基板2或所述主板1中的一个电性相连，Interposer板另一侧焊接在所述基板2或所述主板1中的另一个上，可以简化封装工艺，降低封装的成本，提高所述基板2底下空间的利用率，促进电子设备小型化发展的需求。
可选地，参见图3至图5，所述导电体32包括导电柱321和连接于所述导电柱321一端的焊接体322；
所述焊接体322与所述主板1焊接，所述导电柱321的另一端与所述基板2电连接；
或者，所述焊接体322与所述基板2焊接，所述导电柱321的另一端与所述主板1电连接。
所述导电柱321可以为通孔填铜、导电铜柱或者与封装基板内部电性连接的一体化的导电体。具体地，所述支撑体31为绝缘凸起的情况下，所述绝缘凸起内部可以留出通孔，该通孔以便于填充起导电作用的铜等导电金属，以形成通孔填铜；所述支撑体31为塑封体的情况下，可以先在所述基板2或所述主板1上连接导电铜柱等导电金属柱，然后通过塑封的方式对导电铜柱进行塑封，均可以在提升所述连接件3的结构稳定性基础上，保证所述基板2和所述主板1之间的电导通性能。
可选地，所述焊接体322为锡膏或锡球。
具体地，所述焊接体322为锡膏或锡球时，所述焊接体322可以通过锡膏印刷或锡球焊接的方式成型。比如所述焊接体322为锡球的情况下，该锡球的纯度和圆球度均较高，适用于高精度封装技术及微细焊接使用，而且使用时具有自动校正能力并可容许相对较大的置放误差和无端面平整度的问题可以在保证所述基板2和所述主板1之间电气连接的情况下，给所述基板2提供稳定的支撑。
可选地，参见图1至图5，所述基板2远离所述主板1的一侧设置有芯片5。
具体地，所述基板2远离所述主板1的一侧表面一般设置有贴片焊盘或者焊接引脚，所述芯片5可以通过贴片焊盘或者焊接引脚固定到所述基板2上，并与所述基板2形成电连接。所述芯片5可以用于存储信息和控制所述基板2上的信号传输，以保证所述基板2的信号控制稳定性。
具体地，参见图3至图5，所述芯片5包括UFS芯片51和控制芯片52；
所述UFS芯片51为多个的情况下，多个所述UFS芯片51层叠设置于所述基板2上。
具体地，所述UFS(Universal Flash Storage，通用闪存存储)芯片51在层叠设置的情况下，多个所述UFS芯片51之间以及所述UFS芯片51与所述基板2之间可以通过键合线连接导通，所述控制芯片52与所述基板2之间也可以通过键合线连接导通。所述UFS芯片51可以用于存储信息，所述控制芯片52可以对所述基板2上的信号进行调节和控制。
可选地，参见图5，所述基板2远离所述主板1的一侧设置有封装体6，所述芯片5封装于所述封装体6内。
具体地，所述芯片5封装于所述封装体6内的情况下，也就是所述封装体6包裹所述芯片5，可以使得所述封装体6与所述芯片5紧密结合，以达到固定、密封和保护所述芯片5的作用。而且所述封装体6还可以作为所述芯片5与外部电路沟通的桥梁，增强了所述芯片5的电热性能。
可选地，参见图5，所述主板1上设置有POP芯片7，所述POP芯片7的高度大于或者等于所述封装体6的高度。
具体地，所述基板2通过所述连接件3连接于所述主板1上，具体可以通过表面贴装技术(SMT)焊接在所述主板1上，而在电子设备的器件布局过程中，通常会将所述POP芯片7与所述芯片5布局在相邻位置。而POP(Packaging on Packaging，叠层封装)芯片7的高度较高，以所述主板1的上表面为基准，所述POP芯片7的高度大于或者等于所述封装体6的高度，也就是即使所述连接件3将所述基板2从所述主板1顶起的情况下，所述基板2上的封装体6的高度仍然低于所述POP芯片7的高度，在增加所述电路板封装结构占据空间的情况下，提高了所述电路板封装结构的空间使用率。
本申请实施例还提供了一种所述电路板封装结构的封装方法，包括：
S101，在所述主板或者所述基板上设置所述连接件；
S102，将所述主板通过所述连接件与所述基板连接；
需要说明的是，将主板与基板连接，不仅仅指结构上的连接，还指将主板与基板进行电连接。
S103，在所述主板上与所述基板相对的位置设置所述元器件，所述元器件位于所述连接件的周侧。
具体地，所述电路板封装结构的封装方法在所述主板或者所述基板上设置所述连接件，将所述主板通过所述连接件与所述基板连接；所述连接件与所述基板相对的面积小于所述基板的面积，可以在所述主板上与所述基板相对的位置设置所述元器件，一方面提高了所述基板底下空间的利用率，提高了所述电路板封装结构的结构紧凑性，有利于电子设备小型化设置；另一方面可以提升所述基板和所述主板的散热效率，保证所述电路板封装结构长期稳定运行。
具体地，以在所述基板上设置所述连接件为例，参见图6至图10，具体包括：
S201，在所述基板的背面设置所述连接件(不包括焊接体)，并在所述基板的正面设置贴装晶片的焊盘及用于键合线焊接的引脚；
S202，在所述基板的正面通过晶粒粘接工艺依次将所述UFS芯片采用堆叠方式粘接，同时将所述控制芯片通过焊接引脚焊接在所述UFS芯片侧边；
S203，采用键合线方式将所述UFS芯片与所述基板之间、所述UFS芯片与所述UFS芯片之间、所述控制芯片与所述基板之间进行电气连接；
S204，对所述基板正面进行塑封料塑封以形成所述塑封体；
S205，在所述连接件远离所述基板的一侧焊接所述焊接体；
S206，将所述焊接体焊接至所述主板表面，使得所述基板通过所述连接件电连接于所述主板。
另外，以在所述主板上设置所述连接件为例，参见图13至图18，具体包括：
S301，在所述主板的正面设置所述连接件(不包括焊接体)；
S302，所述基板通过所述焊接体焊接于所述主板上的连接件；
S303，所述主板上与所述基板相对的位置设置有所述元器件；
S304，在所述主板和所述基板之间填充胶体。
具体地，所述焊接体可以连接于所述连接件的顶部，以使得所述基板通过所述连接件电连接于所述主板上。另外，所述基板可以为IC芯片，所述焊接体连接于所述IC芯片的背面，使得所述IC芯片通过所述焊接体焊接在所述连接件上，实现所述IC芯片与所述主板的电连接。
而所述主板和所述基板之间填充胶体的情况下，可以提高所述电路板封装结构的结构稳定性，增加所述电路板封装结构的抗跌落性能。
本申请实施例还提供了一种电子设备，包括所述的电路板封装结构。
具体地，所述电子设备的电路板封装结构在所述主板或者所述基板上设置所述连接件，将所述主板通过所述连接件与所述基板连接；所述连接件与所述基板相对的面积小于所述基板的面积，可以在所述主板上与所述基板相对的位置设置所述元器件，一方面提高了所述基板底下空间的利用率，提高了所述电路板封装结构的结构紧凑性，有利于所述电子设备的小型化设置；另一方面可以提升所述基板和所述主板的散热效率，保证所述电子设备的长期稳定运行。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示意性实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
尽管已经示出和描述了本申请的实施例，本领域的普通技术人员可以理解：在不脱离本申请的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本申请的范围由权利要求及其等同物限定。

Claims (10)

1.一种电路板封装结构，其特征在于，包括：
主板；
基板，所述基板通过连接件设置在所述主板上且与所述主板电连接，所述连接件在所述基板表面上投影的面积小于所述基板的表面积，所述主板与所述基板之间具有间隙；
元器件，所述元器件设置于所述间隙中且与所述主板电连接。
2.根据权利要求1所述的电路板封装结构，其特征在于，所述连接件包括支撑体和至少部分设置于所述支撑体内部的多个导电体；
所述基板与所述主板通过所述导电体电连接。
3.根据权利要求2所述的电路板封装结构，其特征在于，所述导电体包括导电柱和连接于所述导电柱一端的焊接体；
所述焊接体与所述主板焊接，所述导电柱的另一端与所述基板电连接；
或者，所述焊接体与所述基板焊接，所述导电柱的另一端与所述主板电连接。
4.根据权利要求3所述的电路板封装结构，其特征在于，所述焊接体为锡膏或锡球。
5.根据权利要求1所述的电路板封装结构，其特征在于，所述间隙环绕于所述连接件的周侧。
6.根据权利要求1所述的电路板封装结构，其特征在于，所述基板远离所述主板的一侧设置有芯片；
所述芯片包括UFS芯片和控制芯片；
所述UFS芯片为多个的情况下，多个所述UFS芯片层叠设置于所述基板上。
7.根据权利要求6所述的电路板封装结构，其特征在于，所述基板远离所述主板的一侧设置有封装体，所述芯片封装于所述封装体内。
8.根据权利要求7所述的电路板封装结构，其特征在于，所述主板上设置有POP芯片，所述POP芯片的高度大于或者等于所述封装体的高度。
9.一种权利要求1－8任一项所述电路板封装结构的封装方法，其特征在于，包括：
在所述主板或者所述基板上设置所述连接件；
将所述主板通过所述连接件与所述基板连接；
在所述主板上与所述基板相对的位置设置所述元器件，所述元器件位于所述连接件的周侧。
10.一种电子设备，其特征在于，包括权利要求1－8任一项所述的电路板封装结构。
CN202110463813.4A 2021-04-27 2021-04-27 电路板封装结构、封装方法和电子设备 Pending CN113192924A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110463813.4A CN113192924A (zh) 2021-04-27 2021-04-27 电路板封装结构、封装方法和电子设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110463813.4A CN113192924A (zh) 2021-04-27 2021-04-27 电路板封装结构、封装方法和电子设备

Publications (1)

Publication Number Publication Date
CN113192924A true CN113192924A (zh) 2021-07-30

Family

ID=76980022

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110463813.4A Pending CN113192924A (zh) 2021-04-27 2021-04-27 电路板封装结构、封装方法和电子设备

Country Status (1)

Country Link
CN (1) CN113192924A (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160027764A1 (en) * 2014-07-24 2016-01-28 Jong-Kook Kim Semiconductor package stack structure having interposer substrate
CN110335859A (zh) * 2019-07-29 2019-10-15 上海先方半导体有限公司 一种基于tsv的多芯片的封装结构及其制备方法
CN112151470A (zh) * 2020-09-28 2020-12-29 青岛歌尔微电子研究院有限公司 一种芯片封装结构及其制备方法、以及电子器件
CN112670278A (zh) * 2020-12-23 2021-04-16 成都海光集成电路设计有限公司 一种芯片封装结构及芯片封装方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160027764A1 (en) * 2014-07-24 2016-01-28 Jong-Kook Kim Semiconductor package stack structure having interposer substrate
CN110335859A (zh) * 2019-07-29 2019-10-15 上海先方半导体有限公司 一种基于tsv的多芯片的封装结构及其制备方法
CN112151470A (zh) * 2020-09-28 2020-12-29 青岛歌尔微电子研究院有限公司 一种芯片封装结构及其制备方法、以及电子器件
CN112670278A (zh) * 2020-12-23 2021-04-16 成都海光集成电路设计有限公司 一种芯片封装结构及芯片封装方法

Similar Documents

Publication Publication Date Title
KR101774938B1 (ko) 지지대를 갖는 반도체 패키지 및 그 형성 방법
US8097956B2 (en) Flexible packaging for chip-on-chip and package-on-package technologies
KR101800440B1 (ko) 다수의 반도체 칩들을 가진 반도체 패키지 및 그 형성 방법
US8299595B2 (en) Integrated circuit package system with package stacking and method of manufacture thereof
US20130241044A1 (en) Semiconductor package having protective layer and method of forming the same
US20120068306A1 (en) Semiconductor package including decoupling semiconductor capacitor
KR20120007839A (ko) 적층형 반도체 패키지의 제조방법
CN104885217A (zh) 两个或多个晶元的多晶元堆叠
US20170033081A1 (en) Stack package and method for manufacturing the stack package
US7180166B2 (en) Stacked multi-chip package
CN114639666A (zh) 中介层和包括中介层的半导体封装
US9402315B2 (en) Semiconductor package having magnetic connection member
US20130292818A1 (en) Semiconductor chip, semiconductor package having the same, and stacked semiconductor package using the semiconductor package
CN114695335A (zh) 用于减小半导体组件的大小的***和方法
KR100913171B1 (ko) 스택 패키지의 제조방법
CN113192924A (zh) 电路板封装结构、封装方法和电子设备
CN114464585B (zh) 一种半导体基板、半导体器件、集成电路***和电子设备
US6654218B1 (en) Protection circuit module for rechargeable battery and method of making the same
KR101688005B1 (ko) 이중 랜드를 갖는 반도체패키지 및 관련된 장치
US20140015126A1 (en) Semiconductor package and stacked semiconductor package using the same
JP2007324294A (ja) 半導体装置
US20130099359A1 (en) Semiconductor package and stacked semiconductor package
CN218827121U (zh) 封装结构及电子设备
CN216084861U (zh) 半导体封装结构
CN115050706A (zh) 芯片封装结构、电子设备和芯片封装结构的封装方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20210730