CN113168199B - 电流输出电路 - Google Patents

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Abstract

电流输出电路包含：输入电路，在被输入了第1电流的情况下，输出与第1电流相应的第2电流；输出电路，输出与第2电流相应的第3电流；以及控制电路，在第1电流输入到输入电路之前被输入了控制信号的情况下，使输出电路输出电流。输出电路具有第1组晶体管，输入电路具有第2组晶体管。

Description

电流输出电路
技术领域
本发明涉及电流输出电路。
背景技术
作为输出所希望的电流的电流输出电路，已知有电流镜电路、共源共栅(Cascode)电流镜电路。
在下述的专利文献1中记载了电流镜电路。在下述的专利文献2中记载了共源共栅电流镜电路。
在先技术文献
专利文献
专利文献1：日本特开平10-283048号公报
专利文献2：日本特开2008-288900号公报
发明内容
发明要解决的课题
在电流输出电路中，在电流输出开始时，存在输出端子为低电位(例如，零伏特)的情况。因此，存在会在输出电流的晶体管的源极-漏极路径施加高电压(例如，电源电压)的情况。
由于晶体管的微细化、制造工艺，可认为晶体管的耐压较低。因此，若在晶体管的源极-漏极路径施加高电压，则晶体管有受到损伤的担忧，可靠性令人担忧。
本发明是鉴于上述情形而完成的，其目的在于，抑制在晶体管施加高电压，提高可靠性。
用于解决课题的技术方案
本发明的一个方面的电流输出电路包含：输入电路，在被输入了第1电流的情况下，输出与第1电流相应的第2电流；输出电路，输出与第2电流相应的第3电流；以及控制电路，在第1电流输入到输入电路之前被输入了控制信号的情况下，使输出电路输出电流。输出电路具有第1组晶体管，输入电路具有第2组晶体管。
发明效果
根据本发明，能够抑制在晶体管施加高电压，提高可靠性。
附图说明
图1是示出比较例的电流输出电路的电路结构的图。
图2是示出第1实施方式的电流输出电路的电路结构的图。
图3是示出第1实施方式的电流输出电路的开关电路的电路结构的图。
图4是示出第2实施方式的电流输出电路的电路结构的图。
图5是示出第3实施方式的电流输出电路的电路结构的图。
图6是示出第3实施方式的电流输出电路的等效电路的图。
图7是示出第4实施方式的电流输出电路的电路结构的图。
图8是示出第5实施方式的电流输出电路的电路结构的图。
图9是示出第6实施方式的电流输出电路的电路结构的图。
图10是示出实施方式的电流输出电路的应用例的图。
具体实施方式
以下，基于附图对本发明的电流输出电路的实施方式进行详细地说明。另外，本发明并不被该实施方式所限定。各实施方式是例示，能够进行在不同的实施方式中示出的结构的部分置换或组合，这是不言而喻的。在第2实施方式以后，省略关于与第1实施方式共同的事项的记述，仅对不同点进行说明。特别是，关于基于同样的结构的同样的作用效果，将不在每个实施方式中逐次提及。
<第1实施方式>
以下，对第1实施方式进行说明，但是为了使第1实施方式容易理解，先对比较例进行说明。
(比较例)
图1是示出比较例的电流输出电路的电路结构的图。电流输出电路100输出与从恒流源2输入的输入电流Iref相应的输出电流Iout。电流输出电路100可以形成在一个半导体芯片(裸片)上。
在电流输出电路100的输出端子与基准电位之间，电连接有用于将输出电流Iout平滑化以及稳定化的电容器3。关于基准电位，例示接地电位，但是本公开并不限定于此。
电流输出电路100包含输入电路10和输出电路20。输入电路10输出与输入电流Iref相应的电流Im。电流Im的朝向是从输出电路20朝向输入电路10的朝向。输出电路20输出与电流Im相应的输出电流Iout。
输入电路10包含N沟道型的晶体管Q11以及Q12。
在本公开中，关于各晶体管，例示场效应晶体管(Field Effect Transistor：FET)，但是并不限定于此。各晶体管例如也可以是异质结双极晶体管(HeterojunctionBipolar Transistor：HBT)。各晶体管也可以是将多个单位晶体管(也称为“指”)电并联连接的多指晶体管。所谓单位晶体管，是指构成晶体管的最小限度的结构。
晶体管Q11的尺寸(“指”数)和晶体管Q12的尺寸既可以相同，也可以不同。
晶体管Q11的源极与基准电位电连接。晶体管Q11的漏极和栅极电连接。在晶体管Q11的漏极以及栅极被输入输入电流Iref。
晶体管Q12的源极与基准电位电连接。晶体管Q12的栅极与晶体管Q11的栅极电连接。也就是说，晶体管Q11和晶体管Q12构成电流镜电路。
在晶体管Q12的漏极流过与输入电流Iref相应的电流Im。例如，在晶体管Q12的尺寸与晶体管Q11的尺寸相同的情况下，电流Im变得与输入电流Iref相同。此外，例如，在晶体管Q12的尺寸为晶体管Q11的尺寸的10倍的情况下，电流Im变成输入电流Iref的10倍。
输出电路20包含P沟道型的晶体管Q21以及Q22。
关于晶体管Q21的尺寸，例示与晶体管Q12的尺寸相同的情况，但是本公开并不限定于此。晶体管Q21的尺寸也可以与晶体管Q12的尺寸不同。
晶体管Q21的尺寸和晶体管Q22的尺寸既可以相同，也可以不同。
晶体管Q21的源极与电源电位VBATT电连接。晶体管Q21的漏极和栅极电连接。晶体管Q21的漏极以及栅极与晶体管Q12的漏极电连接。因此，晶体管Q21的漏极电流为电流Im。
晶体管Q22的源极与电源电位VBATT电连接。晶体管Q22的栅极与晶体管Q21的栅极电连接。也就是说，晶体管Q21以及Q22构成电流镜电路。
在晶体管Q22的漏极流过与电流Im相应的输出电流Iout。例如，在晶体管Q22的尺寸与晶体管Q21的尺寸相同的情况下，输出电流Iout变得与电流Im相同。此外，例如，在晶体管Q22的尺寸为晶体管Q21的尺寸的10倍的情况下，输出电流Iout变成电流Im的10倍。
例如，如果将晶体管Q11、Q12、Q21以及Q22的尺寸比设为1∶10∶10∶100，则输出电流Iout变成输入电流Iref的100倍。
对电流输出电路100的启动时(输入电流Iref的输入开始时)的动作进行说明。
在电流输出电路100的启动前，输入电流Iref为零安培。因此，电流Im以及输出电流Iout也为零安培。此时，电容器3的电荷量有可能少。电容器3的电压与电荷量成比例。也就是说，电容器3的电压有可能为低电压。
例如，电容器3的电荷量有可能为零库仑。也就是说，电容器3的电压有可能为零伏特。
若恒流源2输出了输入电流Iref，则电流输出电路100开始输出电流Iout的输出。此时，在电容器3的电压为低电压(例如，零伏特)的情况下，在晶体管Q22的源极-漏极路径施加高电压(例如，电压VBATT)。
由于晶体管的微细化、制造工艺，可认为晶体管Q22的耐压较低。因此，若在晶体管Q22的源极-漏极路径施加高电压(例如，电压VBATT)，则晶体管Q22有受到损伤的担忧，可靠性令人担忧。
(第1实施方式)
图2是示出第1实施方式的电流输出电路的电路结构的图。对于电流输出电路1的构成要素之中与比较例的电流输出电路100相同的构成要素，标注相同的参照符号并省略说明。
电流输出电路1输出与从恒流源2输入的输入电流Iref相应的输出电流Iout。电流输出电路1可以形成在一个半导体芯片(裸片)上。
输入电流Iref对应于本公开的“第1电流”。输入电路10输出的电流Im对应于本公开的“第2电流”。输出电流Iout对应于本公开的“第3电流”。
输出电路20内的晶体管Q21以及Q22对应于本公开的“第1组晶体管”。输入电路10内的晶体管Q11以及Q12对应于本公开的“第2组晶体管”。
电流输出电路1与电流输出电路100相比较，还包含控制电路30。控制电路30包含P沟道型的晶体管Q31和开关电路31。控制电路30内的晶体管Q31对应于本公开的“控制晶体管”。
晶体管Q31的源极与晶体管Q21的栅极以及漏极和晶体管Q22的栅极电连接。晶体管Q31的栅极与晶体管Q22的漏极即输出电路20的输出端子电连接。
开关电路31电连接在晶体管Q31的漏极与基准电位之间。也就是说，晶体管Q31的漏极-源极路径和开关电路31串联连接。
开关电路31若被输入了高电平的控制信号S，则将晶体管Q31的漏极与基准电位之间电导通。控制信号S设为高电平有效(active-high)，但是本公开并不限定于此。
另外，虽然在第1实施方式中设为开关电路31串联连接在低电位侧且晶体管Q31串联连接在高电位侧，但是本公开并不限定于此。也可以是，晶体管Q31串联连接在低电位侧且开关电路31串联连接在高电位侧。也就是说，也可以是，晶体管Q31的漏极与基准电位电连接，开关电路31电连接在晶体管Q21的栅极以及漏极和晶体管Q22的栅极与晶体管Q31的源极之间。
但是，优选开关电路31位于比晶体管Q31的漏极靠低电位侧。这是因为，开关电路31产生电压降，因此，与开关电路31位于比晶体管Q31的源极靠高电位侧的情况相比，能够提高晶体管Q31的源极-栅极间电压，晶体管Q31更可靠地成为导通状态。
图3是示出第1实施方式的电流输出电路的开关电路的电路结构的图。开关电路31包含电阻性元件32和N沟道型的晶体管Q32。
电阻性元件32只要是通过直流且产生电压降的元件即可。例如，关于电阻性元件32，可例示电阻、二极管、漏极和栅极电连接的(进行了二极管连接的)晶体管、布线(布线电阻)，但是本公开并不限定于这些。
电阻性元件32的一端与晶体管Q31(参照图2)的漏极电连接。晶体管Q32的漏极-源极路径电连接在电阻性元件32的另一端与基准电位之间。在晶体管Q32的栅极被输入控制信号S。
晶体管Q32若被输入高电平的控制信号S，则成为导通状态。由此，晶体管Q31(参照图2)的漏极与基准电位之间电导通。
电阻性元件32在晶体管Q31以及Q32成为导通状态时产生电压降。因此，能够抑制施加于晶体管Q31以及Q32的源极-漏极路径的电压。也就是说，电阻性元件32起到保护晶体管Q31以及Q32的作用。
此外，虽然在第1实施方式中设为从高电位侧朝向低电位侧依次串联连接了晶体管Q31、电阻性元件32以及晶体管Q32，但是本公开并不限定于此。晶体管Q31、电阻性元件32以及晶体管Q32的连接顺序也可以不同。
但是，优选电阻性元件32位于比晶体管Q31的漏极靠低电位侧。这是因为，电阻性元件32产生电压降，因此，与电阻性元件32位于比晶体管Q31的源极靠高电位侧的情况相比，能够提高晶体管Q31的源极-栅极间电压，晶体管Q31更可靠地成为导通状态。
同样地，优选晶体管Q32位于比晶体管Q31的漏极靠低电位侧。这是因为，晶体管Q32产生基于导通电阻的电压降，因此，与晶体管Q32位于比晶体管Q31的源极靠高电位侧的情况相比，能够提高晶体管Q31的源极一栅极间电压，晶体管Q31更可靠地成为导通状态。
因此，优选晶体管Q31在控制电路30内位于最靠高电位侧。也就是说，优选晶体管Q31的源极与晶体管Q21的栅极以及漏极和晶体管Q22的栅极电连接。
此外，优选电阻性元件32位于比晶体管Q32的漏极靠高电位侧。这是因为，电阻性元件32产生电压降，因此，与电阻性元件32位于比晶体管Q32的源极靠低电位侧的情况相比，能够提高晶体管Q32的源极-栅极间电压，晶体管Q32更可靠地成为导通状态。
因此，优选晶体管Q32在控制电路30内位于最靠低电位侧。也就是说，优选晶体管Q32的源极与基准电位电连接。
考虑到以上情况，优选从高电位侧朝向低电位侧依次串联连接了晶体管Q31、电阻性元件32以及晶体管Q32。
对电流输出电路1的启动时(输入电流Iref的输入开始时)的动作进行说明。
在电流输出电路1的启动前，输入电流Iref为零安培。因此，电流Im以及输出电流Iout也为零安培。此时，电容器3的电荷量有可能少。电容器3的电压与电荷量成比例。也就是说，电容器3的电压有可能为低电压。
例如，电容器3的电荷量有可能为零库仑。也就是说，电容器3的电压有可能为零伏特。
在输入电流Iref的输入开始前，高电平的控制信号S输入到开关电路31。若被输入了高电平的控制信号S，则开关电路31将晶体管Q31的漏极与基准电位之间电导通。
在电容器3的高电位侧端子为低电位(例如，零伏特)的情况下，在晶体管Q31的栅极被输入低电位(例如，零伏特)，晶体管Q31成为导通状态。由此，在晶体管Q22的栅极被输入低电位。因此，因为晶体管Q22成为导通状态，所以在晶体管Q22的源极-漏极路径流过漏极电流。由于晶体管Q22的漏极电流，在电容器3积蓄电荷。
此时的晶体管Q22的漏极电流成为与晶体管Q22的源极-栅极间电压相应的电流。另外，此时的晶体管Q22的漏极电流与输出电流Iout既可以相同，也可以不同。
若在电容器3积蓄电荷且电容器3的高电位侧端子的电位超过晶体管Q31的栅极的动作阈值电位，则晶体管Q31成为截止状态。该晶体管Q31的栅极的动作阈值电位例如对应于本公开的“阈值电压”。由此，低电位向晶体管Q22的栅极的输入结束。因此，晶体管Q22成为截止状态，晶体管Q22的漏极电流停止。由此，电流输出电路1能够抑制消耗功率。
此后，恒流源2将输入电流Iref输出到电流输出电路1。此时，控制信号S成为低电平为宜，但是也可以维持高电平的状态。这是因为，即使控制信号S维持高电平的状态，也像上述的那样，由于电容器3的高电位侧端子的电位的上升，晶体管Q31成为截止状态。
若恒流源2输出了输入电流Iref，则电流输出电路1开始输出电流Iout的输出。此时，在电容器3积蓄有电荷，在电容器3产生了电压(例如，相当于晶体管Q31的栅极的动作阈值电压的电压)。因此，施加于晶体管Q22的源极-漏极路径的电压成为从电压VBATT减去电容器3的电压之后的电压。
像以上说明的那样，电流输出电路1若被输入了高电平的控制信号S，则将晶体管Q22控制为导通状态，在电容器3积蓄电荷。由此，电流输出电路1能够抑制在被输入了输入电流Iref时施加于晶体管Q22的源极-漏极路径的电压。因此，电流输出电路1能够抑制晶体管Q22受到损伤的担忧，能够抑制对可靠性的担忧。
此外，在恒流源2输出了输入电流Iref时，在电容器3积蓄有电荷。因此，因为电流输出电路1能够抑制必需通过输出电流Iout对电容器3进行充电的电荷量，所以能够抑制输出电流Iout的延迟。
此外，在电流输出电路1进行了电流输出动作的情况(被输入了输入电流Iref且电流输出电路1输出了输出电流Iout的情况)下，晶体管Q31成为截止状态。也就是说，与开关电路31的接通/断开无关地，晶体管Q31成为截止状态。因此，控制电路30能够抑制对电流输出电路1的输出特性造成影响。
另外，即使在电源电位VBATT的上升快且电容器3的电容值大的情况下，控制电路30也能够抑制对电流输出电路1的输出特性造成影响。
<第2实施方式>
图4是示出第2实施方式的电流输出电路的电路结构的图。对于电流输出电路1A的构成要素之中与第1实施方式的电流输出电路1相同的构成要素，标注相同的参照符号并省略说明。
电流输出电路1A与电流输出电路1相比较，代替输入电路10而包含输入电路10A。此外，电流输出电路1A与电流输出电路1相比较，代替输出电路20而包含输出电路20A。
输入电路10A与输入电路10相比较，还包含N沟道型的晶体管Q13以及Q14。
输入电路10A内的晶体管Q11、Q12、Q13以及Q14对应于本公开的“第2组晶体管”。
晶体管Q13的源极与晶体管Q11的栅极以及漏极和晶体管Q12的栅极电连接。晶体管Q13的漏极和栅极电连接。在晶体管Q13的漏极以及栅极被输入输入电流Iref。
晶体管Q14的源极与晶体管Q12的漏极电连接。晶体管Q14的栅极与晶体管Q13的栅极电连接。
也就是说，晶体管Q11、Q12、Q13以及Q14构成共源共栅电流镜电路。
在第1实施方式中示出的输入电路10是电流镜电路。在电流镜电路中，起因于晶体管Q12的漏极-源极间电压的偏差、变动，即，起因于电源电位VBATT的偏差、变动，作为晶体管Q12的漏极电流的电流Im会产生偏差或者变动。
另一方面，在第2实施方式中示出的输入电路10A是共源共栅电流镜电路。在作为共源共栅电流镜电路的输入电路10A中，晶体管Q13的源极-栅极间电压和晶体管Q14的源极-栅极间电压变得相同。也就是说，晶体管Q11的漏极电位和晶体管Q12的漏极电位变得相同。因此，可抑制晶体管Q12的漏极一源极间电压的偏差、变动。由此，可抑制电流Im的偏差、变动。
输出电路20A与输出电路20相比较，还包含P沟道型的晶体管Q23以及Q24。
输出电路20A内的晶体管Q21、Q22、Q23以及Q24对应于本公开的“第1组晶体管”。
晶体管Q23的源极与晶体管Q21的栅极以及漏极和晶体管Q22的栅极电连接。晶体管Q23的漏极和栅极电连接。晶体管Q23的漏极以及栅极与晶体管Q14的漏极电连接。因此，晶体管Q23的漏极电流为电流Im。
晶体管Q24的源极与晶体管Q22的漏极电连接。晶体管Q24的栅极与晶体管Q23的栅极电连接。
也就是说，晶体管Q21、Q22、Q23以及Q24构成共源共栅电流镜电路。
输出电路20A是共源共栅电流镜电路。在作为共源共栅电流镜电路的输出电路20A中，晶体管Q23的源极-栅极间电压和晶体管Q24的源极-栅极间电压变得相同。也就是说，晶体管Q21的漏极电位和晶体管Q22的漏极电位变得相同。因此，可抑制晶体管Q22的漏极-源极间电压的偏差、变动。由此，可抑制输出电流Iout的偏差、变动。
控制电路30内的晶体管Q31的源极与晶体管Q23的栅极以及漏极和晶体管Q24的栅极电连接。晶体管Q31的栅极与晶体管Q24的漏极即输出电路20A的输出端子电连接。
对电流输出电路1A的启动时(输入电流Iref的输入开始时)的动作进行说明。
在输入电流Iref的输入开始之前，高电平的控制信号S输入到开关电路31。若被输入了高电平的控制信号S，则开关电路31将晶体管Q31的漏极与基准电位之间电导通。
在电容器3的高电位侧端子为低电位(例如，零伏特)的情况下，在晶体管Q31的栅极被输入低电位(例如，零伏特)，晶体管Q31成为导通状态。由此，在晶体管Q23以及Q24的栅极被输入低电位。因此，晶体管Q23以及Q24成为导通状态。因为晶体管Q23成为导通状态，所以在晶体管Q21以及Q22的栅极被输入低电位。因此，晶体管Q21以及Q22成为导通状态。
因此，因为晶体管Q22以及Q24成为导通状态，所以在晶体管Q22以及Q24的源极-漏极路径流过电流。由于流过晶体管Q22以及Q24的源极-漏极路径的电流，在电容器3积蓄电荷。
此时的流过晶体管Q22以及Q24的源极-漏极路径的电流成为与晶体管Q22以及Q24的源极-栅极间电压相应的电流。另外，此时的流过晶体管Q22以及Q24的源极-漏极路径的电流与输出电流Iout既可以相同，也可以不同。
若在电容器3积蓄电荷且电容器3的高电位侧端子的电位超过晶体管Q31的栅极的动作阈值电位，则晶体管Q31成为截止状态。由此，低电位向晶体管Q21、Q22、Q23以及Q24的栅极的输入结束。因此，晶体管Q22以及Q24成为截止状态，流过晶体管Q22以及Q24的源极-漏极路径的电流停止。由此，电流输出电路1A能够抑制消耗功率。
此后，恒流源2将输入电流Iref输出到电流输出电路1A。此时，控制信号S成为低电平为宜，但是也可以维持高电平的状态。这是因为，即使控制信号S维持高电平的状态，也像上述的那样，由于电容器3的电压的上升，晶体管Q31成为截止状态。
若恒流源2输出了输入电流Iref，则电流输出电路1A开始输出电流Iout的输出。此时，在电容器3积蓄有电荷，在电容器3产生了电压(例如，相当于晶体管Q31的栅极的动作阈值电压的电压)。因此，施加于晶体管Q22以及Q24的源极-漏极路径的电压成为从电压VBATT减去电容器3的电压之后的电压。
像以上说明的那样，电流输出电路1A若被输入了高电平的控制信号S，则将晶体管Q22以及Q24控制为导通状态，在电容器3积蓄电荷。由此，电流输出电路1A能够抑制在被输入了输入电流Iref时施加于晶体管Q22以及Q24的源极-漏极路径的电压。因此，电流输出电路1A能够抑制晶体管Q22以及Q24受到损伤的担忧，能够抑制对可靠性的担忧。
此外，在恒流源2输出了输入电流Iref时，在电容器3积蓄有电荷。因此，因为电流输出电路1A能够抑制必需通过输出电流Iout对电容器3进行充电的电荷量，所以能够抑制输出电流Iout的延迟。
此外，在电流输出电路1A进行了电流输出动作的情况(被输入了输入电流Iref且电流输出电路1A输出了输出电流Iout的情况)下，晶体管Q31成为截止状态。因此，控制电路30能够抑制对电流输出电路1A的输出特性造成影响。
<第3实施方式>
图5是示出第3实施方式的电流输出电路的电路结构的图。对于电流输出电路1B的构成要素之中与第2实施方式的电流输出电路1A相同的构成要素，标注相同的参照符号并省略说明。
在电流输出电路1B中，与电流输出电路1A相比较，晶体管Q31的源极与晶体管Q21的栅极以及漏极和晶体管Q22的栅极电连接。
对电流输出电路1B的启动时(输入电流Iref的输入开始时)的动作进行说明。
在高电平的控制信号S输入到开关电路31之前，在输出电路20A被施加电源电位VBATT。此时，因为输入电路10A内的晶体管Q12以及Q14截止，所以不流过电流Im。但是，晶体管Q21以及Q23各自进行了二极管连接。因此，在晶体管Q21以及Q23过渡性地流过微弱的电流。
图6是电流输出电路的一部分的等效电路。详细地，图6是示出在输出电路20A施加了电源电位VBATT时的、进行了二极管连接的晶体管Q21以及Q23的等效电路的图。
在图6中，电容C1是寄生于晶体管Q21以及Q22的栅极的电容。例如，电容C1是晶体管Q21以及Q22的栅极电容与布线电容之和。电容C2是寄生于晶体管Q23以及Q24的栅极的电容。例如，电容C2是晶体管Q23以及Q24的栅极电容与布线电容之和。
通过过渡性地流过晶体管Q21以及Q23的微弱的电流，电容C1以及C2被充电。因此，晶体管Q21以及Q23各自的栅极电位决定为阈值电位附近的某个电位。
再次参照图5，高电平的控制信号S输入到开关电路31。若被输入了高电平的控制信号S，则开关电路31将晶体管Q31的漏极与基准电位之间电导通。
在电容器3的高电位侧端子为低电位(例如，零伏特)的情况下，在晶体管Q31的栅极被输入低电位(例如，零伏特)，晶体管Q31成为导通状态。由此，在晶体管Q21以及Q22的栅极被输入低电位。因此，晶体管Q21以及Q22成为导通状态。
因为晶体管Q21成为导通状态，所以晶体管Q23的源极电位成为从电源电位VBATT减去晶体管Q21的源极-漏极路径的电压降之后的电位。因此，因为在晶体管Q23的源极-栅极间被施加电压，所以晶体管Q23成为导通状态，并且晶体管Q24成为导通状态。
因此，因为晶体管Q22以及Q24成为导通状态，所以在晶体管Q22以及Q24的源极-漏极路径流过电流。由于流过晶体管Q22以及Q24的源极-漏极路径的电流，在电容器3积蓄电荷。
此时的流过晶体管Q22以及Q24的源极-漏极路径的电流成为与晶体管Q22以及Q24的源极-栅极间电压相应的电流。另外，此时的流过晶体管Q22以及Q24的源极-漏极路径的电流与输出电流Iout既可以相同，也可以不同。
若在电容器3积蓄电荷且电容器3的高电位侧端子的电位超过晶体管Q31的栅极的动作阈值电位，则晶体管Q31成为截止状态。由此，低电位向晶体管Q21、Q22、Q23以及Q24的栅极的输入结束。因此，晶体管Q22以及Q24成为截止状态，流过晶体管Q22以及Q24的源极-漏极路径的电流停止。由此，电流输出电路1B能够抑制消耗功率。
此后，恒流源2将输入电流Iref输出到电流输出电路1B。此时，控制信号S成为低电平为宜，但是也可以维持高电平的状态。这是因为，即使控制信号S维持高电平的状态，也像上述的那样，由于电容器3的电压的上升，晶体管Q31成为截止状态。
若恒流源2输出了输入电流Iref，则电流输出电路1B开始输出电流Iout的输出。此时，在电容器3积蓄有电荷，在电容器3产生了电压(例如，相当于晶体管Q31的栅极的动作阈值电压的电压)。因此，施加于晶体管Q22以及Q24的源极-漏极路径的电压成为从电压VBATT减去电容器3的电压之后的电压。
像以上说明的那样，电流输出电路1B若被输入了高电平的控制信号S，则将晶体管Q22以及Q24控制为导通状态，在电容器3积蓄电荷。由此，电流输出电路1B能够抑制在被输入了输入电流Iref时施加于晶体管Q22以及Q24的源极-漏极路径的电压。因此，电流输出电路1B能够抑制晶体管Q22以及Q24受到损伤的担忧，能够抑制对可靠性的担忧。
此外，在恒流源2输出了输入电流Iref时，在电容器3积蓄有电荷。因此，因为电流输出电路1B能够抑制必需通过输出电流Iout对电容器3进行充电的电荷量，所以能够抑制输出电流Iout的延迟。
此外，在电流输出电路1B进行了电流输出动作的情况(被输入了输入电流Iref且电流输出电路1B输出了输出电流Iout的情况)下，晶体管Q31成为截止状态。因此，控制电路30能够抑制对电流输出电路1B的输出特性造成影响。
<第4实施方式>
图7是示出第4实施方式的电流输出电路的电路结构的图。对于电流输出电路1C的构成要素之中与第3实施方式的电流输出电路1B相同的构成要素，标注相同的参照符号并省略说明。
电流输出电路1C与电流输出电路1B相比较，代替输出电路20A而包含输出电路20C。
输出电路20C与输出电路20A相比较，还包含电阻性元件21。
电阻性元件21只要是通过直流且产生电压降的元件即可。例如，关于电阻性元件21，可例示电阻、二极管、进行了二极管连接的晶体管、布线(布线电阻)，但是本公开并不限定于这些。
电阻性元件21的一端与晶体管Q14的漏极电连接。电阻性元件21的另一端与晶体管Q23的漏极以及栅极和晶体管Q24的栅极电连接。
晶体管Q21的栅极与电阻性元件21的一端以及晶体管Q14的漏极电连接。
因此，在电流输出电路1C的输出电流Iout的输出时，输出电路20C的晶体管Q21以及Q22的栅极电位与输出电路20A的晶体管Q21以及Q22的栅极电位相比，降低与晶体管Q23的源极-漏极路径以及电阻性元件21的电压降对应的量。也就是说，输出电路20C的晶体管Q22的漏极电流与输出电路20A的晶体管Q22的漏极电流相比变多。
因此，电流输出电路1C与电流输出电路1B相比，能够使输出电流Iout增多。也就是说，电流输出电路1C能够通过电阻性元件21的电阻值对输出电流Iout进行调整。
因为电流输出电路1C的启动时(输入电流Iref的输入开始时)的动作与电流输出电路1B的启动时的动作相同，所以省略说明。
电流输出电路1C除了达到与电流输出电路1B同样的效果以外，还达到以下效果。电流输出电路1C能够通过电阻性元件21的电阻值对输出电流Iout进行调整。
另外，也可以将第4实施方式和第2实施方式进行组合。即，也可以是，晶体管Q31的源极与晶体管Q23的栅极以及漏极和晶体管Q24的栅极电连接。
此外，也可以将第4实施方式和第1实施方式进行组合。即，也可以是，在电流输出电路1(参照图2)中，电阻性元件的一端与晶体管Q12的漏极以及晶体管Q21的栅极电连接，电阻性元件的另一端与晶体管Q21的漏极电连接。
<第5实施方式>
图8是示出第5实施方式的电流输出电路的电路结构的图。对于电流输出电路1D的构成要素之中与第3实施方式的电流输出电路1B相同的构成要素，标注相同的参照符号并省略说明。
电流输出电路1D与电流输出电路1B相比较，还包含控制信号输出电路40。控制信号输出电路40包含反相器电路(反相电路)41。
反相器电路41的输入端子与晶体管Q11的漏极以及栅极和晶体管Q12的栅极电连接。
在晶体管Q11的漏极以及栅极和晶体管Q12的栅极的电位为低电平的情况下，反相器电路41将高电平的控制信号S输出到开关电路31。
在晶体管Q11的漏极以及栅极和晶体管Q12的栅极的电位为高电平的情况下，反相器电路41将低电平的控制信号S输出到开关电路31。
对电流输出电路1D的启动时(输入电流Iref的输入开始时)的动作进行说明。
在电流输出电路1D的启动前，输入电流Iref为零安培。因此，电流Im也为零安培。此时，晶体管Q11的漏极以及栅极和晶体管Q12的栅极的电位为低电平。因此，反相器电路41将高电平的控制信号S输出到开关电路31。若被输入了高电平的控制信号S，则开关电路31将晶体管Q31的漏极与基准电位之间电导通。
此时，电容器3的电荷量有可能少。电容器3的电压与电荷量成比例。也就是说，电容器3的电压有可能为低电压(例如，零伏特)。
在电容器3的高电位侧端子为低电位(例如，零伏特)的情况下，在晶体管Q31的栅极被输入低电位(例如，零伏特)，晶体管Q31成为导通状态。由此，在晶体管Q21以及Q22的栅极被输入低电位。因此，晶体管Q21以及Q22成为导通状态。
因为晶体管Q21成为导通状态，所以晶体管Q23的源极电位成为从电压VBATT减去晶体管Q21的源极-漏极路径的电压降之后的电位。因此，因为在晶体管Q23的源极-栅极间被施加电压，所以晶体管Q23成为导通状态，并且晶体管Q24成为导通状态。
因此，因为晶体管Q22以及Q24成为导通状态，所以在晶体管Q22以及Q24的源极-漏极路径流过电流。由于流过晶体管Q22以及Q24的源极-漏极路径的电流，在电容器3积蓄电荷。
此时的流过晶体管Q22以及Q24的源极-漏极路径的电流成为与晶体管Q22以及Q24的源极-栅极间电压相应的电流。另外，此时的流过晶体管Q22以及Q24的源极-漏极路径的电流与输出电流Iout既可以相同，也可以不同。
若在电容器3积蓄电荷且电容器3的高电位侧端子的电位超过晶体管Q31的栅极的动作阈值电位，则晶体管Q31成为截止状态。由此，低电位向晶体管Q21、Q22、Q23以及Q24的栅极的输入结束。因此，晶体管Q22以及Q24成为截止状态，流过晶体管Q22以及Q24的源极-漏极路径的电流停止。由此，电流输出电路1D能够抑制消耗功率。
此后，若恒流源2输出了输入电流Iref，则输入电路10A输出电流Im。此时，晶体管Q11的漏极以及栅极和晶体管Q12的栅极的电位为高电平。因此，反相器电路41将低电平的控制信号S输出到开关电路31。开关电路31将晶体管Q31的漏极与基准电位之间电切断。
输出电路20A开始输出电流Iout的输出。此时，在电容器3积蓄有电荷，在电容器3产生了电压(例如，相当于晶体管Q31的栅极的动作阈值电压的电压)。因此，施加于晶体管Q22以及Q24的源极-漏极路径的电压成为从电压VBATT减去电容器3的电压之后的电压。
电流输出电路1D除了达到与电流输出电路1B同样的效果以外，还达到以下效果。电流输出电路1D能够通过控制信号输出电路40将控制信号S输出到控制电路30。由此，电流输出电路1D能够消除从外部电路输入控制信号S的必要。
此外，在电流输出电路1D进行了电流输出动作的情况(被输入了输入电流Iref的情况)下，控制信号输出电路40输出低电平的控制信号S。因此，晶体管Q31成为截止状态。由此，控制电路30能够抑制对电流输出电路1D的输出特性造成影响。
另外，反相器电路41的输入端子也可以与晶体管Q13的漏极以及栅极和晶体管Q14的栅极电连接。
此外，也可以将第5实施方式和第2实施方式进行组合。即，也可以是，晶体管Q31的源极与晶体管Q23的栅极以及漏极和晶体管Q24的栅极电连接。
此外，也可以将第5实施方式和第4实施方式进行组合。即，电流输出电路1D也可以代替输出电路20A而具备输出电路20C。
此外，也可以将第5实施方式和第1实施方式进行组合。即，也可以是，在电流输出电路1(参照图2)中，控制信号输出电路的输入端子与晶体管Q12的栅极电连接，控制信号输出电路输出的控制信号S输入到开关电路31。
<第6实施方式>
图9是示出第6实施方式的电流输出电路的电路结构的图。对于电流输出电路1E的构成要素之中与第3实施方式的电流输出电路1B相同的构成要素，标注相同的参照符号并省略说明。
控制电路30内的晶体管Q31的源极与电源电位VBATT电连接。开关电路31电连接在晶体管Q31的漏极与晶体管Q13的漏极以及栅极和晶体管Q14的栅极之间。
对电流输出电路1E的启动时(输入电流Iref的输入开始时)的动作进行说明。
在输入电流Iref的输入开始之前，高电平的控制信号S输入到开关电路31。若被输入了高电平的控制信号S，则开关电路31将晶体管Q31的漏极与晶体管Q14的栅极之间电导通。
在电容器3的高电位侧端子为低电位(例如，零伏特)的情况下，在晶体管Q31的栅极被输入低电位(例如，零伏特)，晶体管Q31成为导通状态。由此，在晶体管Q14的栅极被输入高电位。因此，晶体管Q13以及Q14成为导通状态。因为晶体管Q13成为导通状态，所以在晶体管Q11以及Q12的栅极被输入高电位。因此，晶体管Q11以及Q12成为导通状态。
因为晶体管Q12以及Q14成为导通状态，所以在晶体管Q12以及Q14的漏极-源极路径流过电流。
另外，此时的流过晶体管Q12以及Q14的源极-漏极路径的电流与电流Im既可以相同，也可以不同。
因此，与流过晶体管Q12以及Q14的漏极-源极路径的电流相应的电流在晶体管Q22以及Q24的源极-漏极路径流过。由于流过晶体管Q22以及Q24的源极-漏极路径的电流，在电容器3积蓄电荷。
若在电容器3积蓄电荷且电容器3的高电位侧端子的电位超过晶体管Q31的栅极的动作阈值电位，则晶体管Q31成为截止状态。由此，高电位向晶体管Q11、Q12、Q13以及Q14的栅极的输入结束。因此，晶体管Q12以及Q14成为截止状态，流过晶体管Q12以及Q14的源极-漏极路径的电流停止。由此，流过晶体管Q22以及Q24的源极-漏极路径的电流也停止。由此，电流输出电路1E能够抑制消耗功率。
此后，恒流源2将输入电流Iref输出到电流输出电路1E。此时，控制信号S成为低电平为宜，但是也可以维持高电平的状态。这是因为，即使控制信号S维持高电平的状态，也像上述的那样，由于电容器3的电压的上升，晶体管Q31成为截止状态。
若恒流源2输出了输入电流Iref，则电流输出电路1E开始输出电流Iout的输出。此时，在电容器3积蓄有电荷，在电容器3产生了电压(例如，相当于晶体管Q31的栅极的动作阈值电压的电压)。因此，施加于晶体管Q22以及Q24的源极-漏极路径的电压成为从电压VBATT减去电容器3的电压之后的电压。
像以上说明的那样，电流输出电路1E若被输入了高电平的控制信号S，则将晶体管Q12以及Q14控制为导通状态，在电容器3积蓄电荷。由此，电流输出电路1E能够抑制在被输入了输入电流Iref时施加于晶体管Q22以及Q24的源极-漏极路径的电压。因此，电流输出电路1E能够抑制晶体管Q22以及Q24受到损伤的担忧，能够抑制对可靠性的担忧。
此外，在恒流源2输出了输入电流Iref时，在电容器3积蓄有电荷。因此，因为电流输出电路1E能够抑制必需通过输出电流Iout对电容器3进行充电的电荷量，所以能够抑制输出电流Iout的延迟。
此外，在电流输出电路1E进行了电流输出动作的情况(被输入了输入电流Iref且电流输出电路1E输出了输出电流Iout的情况)下，晶体管Q31成为截止状态。因此，控制电路30能够抑制对电流输出电路1E的输出特性造成影响。
另外，开关电路31的一端也可以与晶体管Q11的漏极以及栅极和晶体管Q12的栅极电连接。
此外，也可以将第6实施方式和第4实施方式进行组合。即，电流输出电路1E也可以代替输出电路20A而具备输出电路20C。
此外，也可以将第6实施方式和第1实施方式进行组合。即，也可以是，在电流输出电路1(参照图2)中，开关电路31的一端与晶体管Q12的栅极电连接，晶体管Q31的源极与电源电位VBATT电连接。
<应用例>
图10是示出实施方式的电流输出电路的应用例的图。虽然在图10中示出了电流输出电路1的应用例，但是电流输出电路1A至1E各自也能够与电流输出电路1同样地进行应用。
另外，上述的实施方式用于使本发明容易理解，并非用于对本发明进行限定解释。本发明能够在不脱离其主旨的情况下进行变更/改良，并且本发明还包含其等价物。
符号说明
1、1A、1B、1C、1D、1E：电流输出电路；
2：恒流源；
3：电容器；
10、10A：输入电路；
20、20A、20C：输出电路；
30：控制电路；
31：开关电路；
32：电阻性元件；
40：控制信号输出电路；
Q11、Q12、Q13、Q14、Q21、Q22、Q23、Q24、Q31、Q32：晶体管。

Claims (13)

1.一种电流输出电路，包含：
输入电路，在被输入了第1电流的情况下，输出与所述第1电流相应的第2电流；
输出电路，输出与所述第2电流相应的第3电流；以及
控制电路，在所述第1电流输入到所述输入电路之前被输入了控制信号的情况下，使所述输出电路输出电流，
所述输出电路具有第1组晶体管，
所述输入电路具有第2组晶体管。
2.根据权利要求1所述的电流输出电路，其中，
所述输出电路的所述第1组晶体管是电流镜电路或共源共栅电流镜电路。
3.根据权利要求1或2所述的电流输出电路，其中，
所述控制电路包含：
晶体管，栅极与所述输出电路的输出端子电连接；以及
开关电路，在被输入了所述控制信号的情况下电导通，
所述晶体管的源极-漏极路径以及所述开关电路串联连接在所述第1组晶体管中的任一个的栅极与基准电位之间。
4.根据权利要求1或2所述的电流输出电路，其中，
所述输入电路的所述第2组晶体管是电流镜电路或共源共栅电流镜电路，
所述电流输出电路还包含：控制信号输出电路，基于所述第2组晶体管中的任一个的栅极的电位来输出所述控制信号。
5.一种电流输出电路，具备：
输入电路；
输出电路，连接在电源电位与所述输入电路之间，输出第3电流；以及
控制电路，与所述输出电路连接，
所述输出电路包含第1组晶体管，
所述输入电路包含第2组晶体管，
所述第1组晶体管以及所述第2组晶体管分别具有构成电流镜电路的多个晶体管，
所述控制电路具有：控制晶体管，与所述第1组晶体管连接；以及开关电路，连接在所述控制晶体管与基准电位之间，根据控制信号进行开关，
所述控制晶体管的栅极与所述第1组晶体管具有的所述多个晶体管中的任一个的源极或漏极连接并且与所述输出电路的输出端子连接，
所述控制晶体管的源极以及漏极之中，一者与所述第1组晶体管具有的所述多个晶体管中的任一个的栅极连接，另一者与所述开关电路连接。
6.根据权利要求5所述的电流输出电路，其中，
所述第1组晶体管以及所述第2组晶体管之中，至少一者中包含的所述多个晶体管构成多个电流镜电路，
所述多个电流镜电路构成共源共栅电流镜电路。
7.根据权利要求1或5所述的电流输出电路，其中，
在所述输出电路的输出端子的电压超过了阈值电压的情况下，所述控制电路使所述输出电路停止电流的输出。
8.根据权利要求1或5所述的电流输出电路，其中，
在被输入了所述控制信号的情况下，所述控制电路对所述输出电路的所述第1组晶体管中的任一个的栅极输出使所述第1组晶体管中的所述任一个为导通状态的电位。
9.根据权利要求8所述的电流输出电路，其中，
在所述输出电路的输出端子的电压超过了阈值电压的情况下，所述控制电路停止所述电位的输出。
10.一种电流输出电路，包含：
输入电路，在被输入了第1电流的情况下，输出与所述第1电流相应的第2电流；
输出电路，输出与所述第2电流相应的第3电流；以及
控制电路，在所述第1电流输入到所述输入电路之前被输入了控制信号的情况下，使所述输入电路输出电流。
11.根据权利要求10所述的电流输出电路，其中，
所述输入电路是电流镜电路或共源共栅电流镜电路，
所述控制电路包含：
晶体管，栅极与所述输出电路的输出端子电连接；以及
开关电路，在被输入了所述控制信号的情况下电导通，
所述晶体管的源极-漏极路径以及所述开关电路串联连接在所述输入电路之中的第2组晶体管中的任一个的栅极与电源电位之间。
12.根据权利要求1、5或10中任一项所述的电流输出电路，其中，
在所述输出电路的输出端子电连接用于将所述第3电流平滑化的电容器。
13.根据权利要求1、5或10中任一项所述的电流输出电路，其中，
将所述第3电流输出到对功率放大电路供给偏置电流的偏置电路内的晶体管的集电极。
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