JP4594064B2 - サージ電流抑制回路及び直流電源装置 - Google Patents
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Description
ともできない。
まず、第1の電流源回路C1は、3つのPチャンネルMOS型のトランジスタ(P1、P2、P3)から構成される。トランジスタP1のドレイン端子には定電流装置CCが接続される。この定電流装置CCは、電流制限を制御するための基準入力手段として機能する。
トランジスタN3のソース端子は、トランジスタN4のドレイン端子に接続される。
このように構成されたサージ電流抑制回路SCの動作を、以下に説明する。ここでは、オフモード、電流制限モード、完全オンモードの順に説明する。
負荷Lに電力を供給しない場合には、トランジスタN1をオン状態にする。本実施形態では、トランジスタN1としてNチャンネルMOS型トランジスタを用いているので、制御入力CIをHレベルにする。制御入力CIがHレベルのとき、トランジスタN1はオン状態になり、トランジスタN1のドレイン端子は接地される。このドレイン端子には、トランジスタ(N2、N4、N5)のゲート端子は接続されているため、トランジスタ(N2、N4、N5)はオフ状態になる。従って、トランジスタP2のドレイン端子に供給される電流の経路を失うので電流は流れない。なお、トランジスタP3のドレイン電流は、トランジスタN1を介してGNDに流れる。
次に、制御入力CIがHレベルからLレベルに変更され、トランジスタN5が、オフ状態からオン状態になる直前までの過渡期間について説明する。
トランジスタN2には電流が流れていないので、オン状態になっているトランジスタP2のドレイン端子はHレベルになる。トランジスタP2のドレイン端子につながれたトランジスタN3のゲート端子もHレベルになり、トランジスタN3はオン状態になる。
トランジスタN4とトランジスタN5は、第2の電流源回路C2としてカレントミラー回路を構成し、トランジスタN4のゲート・ソース間電圧とN5のゲート・ソース間電圧は等しいので、トランジスタN5に流れる電流は、トランジスタN4を流れる電流に比例する。この電流により、負荷Lの電位が上昇する。
電流制限モードが継続されると、負荷Lの電位が上昇し、トランジスタN5のドレイン・ソース間電圧が0Vに近づく。また、トランジスタN5のソース端子の電位の上昇とともに、トランジスタN4のソース端子の電位も上昇する。トランジスタN2とトランジスタN4とは、ゲート端子が共通であるため、トランジスタN2とトランジスタN4のソース電位が同じになれば、2つのトランジスタには同じような電流が流れる。すなわち、トランジスタN2とトランジスタN4とは、ソース端子を入力とするコンパレータ(比較回路)として機能する。
トランジスタP3のドレイン端子に接続されたトランジスタN5のゲート端子も電位が上昇し、トランジスタN5は完全なオン状態になる。なお、トランジスタP2の電流は、トランジスタN2、N5を経由して負荷Lに流れ込むことになる。
・ 本実施形態においては、制御入力CIがHレベルからLレベルに変更され、電流制限モードになった場合、トランジスタP3の電流は、トランジスタN3、トランジスタN4を経由して負荷Lに供給される。トランジスタN4とトランジスタN5は、第2のカレントミラーを構成するため、トランジスタN4を流れる電流に比例する電流がトランジスタN5から負荷Lに供給される。トランジスタP3の電流は、定電流装置CCによって定められるため、定電流装置CCにより過渡時の電流値を制御することができる。従って、サージ電流を抑制し、負荷Lの電位を徐々に昇圧することができる。
○ 上記実施形態では、第1の電流源回路C1は、3つのPチャンネルMOS型のトランジスタ(P1、P2、P3)から構成し、トランジスタP2とトランジスタP3とがカレントミラー回路を構成する。第1の電流源回路C1から供給する電流は、このようなカレントミラー回路に限られるものではなく、電流制限を制御するための入力に基づいて、比較回路、第2の電流源回路を制御できるものであればよい。
Claims (5)
- 電源(PS)に接続される入力端子、負荷(L)に接続される出力端子、及び電流を制御する制御端子を備えたパワースイッチ(SW)と、
前記パワースイッチ(SW)の入力端子は第1制御素子(N2)の出力端子に接続され、前記パワースイッチ(SW)の出力端子は第2制御素子(N4)の出力端子に接続され、
前記第1制御素子(N2)の入力端子は、第1電流源(P1)及び第3制御素子(N3)の制御端子に接続され、
前記第2制御素子(N4)の入力端子は前記第3制御素子(N3)の出力端子に接続され、前記第2制御素子(N4)の出力端子は前記負荷(L)に接続され、
前記第3制御素子(N3)の入力端子は、第2電流源(P2)に接続され、
前記パワースイッチ(SW)、第1及び第2制御素子(N2,N4)の制御端子は、前記第2電流源(P2)に接続されるとともに、入力制御素子(N1)を介して接地させたことを特徴とするサージ電流抑制回路(SC)。 - 前記第1電流源(P1)から供給する電流を制御する基準入力手段を更に設けたことを特徴とする請求項1に記載のサージ電流抑制回路(SC)。
- 前記パワースイッチ(SW)、第1、第2、第3制御素子(N2、N3、N4)として、それぞれ電界効果トランジスタを用いて構成したことを特徴とする請求項1又は2に記載のサージ電流抑制回路(SC)。
- 前記第1電流源(P1)を第1の電流制御素子、第2電流源(P2)を第2の電流制御素子を用いて構成し、前記第1、第2の電流制御素子の制御端子を、共通の入力端子に接続したことを特徴とする請求項1〜3のいずれか1つに記載のサージ電流抑制回路(SC)。
- 請求項1〜4のいずれか1つに記載のサージ電流抑制回路(SC)を備え、
前記パワースイッチ(SW)に接続する電圧源を更に備えたことを特徴とする直流電源装置。
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