CN109308923B - 存储器装置及其操作方法 - Google Patents

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Abstract

存储器装置及其操作方法。存储器装置防止生成异常列地址。该存储器装置包括：存储器单元阵列；以及列地址控制器，所述列地址控制器被配置为响应于列地址控制信号而生成所述存储器单元阵列的列地址，其中，当输入地址信号时，所述列地址控制器启用所述列地址控制信号，并且其中，所述地址信号包括与所述列地址对应的列地址信号。

Description

存储器装置及其操作方法
技术领域
本公开的方面涉及电子装置，更具体地，涉及存储器装置及其操作方法。
背景技术
存储器装置是利用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)或磷化铟(InP)这样的半导体实现的存储装置。存储器装置总体上分为易失性存储器装置和非易失性存储器装置。
非易失性存储器的示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)等。
发明内容
实施方式提供了一种防止生成异常列地址的存储器装置以及用于该存储器装置的操作方法。
根据本公开的一方面，提供了一种存储器装置，该存储器装置包括：存储器单元阵列；以及列地址控制器，所述列地址控制器被配置为响应于列地址控制信号而生成所述存储器单元阵列的列地址，其中，当输入地址信号时，所述列地址控制器启用所述列地址控制信号，并且其中，所述地址信号包括与所述列地址对应的列地址信号。
根据本公开的一方面，提供了一种存储器装置，该存储器装置包括：存储器单元阵列；以及控制逻辑，所述控制逻辑被配置为从外部控制器接收指示对多个存储器单元当中的已选存储器单元执行操作的命令信号和指示所述已选存储器单元的位置的地址信号，其中，所述控制逻辑包括列地址控制器，所述列地址控制器被配置为当输入与所述列地址对应并且包括在所述地址信号中的列地址信号时，生成所述存储器单元阵列的列地址。
附图说明
现在将参照附图在下文中更全面地描述示例实施方式；然而，它们可以以不同的形式来具体实现，并且不应被解释为限于本文所阐述的实施方式。相反，提供这些实施方式是为了使得本公开将是透彻且完整的，并且将向本领域技术人员充分地传达示例实施方式的范围。
在附图中，为了例示清楚起见，可以夸大尺寸。将理解的是，当元件被称为位于两个元件“之间”时，它可以是这两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。相同的附图标记始终指代相同的元件。
图1是例示根据本公开的实施方式的包括存储器装置的存储装置的示图。
图2是例示图1中所示的存储器装置的结构的示图。
图3是例示图2中所示的存储器单元阵列的实施方式的示图。
图4是例示图3中所示的存储器块当中的一个存储器块的电路图。
图5是例示图3中所示的存储器块当中的一个存储器块的另一实施方式的电路图。
图6是例示图2中所示的存储器单元阵列中所包括的多个存储器块当中的一个存储器块的实施方式的电路图。
图7是例示输入到存储器装置的地址信号的示图。
图8是例示图2中所示的列地址控制器的结构的示图。
图9是例示图1中所示的存储装置的另一实施方式的框图。
图10是例示图9中所示的存储装置的应用示例的框图。
图11是例示包括参照图10描述的存储装置的计算***的框图。
具体实施方式
出于描述根据本公开的构思的实施方式的目的，本文公开的特定结构或功能描述仅是例示性的。根据本公开的构思的实施方式可以以各种形式实现，并且不能被解释为限于本文所阐述的实施方式。
根据本公开的构思的实施方式可以进行各种修改并且具有各种形状。因此，这些实施方式被例示在附图中，并且旨在在本文中进行详细描述。然而，根据本公开的构思的实施方式不被解释为限于特定的公开内容，并且包括不脱离本公开的精神和技术范围的所有改变、等同物或替代物。
虽然可以使用诸如“第一”和“第二”这样的术语来描述各种组件，但是这些组件不应该被理解为限于上述术语。上述术语仅用于将一个组件与另一个组件区分开。例如，在不脱离本公开的范围的情况下，第一组件可以被称为第二组件，同样地，第二组件可以被称为第一组件。
将理解的是，当一个元件被称为“连接”或“联接”至另一元件时，该元件可以直接连接或联接至另一元件，或者也可以存在中间元件。相反，当一个元件被称为“直接连接”或“直接联接”至另一元件时，不存在中间元件。此外，可以类似地解释描述诸如“在...之间”、“直接在...之间”或“与...相邻”和“与...直接相邻”这样的组件之间的关系的其它表述。
本申请中所使用的术语仅用于描述特定实施方式，并不旨在限制本公开。除非上下文另有清楚指示，否则本公开中的单数形式也旨在包括复数形式。还将理解的是，诸如“包括”或“具有”等这样的术语旨在指示说明书中公开的特征、数量、操作、动作、组件、部件或其组合的存在，而不旨在排除可以存在或可以添加一个或更多个其它特征、数量、操作、动作、组件、部件或其组合的可能性。
只要没有不同地定义，本文所使用的包括技术或科学术语的所有术语就具有本公开所属领域的技术人员通常理解的含义。具有词典中所定义的定义的术语应被理解为使得它们具有与相关技术的上下文一致的含义。只要本申请中没有清楚地定义，就不应以理想或过度正式的方式来解释术语。
在描述实施方式时，将省略对本公开所属的技术领域中公知并且与本公开不直接相关的技术的描述。目的在于通过省略不必要的描述来更清楚地公开本公开的要点。
以下，将参照附图来详细地描述本公开的示例性实施方式，以使本领域技术人员能够容易地实现本公开的技术精神。
图1是例示根据本公开的实施方式的包括存储器装置的存储装置的示图。
参照图1，存储装置50可以包括存储器装置100和存储器控制器200。
存储器装置100可以存储数据。存储器装置100响应于存储器控制器200的控制而进行操作。存储器装置100可以包括包含存储数据的多个存储器单元的存储器单元阵列。
存储器单元阵列可以包括多个存储器块。每个存储器块可以包括多个存储器单元。存储器装置100可以根据存储器控制器200的控制来将数据依次或随机地存储在存储器块中。
在实施方式中，存储器装置100可以是双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SRAM、低功率DDR(LPDDR)、兰巴斯(Rambus)动态随机存取存储器(RDRAM)、NAND闪速存储器、垂直NAND闪速存储器、NOR闪速存储器、电阻随机存取存储器(RRAM)、相变存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、自旋转移力矩随机存取存储器(STT-RAM)等。另外，本公开的存储器装置200可以按照三维阵列结构来实现。
在实施方式中，存储器装置可以按照三维结构来实现。本公开不仅可以应用于电荷存储层被配置有浮栅(FG)的闪速存储器装置，而且可以应用于电荷存储层被配置有绝缘层的电荷俘获闪存(CTF)。
存储器装置100可以从存储器控制器200接收命令CMD、地址ADD和数据DATA。存储器装置100可以对根据从存储器控制器200接收的地址ADD而选择的区域执行与命令CMD对应的操作。
例如，存储器装置100可以执行写入操作(即，编程操作)、读取操作和擦除操作。在编程操作中，存储器装置100可以对根据地址而选择的区域中的数据进行编程。在读取操作中，存储器装置100可以从根据地址而选择的区域读取数据。在擦除操作中，存储器装置100可以擦除存储在根据地址而选择的区域中的数据。
由存储器控制器200提供给存储器装置100的地址ADD是指示包括在存储器装置100中的多个存储器单元当中的已选存储器单元的区域的位置的信号。在实施方式中，地址ADD可以包括分别与指示已选存储器单元在行方向上的位置的行地址RA和指示已选存储器单元在列方向上的位置的列地址CA对应的信号。在实施方式中，地址ADD还可以包括分别与存储器装置的逻辑单元号LUN、指示已选存储器单元所属的平面的平面地址PA和指示包括已选存储器单元的存储器块的位置的块地址BA对应的信号。
根据本公开的实施方式的存储器装置100还可以包括列地址控制器140。
列地址控制器140可以基于接收到的地址ADD来生成列地址。列地址控制器140可以生成用于获取与和地址ADD包括在一起的列地址对应的列地址信号的控制信号，并且通过使用控制信号来从地址ADD获取列地址信号。列地址控制器140可以通过使用所获取的列地址信号来生成列地址。
将参照图7和图8来更详细地描述根据本公开的实施方式的由列地址控制器140生成列地址的方法。
存储器控制器200可以控制存储器装置100的整体操作。存储器控制器200可以根据主机300的请求或者独立于主机300的请求来控制存储器装置100的操作。
例如，存储器控制器200可以根据主机300的请求来控制存储器装置100执行编程操作、读取操作、擦除操作等。在编程操作中，存储器控制器200可以将编程命令、物理地址和数据提供给存储器装置100。在读取操作中，存储器控制器200可以将读取命令和物理地址提供给存储器装置100。在擦除操作中，存储器控制器200可以将擦除命令和物理地址提供给存储器装置100。
在实施方式中，在没有来自主机300的请求的情况下，存储器控制器200可以自动生成编程命令、地址和数据，并且将它们发送给存储器装置100。例如，存储器控制器200可以将命令、地址和数据提供给存储器装置100，以执行诸如用于耗损均衡的编程操作和用于垃圾收集的编程操作这样的后台操作。
存储器控制器200可以执行用于控制存储器装置100的固件(FW)。当存储器装置100是闪速存储器装置时，存储器控制器200可以被配置为操作诸如用于控制主机300与存储器装置100之间的通信的闪存转换层(FTL)这样的固件。具体地，存储器控制器200可以将包括在来自主机300的请求中的逻辑地址转换为作为要提供给存储器装置100的地址ADD的物理地址。
尽管附图中未示出，然而存储器装置100可以与存储器控制器200交换控制信号CTRL。例如，存储器装置100可以从存储器控制器200接收以下信号中的至少一种：指示已经选择了存储器装置100的芯片选择信号/CE、指示从存储器控制器200接收到的信号是命令CMD的命令锁存使能信号CLE、指示从存储器控制器200接收到的信号是地址ADD的地址锁存使能信号ALE、在读取操作中由存储器控制器200生成并且被周期性地切换以用于调整定时的读取使能信号/RE、在发送命令CMD或地址ADD时由存储器控制器200激活的写入使能信号/WE、由存储器控制器200激活以防止在电源改变时进行不需要的擦除或不需要的写入的写入防止信号/WP、以及在编程操作中由存储器控制器200生成并被周期性地切换以用于调整数据DATA的输入同步的数据选通信号DQS。
在实施方式中，存储器装置100可以向存储器控制器200输出以下信号中的至少一种：指示存储器装置100是否正在执行编程操作、擦除操作和读取操作当中的任何一种操作的就绪和忙碌信号R/nB、以及由存储器装置100根据从存储器控制器200接收的读取使能信号/RE生成并且被周期性地切换以用于调整数据DATA的输出同步的数据选通信号DQS。
主机300可以使用诸如以下各种通信方式中的至少一种来与存储装置50通信：通用串行总线(USB)、串行AT附件(SATA)、高速芯片间(HSIC)、小型计算机***接口(SCSI)、火线、***组件互连(PCI)、PCI快速(PCIe)、非易失性存储器快速(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储模块(DIMM)、注册DIMM(RDIMM)、减载DIMM(LRDIMM)等。
图2是例示图1的存储器装置100的结构的示图。
参照图2，存储器装置100可以包括存储器单元阵列110、***电路120和控制逻辑130。
存储器单元阵列110包括多个存储器块BLK1至BLKz。多个存储器块BLK1至BLKz通过行线RL联接至地址解码器121。多个存储器块BLK1至BLKz通过位线BL1至BLm联接至读/写电路123。多个存储器块BLK1至BLKz中的每一个包括多个存储器单元。在实施方式中，多个存储器单元是非易失性存储器单元。在多个存储器单元当中，联接至同一字线的存储器单元被定义为一个页。也就是说，存储器单元阵列110被配置有多个页。在实施方式中，包括在存储器单元阵列110中的多个存储器块BLK1至BLKz中的每一个可以包括多个虚拟单元。一个或更多个虚拟单元可以串联联接在漏极选择晶体管与存储器单元之间以及源极选择晶体管与存储器单元之间。
存储器装置100的每个存储器单元可以被配置为用于存储一比特数据的单级单元(SLC)、用于存储两比特数据的多级单元(MLC)、用于存储三比特数据的三级单元(TLC)、或用于存储四比特数据的四级单元(QLC)。
***电路120可以包括地址解码器121、电压发生器122、读/写电路123以及数据输入/输出电路124。
***电路120驱动存储器单元阵列110。例如，***电路120可以驱动存储器单元阵列120，以执行编程操作、读取操作和擦除操作。
地址解码器121通过行线RL联接至存储器单元阵列110。行线RL可以包括漏极选择线、字线、源极选择线和公共源极线。在实施方式中，字线可以包括正常字线和虚拟字线。在实施方式中，行线RL还可以包括管道选择线。
地址解码器121被配置为响应于控制逻辑130的控制而进行操作。地址解码器121从控制逻辑130接收地址ADDR。
地址解码器121被配置为对所接收到的地址ADDR中的块地址进行解码。地址解码器121根据解码后的块地址从存储器块BLK1至BLKz当中选择至少一个存储器块。地址解码器121被配置为对所接收到的地址ADDR中的行地址进行解码。地址解码器121可以根据解码后的行地址通过将从电压发生器122提供的电压施加到字线WL来选择已选存储器块的至少一条字线WL。
在编程操作中，地址解码器121可以将编程电压施加到已选字线，并且将具有比编程电压的电平低的电平的通过电压施加到未选字线。在编程验证操作中，地址解码器121可以将验证电压施加到已选字线，并且将高于验证电压的验证通过电压施加到未选字线。
在读取操作中，地址解码器121可以将读取电压施加到已选字线，并且将高于读取电压的通过电压施加到未选字线。
在实施方式中，存储器装置100的擦除操作是以存储器块为单位来执行的。在擦除操作中，输入到存储器装置100的地址ADDR包括块地址。地址解码器121可以对块地址进行解码，并且根据解码后的块地址来选择一个存储器块。在擦除操作中，地址解码器121可以将接地电压施加到联接至已选存储器块的字线。
在实施方式中，地址解码器121可以被配置为对向其发送的地址ADDR中的列地址进行解码。解码后的列地址DCA可以被发送给读/写电路123。在示例性实施方式中，地址解码器121可以包括诸如行解码器、列解码器和地址缓冲器这样的组件。
电压发生器122被配置为通过使用提供给存储器装置100的外部电源电压来生成多个电压。电压发生器122响应于控制逻辑130的控制而进行操作。
在实施方式中，电压发生器122可以通过调节外部电源电压来生成内部电源电压。由电压发生器122生成的内部电源电压用作半导体存储器装置100的操作电压。
在实施方式中，电压发生器122可以通过使用外部电源电压或内部电源电压来生成多个电压。电压发生器122可以被配置为生成半导体存储器装置100所需要的各种电压。例如，电压发生器122可以生成多个编程电压、多个通过电压、多个选择读取电压以及多个未选读取电压。
例如，电压发生器122可以包括用于接收内部电源电压的多个泵浦电容器(pumping capacitor)，并且响应于控制逻辑130的控制而通过选择性地激活多个泵浦电容器来生成多个电压。
所生成的多个电压可以通过地址解码器121被提供给存储器单元阵列110。
读/写电路123包括第一页缓冲器PB1至第m页缓冲器PBm。第一页缓冲器PB1至第m页缓冲器PBm通过相应的第一位线BL1至第m位线BLm联接至存储器单元阵列110。第一页缓冲器PB1至第m页缓冲器PBm响应于控制逻辑130的控制而进行操作。
第一页缓冲器PB1至第m页缓冲器PBm与数据输入/输出电路124进行数据通信。在编程操作中，第一页缓冲器PB1至第m页缓冲器PBm通过数据输入/输出电路124和数据线DL来接收要存储的数据DATA。
在编程操作中，当向未选字线施加编程脉冲时，第一页缓冲器PB1至第m页缓冲器PBm可以向已选存储器单元发送通过数据输入/输出电路124接收的要存储的数据DATA。已选页的存储器单元可以根据所发送的数据DATA来编程。联接至施加有编程允许电压(例如，接地电压)的位线的存储器单元可以具有增大的阈值电压。可以维持联接至施加有编程禁止电压(例如，电源电压)的位线的存储器单元的阈值电压。在编程验证操作中，第一页缓冲器PB1至第m页缓冲器PBm通过位线BL1至BLm从已选存储器单元中读取页数据。
在读取操作中，读/写电路123通过位线BL从已选页的存储器单元中读取数据DATA，并且将所读取的数据DATA输出到数据输入/输出电路124。
在擦除操作中，读/写电路123可以允许位线BL浮置。在实施方式中，读/写电路123可以包括列选择电路。
数据输入/输出电路124通过数据线DL联接至第一页缓冲器PB1至第m页缓冲器PBm。数据输入/输出电路124响应于控制逻辑130的控制而进行操作。
数据输入/输出电路124可以包括接收输入数据的多个输入/输出缓冲器(未示出)。在编程操作中，数据输入/输出电路124可以从外部控制器(未示出)接收要存储的数据DATA。在读取操作中，数据输入/输出电路124向外部控制器输出从读/写电路123中所包括的第一页缓冲器PB1至第m页缓冲器PBm发送的数据。
控制逻辑130可以联接至地址解码器121、电压发生器122、读/写电路123以及数据输入/输出电路124。控制逻辑130可以被配置为控制存储器装置100的整体操作。控制逻辑130可以响应于从外部装置发送的命令CMD而进行操作。
参照图2，列地址控制器140可以被设置在控制逻辑130中。列地址控制器140可以根据输入到其中的地址ADDR来生成列地址，并且将所生成的列地址提供给地址解码器121或者包括在读/写电路123中的列选择电路。
在实施方式中，由控制逻辑130接收的地址ADDR可以与参照图1描述的地址ADD相同。由控制逻辑130接收的地址ADDR是指示包括在存储器单元阵列110中的多个存储器单元当中的已选存储器单元的区域的位置的信号。在实施方式中，地址ADDR可以包括分别与指示已选存储器单元在行方向上的位置的行地址RA和指示已选存储器单元在列方向上的位置的列地址CA对应的信号。在实施方式中，地址ADDR还可以包括分别与存储器装置的逻辑单元号LUN、指示已选存储器单元所属的平面的平面地址PA和指示包括已选存储器单元的存储器块的位置的块地址BA对应的信号。
列地址控制器140可以基于所接收的地址ADDR来生成列地址。列地址控制器140可以生成用于获取与包括在地址ADDR中的列地址对应的列地址信号的控制信号，并且可以通过使用控制信号从地址ADDR获取列地址信号。列地址控制器140可以通过使用所获取的列地址信号来生成列地址。
将参照图7和图8来更详细地描述根据本公开的实施方式的通过列地址控制器140来生成列地址的方法。
图3是例示图2的存储器单元阵列的实施方式的示图。
参照图3，存储器单元阵列110包括多个存储器块BLK1至BLKz。每个存储器块均可以具有三维结构。每个存储器块包括堆叠在基板上的多个存储器单元。所述多个存储器单元沿着+X方向、+Y方向和+Z方向布置。将参照图4和图5来更详细地描述每个存储器块的结构。
图4是例示图3的存储器块BLK1至BLKz当中的一个存储器块BLKa的电路图。
参照图4，存储器块BLKa包括多个单元串CS11至CS1m和CS21至CS2m。在实施方式中，多个单元串CS11至CS1m和CS21至CS2m中的每一个可以被形成为“U”形。在存储器块BLKa中，m个单元串沿着行方向(即，+X方向)布置。在图4中，例示了两个单元串沿着列方向(即，+Y方向)布置。然而，这是为了便于描述，并且将理解的是，可以沿着列方向布置三个单元串。
多个单元串CS11至CS1m和CS21至CS2m中的每一个包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、管状晶体管PT以及至少一个漏极选择晶体管DST。
选择晶体管SST和DST以及存储器单元MC1至MCn可以具有彼此类似的结构。在实施方式中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可以包括沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层。在实施方式中，可以在每个单元串中设置用于设置沟道层的柱。在实施方式中，可以在每个单元串中设置用于设置沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层中的至少一个的柱。
每个单元串的源极选择晶体管SST联接在公共源极线CSL与存储器单元MC1至MCp之间。
在实施方式中，布置在同一行上的单元串的源极选择晶体管联接至沿着行方向延伸的源极选择线，并且布置在不同行上的单元串的源极选择晶体管联接至不同的源极选择线。在图4中，第一行上的单元串CS11至CS1m的源极选择晶体管联接至第一源极选择线SSL1。第二行上的单元串CS21至CS2m的源极选择晶体管联接至第二源极选择线SSL2。
在另一实施方式中，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可以共同联接至一条源极选择线。
每个单元串的第一存储器单元MC1至第n存储器单元MCn联接在源极选择晶体管SST与漏极选择晶体管DST之间。
第一存储器单元MC1至第n存储器单元MCn可以分成第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp依次沿着+Z方向的相反方向布置，并且串联联接在源极选择晶体管SST与管状晶体管PT之间。第(p+1)存储器单元MCp+1至第n存储器单元MCn沿着+Z方向依次布置，并且串联联接在管状晶体管PT与漏极选择晶体管DST之间。第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn通过管状晶体管PT联接。每个单元串的第一存储器单元MC1至第n存储器单元MCn的栅极分别联接至第一字线WL1至第n字线WLn。
每个单元串的管状晶体管PT的栅极联接至管线PL。
每个单元串的漏极选择晶体管DST联接在对应的位线与存储器单元MCp+1至MCn之间。沿着行方向布置的单元串联接至沿着行方向延伸的漏极选择线。第一行上的单元串CS11至CS1m的漏极选择晶体管联接至第一漏极选择线DSL1。第二行上的单元串CS21至CS2m的漏极选择晶体管联接至第二漏极选择线DSL2。
沿着列方向布置的单元串联接至沿着列方向延伸的位线。在图4中，第一列上的单元串CS11和CS21联接至第一位线BL1。第m列上的单元串CS1m和CS2m联接至第m位线BLm。
联接至沿着行方向布置的单元串中的同一字线的存储器单元构成一个页。例如，联接至第一行上的单元串CS11至CS1m中的第一字线WL1的存储器单元构成一个页。联接至第二行上的单元串CS21至CS2m中的第一字线WL1的存储器单元构成另一页。当选择了漏极选择线DSL1和DSL2中的任何一条时，可以选择沿着一个行方向布置的单元串。当选择了字线WL1至WLn中的任何一条时，可以在已选单元串中选择一个页。
在另一实施方式中，可以设置偶数位线和奇数位线，而不是第一位线BL1到第m位线BLm。另外，沿着行方向布置的单元串CS11至CS1m或CS21至CS2m当中的偶数编号的单元串可以分别联接至偶数位线，并且沿着行方向布置的单元串CS11至CS1m或CS21至CS2m当中的奇数编号的单元串可以分别联接至奇数位线。
在实施方式中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可以用作虚拟存储器单元。例如，可以设置至少一个虚拟存储器单元，以减小源极选择晶体管SST与存储器单元MC1至MCp之间的电场。另选地，可以设置至少一个虚拟存储器单元，以减小漏极选择晶体管DST与存储器单元MCp+1至MCn之间的电场。由于设置了更大量的虚拟存储器单元，因此提高了存储器块BLKa的操作的可靠性，然而，增大了存储器块BLKa的大小。由于设置了更少量的虚拟存储器单元，因此减小了存储器块BLKa的大小，然而，可能会使存储器块BLKa的操作的可靠性恶化。
为了高效地控制至少一个虚拟存储器单元，虚拟存储器单元可以具有所需要的阈值电压。在存储器块BLKa的擦除操作之前或者存储器块BLKa的擦除操作之后，可以对虚拟存储器单元中的全部或一些执行编程操作。当在执行编程操作之后执行擦除操作时，虚拟存储器单元的阈值电压控制施加到与相应的虚拟存储器单元联接的虚拟字线的电压，使得虚拟存储器单元可以具有所需要的阈值电压。
图5是例示图3的存储器块BLK1至BLKz当中的一个存储器块BLKa的另一实施方式BLKb的电路图。
参照图5，存储器块BLKb包括多个单元串CS11'至CS1m'和CS21'至CS2m'。所述多个单元串CS11'至CS1m'和CS21'至CS2m'中的每一个沿着+Z方向延伸。所述多个单元串CS11'至CS1m'和CS21'至CS2m'中的每一个包括堆叠在存储器块BLKb下方的基板(未示出)上的至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn以及至少一个漏极选择晶体管DST。
每个单元串的源极选择晶体管SST联接在公共源极线CSL与存储器单元MC1至MCn之间。布置在同一行上的单元串的源极选择晶体管联接至同一条源极选择线。布置在第一行上的单元串CS11'至CS1m'的源极选择晶体管联接至第一源极选择线SSL1。布置在第二行上的单元串CS21'至CS2m'的源极选择晶体管联接至第二源极选择线SSL2。在另一实施方式中，单元串CS11'至CS1m'和CS21'至CS2m'的源极选择晶体管可以共同联接至一条源极选择线。
每个单元串的第一存储器单元MC1至第n存储器单元MCn串联连接在源极选择晶体管SST与漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极分别联接至第一字线WL1至第n字线WLn。
每个单元串的漏极选择晶体管DST联接在对应的位线与存储器单元MC1至MCn之间。沿着行方向布置的单元串的漏极选择晶体管联接至沿着行方向延伸的漏极选择线。第一行上的单元串CS11'至CS1m'的漏极选择晶体管联接至第一漏极选择线DSL1。第二行上的单元串CS21'至CS2m'的漏极选择晶体管联接至第二漏极选择线DSL2。
因此，除了每个单元串不包括管状晶体管PT之外，图5的存储器块BLKb具有与图4的存储器块BLKa的等效电路相似的等效电路。
在另一实施方式中，可以设置偶数位线和奇数位线，而不是第一位线BL1至第m位线BLm。另外，沿着行方向布置的单元串CS11'至CS1m'或CS21'至CS2m'当中的偶数编号的单元串可以分别联接至偶数位线，并且沿着行方向布置的单元串CS11'至CS1m'或CS21'至CS2m'当中的奇数编号的单元串可以分别联接至奇数位线。
在实施方式中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可以用作虚拟存储器单元。例如，可以设置至少一个虚拟存储器单元，以减小源极选择晶体管SST与存储器单元MC1至MCp之间的电场。另选地，可以设置至少一个虚拟存储器单元，以减小漏极选择晶体管DST与存储器单元MCp+1至MCn之间的电场。由于设置了更大量的虚拟存储器单元，因此提高了存储器块BLKb的操作的可靠性，然而，增大了存储器块BLKb的大小。由于提供了更少量的虚拟存储器单元，因此减小了存储器块BLKb的大小，然而，可能会使存储器块BLKb的操作的可靠性恶化。
为了高效地控制至少一个虚拟存储器单元，虚拟存储器单元可以具有所需要的阈值电压。在存储器块BLKb的擦除操作之前或者存储器块BLKb的擦除操作之后，可以对虚拟存储器单元中的全部或一些执行编程操作。当在执行编程操作之后执行擦除操作时，虚拟存储器单元的阈值电压控制施加到与相应的虚拟存储器单元联接的虚拟字线的电压，使得虚拟存储器单元可以具有所需要的阈值电压。
图6是例示图2的存储器单元阵列110中所包括的多个存储器块BLK1至BLKz当中的一个存储器块BLKc的实施方式的电路图。
参照图6，存储器块BLKc包括多个串SR。所述多个串SR可以分别联接至多条位线BL1到BLn。每个串SR包括源极选择晶体管SST、存储器单元MC和漏极选择晶体管DST。
每个串SR的源极选择晶体管SST联接在存储器单元MC与公共源极线CSL之间。多个串SR的源极选择晶体管SST共同联接至公共源极线CSL。
每个串SR的漏极选择晶体管DST联接在存储器单元MC与位线BL之间。多个串SR的漏极选择晶体管DST分别联接至多条位线BL1至BLn。
在每个串SR中，多个存储器单元MC被设置在源极选择晶体管SST与漏极选择晶体管DST之间。在每个串SR中，多个存储器单元MC可以串联联接。
在多个串SR中，位于与公共源极线CSL相同的位置处的存储器单元MC可以共同联接至一条字线。多个串SR的存储器单元MC可以联接至多条字线WL1至WLm。
在存储器块BLKc中，可以以存储器块为单位来执行擦除操作。当以存储器块为单位执行擦除操作时，可以根据一个擦除请求来同时擦除存储器块BLKc的所有存储器单元。
图7是例示输入到存储器装置100的地址信号的示图。
参照图7，存储器装置100可以根据参考时钟CLK通过输入/输出焊盘IO来接收地址ADDR。在实施方式中，参考时钟CLK可以从存储器装置100的外部输入，或者可以在存储器装置100中生成。
在图7中，可以在时间点t1与t2之间的区段中输入地址ADDR。在时刻t1之前，命令CMD可以处于已经输入的状态。输入命令可以是编程命令和读取命令中的任何一种。
可以在参考时钟CLK的五个周期期间输入地址ADDR。
在五个周期期间输入的地址ADDR是指示包括在存储器装置100中的多个存储器单元当中的已选存储器单元的区域的位置的信号。在实施方式中，地址ADDR可以包括分别与指示已选存储器单元在行方向上的位置的行地址RA和指示已选存储器单元在列方向上的位置的列地址CA对应的信号。在实施方式中，地址ADDR还可以包括分别与存储器装置的逻辑单元号LUN、指示已选存储器单元所属的平面的平面地址PA和指示包括已选存储器单元的存储器块的位置的块地址BA对应的信号。
具体地，可以在参考时钟CLK的五个周期CYCLE1至CYCLE5期间输入地址ADDR。可以在第一周期CYCLE1期间输入对应于列地址的第一列地址信号CA1，并且可以在第二周期CYCLE2期间输入对应于列地址的第二列地址信号CA2。
可以在第三周期CYCLE3至第五周期CYCLE5期间输入分别与存储器装置的逻辑单元号LUN、指示已选存储器单元所属的平面的平面地址PA和指示包括已选存储器单元的存储器块的位置的块地址BA对应的信号以及指示已选存储器单元在行方向上的位置的行地址RA。
因此，参照图1和图2描述的列地址控制器140可以使用在第一周期CYCLE1和第二周期CYCLE2期间输入的第一列地址信号CA1和第二列地址信号CA2来生成列地址CA。
如果地址被输入到存储器装置100，则存储器装置100生成被配置有三比特的比特串的地址控制信号CI_ALEBUS<2：0>。地址控制信号CI_ALEBUS<2：0>可以是指示五个周期CYCLE1至CYCLE5当中的与当前输入的地址对应的一个周期的控制信号。例如，每当参考时钟CLK的周期改变时，地址控制信号CI_ALEBUS<2：0>可以具有增大1的值。具体地，地址控制信号CI_ALEBUS<2：0>可以在第一周期期间具有值“000”，在第二周期期间具有值“001”，在第三周期期间具有值“010”，在第四周期期间具有值“011”，并且在第五周期期间具有值“100”。在完全输入地址ADDR之后，地址控制信号CI_ALEBUS<2：0>可以被初始化为具有值“000”。
典型地，存储器装置使用地址控制信号CI_ALEBUS<2：0>来生成列地址。例如，典型的存储器装置使用在地址控制信号CI_ALEBUS<2：0>具有值“000”时输入的地址ADDR和在地址控制信号CI_ALEBUS<2：0>具有值“001”时输入的地址ADDR来生成列地址。然而，当由于地址控制信号CI_ALEBUS<2：0>的比特的转换时间间隔之间的微妙差异而导致地址控制信号CI_ALEBUS<2：0>的值从值“011”改变为值“100”时，可以即刻显示值“000”或“001”。因此，可能会出现以下问题：在除了输入与列地址对应的信号的区段之外的区段中重置了列地址。
根据本公开的实施方式的存储器装置100生成列地址控制信号EN，该列地址控制信号EN是用于设置列地址的控制信号。列地址控制信号EN可以是指示生成列地址的控制信号。例如，当列地址控制信号EN处于启用状态时，存储器装置100可以生成列地址。
在各种实施方式中，可以基于地址控制信号CI_ALEBUS<2：0>来生成列地址控制信号EN。例如，列地址控制信号EN可以是仅当地址控制信号CI_ALEBUS<2：0>具有值“001”时才启用并且当地址控制信号CI_ALEBUS<2：0>具有除了“001”之外的值时禁用的信号。
另选地，在实施方式中，列地址控制信号EN可以是根据仅当从参照图2描述的控制逻辑130输入第二列地址信号CA2时激活的内部信号而生成的控制信号。
根据本公开的实施方式的存储器装置100可以响应于列地址控制信号EN的启用状态，通过使用已经接收的第一列地址信号CA1和第二列地址信号CA2来生成列地址CA。
图8是例示图1或图2的列地址控制器140的结构的示图。
参照图8，列地址控制器140可以包括地址控制信号发生器141、列地址控制信号发生器142和列地址发生器143。
列地址发生器143可以包括列地址信号存储单元144。
地址控制信号发生器141可以接收地址信号ADDR，并且响应于所接收的地址信号ADDR而生成地址控制信号CI_ALEBUS[3比特]。当假设可以在参考时钟CLK的五个周期CYCLE1至CYCLE5期间输入地址ADDR时，地址控制信号CI_ALEBUS[3比特]可以是指示这五个周期当中的与当前输入的地址对应的一个周期的控制信号。例如，每当参考时钟CLK的周期改变时，地址控制信号CI_ALEBUS[3比特]可以具有增大1的值。具体地，地址控制信号CI_ALEBUS[3比特]可以在第一周期期间具有值“000”，在第二周期期间具有值“001”，在第三周期期间具有值“010”，在第四周期期间具有值“011”，并且在第五周期期间具有值“100”。地址控制信号发生器141可以被初始化为使得在完全输入地址信号ADDR之后地址控制信号CI_ALEBUS[3比特]具有值“000”。地址控制信号发生器141可以将所生成的地址控制信号CI_ALEBUS[3比特]提供给列地址控制信号发生器142。
列地址控制信号发生器142可以生成作为用于设置列地址的控制信号的列地址控制信号EN[1比特]。列地址控制信号发生器142可以从地址控制信号发生器141接收地址控制信号CI_ALEBUS[3比特]，并且根据所接收的地址控制信号CI_ALEBUS[3比特]的值来生成列地址控制信号EN[1比特]。列地址控制信号EN[1比特]可以是指示生成列地址的控制信号。例如，当列地址控制信号EN[1比特]处于启用状态时，列地址发生器143可以生成列地址CA。
在实施方式中，列地址控制信号EN[1比特]可以是仅当列地址控制信号EN[1比特]具有值“001”时才启用并且当列地址控制信号EN[1比特]具有除“001”之外的值时禁用的信号。
在另一实施方式中，尽管附图中未示出，但是列地址控制信号发生器142可以根据仅在从参照图2描述的控制逻辑130输入第二列地址信号CA2时激活的内部信号来生成列地址控制信号EN[1比特]。
列地址控制信号控制器142可以将所生成的列地址控制信号EN[1比特]提供给列地址发生器143。
列地址发生器143可以接收地址信号ADDR和列地址控制信号EN[1比特]。列地址发生器143可以响应于列地址控制信号EN[1比特]，根据地址信号ADDR来生成列地址信号。
当在如上所述的参考时钟CLK的五个周期CYCLE1至CYCLE5期间输入地址信号ADDR时，可以在第一周期CYCLE1期间输入对应于列地址CA的第一列地址信号CA1，并且可以在第二周期CYCLE2期间输入对应于列地址CA的第二列地址信号CA2。在实施方式中，列地址发生器143可以接收第一列地址信号CA1和第二列地址信号CA2。
列地址发生器143可以将第一列地址信号CA1和第二列地址信号CA2存储在列地址信号存储单元144中。
当列地址控制信号EN[1比特]处于启用状态时，列地址发生器143可以通过使用第一列地址信号CA1和第二列地址信号CA2来生成列地址CA。具体地，列地址发生器143可以生成通过将第一列地址信号CA1和第二列地址信号CA2进行组合而获得的列地址CA。
根据本公开的实施方式，列地址发生器143根据列地址控制信号EN[1比特]而不是地址控制信号CI_ALEBUS[3比特]来生成列地址CA。由于列地址控制信号EN[1比特]是仅在输入地址信号ADDR的参考时钟CLK的五个周期当中的第二周期期间启用的信号，因此能够防止在除了输入与列地址对应的信号的区段之外的区段中重置列地址的问题，当根据在输入地址信号ADDR的整个区段中生成的地址控制信号CI_ALEBUS[3比特]来生成列地址CA时可能发生该问题。
图9是例示图1的存储装置的另一实施方式的框图。
参照图9，存储装置1000包括半导体存储器装置1300和控制器1200。
半导体存储器装置1300可以与参照图1描述的存储器装置100相同地配置和操作。控制器1200可以与参照图1描述的存储器控制器200相同地配置和操作。以下，将省略重复描述。
控制器1200联接至主机Host和半导体存储器装置1300。控制器1200被配置为响应于来自主机Host的请求而访问半导体存储器装置1300。例如，控制器1200被配置为控制半导体存储器装置1300的读取操作、写入操作、擦除操作和后台操作。控制器1200被配置为提供半导体存储器装置1300与主机Host之间的接口。控制器1200被配置为驱动用于控制半导体存储器装置1300的固件。
控制器1200包括随机存取存储器(RAM)1210、处理单元1220、主机接口1230、存储器接口1240和纠错块1250。
RAM 1210用作处理单元1220的操作存储器、半导体存储器装置1300与主机Host之间的高速缓冲存储器以及半导体存储器装置1300与主机Host之间的缓冲存储器中的至少一个。
处理单元1220控制控制器1200的整体操作。处理单元1220被配置为控制半导体存储器装置1300的读取操作、编程操作、擦除操作和后台操作。处理单元1220被配置为驱动用于控制半导体存储器装置1300的固件。处理单元1220可以执行闪存转换层(FTL)的功能。处理单元1220可以通过FTL将由主机提供的逻辑块地址(LBA)转换为PBA。FTL可以使用映射表来接收LBA，以将LBA转换成PBA。根据映射单元，存在FTL的各种地址映射方法。代表性的地址映射方法包括页映射方法、块映射方法和混合映射方法。
处理单元1220被配置为使从主机Host接收的数据随机化。例如，处理单元1220可以通过使用随机化种子(seed)来使从主机Host接收的数据随机化。经随机化的数据被提供为要存储到半导体存储器装置1300中的数据，以被在存储器单元阵列中编程。
处理单元1220被配置为在执行读取操作时使从半导体存储器装置1300接收的数据去随机化。例如，处理单元1220可以通过使用去随机化种子来使从半导体存储器装置1300接收的数据去随机化。经去随机化的数据可以被输出到主机Host。
在实施方式中，处理单元1220可以通过驱动软件或固件来执行随机化和去随机化。
主机接口1230包括用于在主机Host与控制器1200之间交换数据的协议。在实施方式中，控制器1200被配置为通过诸如以下各种接口协议中的至少一种来与主机Host通信：通用串行总线(USB)协议、多媒体卡(MMC)协议、***组件互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子(IDE)协议和专用协议。
存储器接口1240与半导体存储器装置1300进行接口连接。例如，存储器接口1240可以包括NAND接口或NOR接口。
纠错块1250被配置为通过使用纠错码(ECC)来检测并纠正从半导体存储器装置1300接收到的数据的错误。纠错块1250可以通过使用ECC来纠正关于读取页数据的错误。纠错块1250可以通过使用包括低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格姆(Bose,Chaudhuri,and Hocquenghem,BCH)码、涡轮码、里德-所罗门码、卷积码、递归***码(RSC)、网格编码调制(TCM)、块编码调制、汉明码等的编码调制来纠正错误。
控制器1200和半导体存储器装置1300可以被集成到一个半导体器件中。在示例性实施方式中，控制器1200和半导体存储器装置1300可以被集成到一个半导体器件中，以构成存储卡。例如，控制器1200和半导体存储器装置1300可以被集成到一个半导体器件中，以构成诸如PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑型闪存(CF)卡、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、miniSD、microSD或SDHC)或通用闪存(UFS)这样的存储卡。
控制器1200和半导体存储器装置1300可以被集成到一个半导体器件中，以构成半导体驱动器(固态驱动器(SSD))。半导体驱动器SSD包括被配置为将数据存储在半导体存储器中的存储装置。如果存储装置1000用作半导体驱动器SSD，则能够显著地提高联接至存储装置1000的主机的操作速度。
作为另一示例，存储装置1000可以被设置为诸如以下电子装置的各种组件中的一种：计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、上网平板计算机、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航***、黑匣子、数码相机、三维电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、能够在无线环境中发送/接收信息的装置、构成家庭网络的各种电子装置中的一种、构成计算机网络的各种电子装置中的一种、构成远程信息处理网络的各种电子装置中的一种、RFID装置、或者构成计算***的各种组件中的一种。
在示例性实施方式中，半导体存储器装置1300或存储装置1000可以按照各种形式来封装。例如，半导体存储器装置1300或存储装置1000可以按照诸如以下各种方式来封装：堆叠式封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插封装(PDIP)、华夫管芯封装、晶圆中管芯形式、板上芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄型小外形封装(TSOP)、薄型四方扁平封装(TQFP)、***级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或晶圆级处理堆叠封装(WSP)。
图10是例示图9的存储装置2000的应用示例的框图。
参照图10，存储装置2000包括半导体存储器装置2100和控制器2200。半导体存储器装置2100包括多个半导体存储器芯片。所述多个半导体存储器芯片被划分成多个组。
在图10中，例示了所述多个组通过第一通道CH1至第k通道CHk与控制器2200通信。每个半导体存储器芯片可以与参照图1或图2描述的存储器装置100相同地配置和操作。
每个组被配置为通过一个公共通道与控制器2200通信。控制器2200与参照图9描述的控制器1100相似地配置。控制器2200被配置为通过多个通道CH1至CHk来控制半导体存储器装置2100的多个存储器芯片。
在图10中，已经例示了多个半导体存储器芯片联接至一个通道。然而，将理解的是，存储装置2000可以被修改为使得一个半导体存储器芯片联接至一个通道。
图11是例示包括参照图10描述的存储装置2000的计算***的框图。
参照图11，计算***3000包括中央处理单元3100、RAM 3200、用户接口3300、电源3400、***总线3500和存储装置2000。
存储装置2000通过***总线3500电联接至中央处理单元3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供的数据或者由中央处理单元3100处理的数据被存储在存储装置2000中。
在图11中，例示了半导体存储器装置2100通过控制器2200来联接至***总线3500。然而，半导体存储器装置2100可以直接联接至***总线3500。在这种情况下，控制器2200的功能可以由中央处理单元3100和RAM 3200来执行。
在图11中，例示了设置参照图10描述的存储装置2000。然而，存储装置2000可以用参照图9描述的存储装置1000替换。在实施方式中，计算***3000可以被配置为包括参照图9和图10描述的存储装置1000和2000二者。
根据本公开，能够提供防止生成异常列地址的存储器装置和用于该存储器装置的操作方法。
本文已经公开了示例实施方式，尽管采用了特定术语，但是它们仅按照一般性和描述性意义而不是出于限制的目的来使用和解释。在一些情况下，自提交本申请起，对于本领域普通技术人员将显而易见的是，除非另有明确指示，否则结合特定实施方式描述的特征、特性和/或元件可以单独使用或者与结合其它实施方式描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，可以在不脱离如所附的权利要求中阐述的本公开的精神和范围的情况下进行形式和细节上的各种改变。
相关申请的交叉引用
本申请要求于2017年7月27日提交的韩国专利申请第10-2017-0095725号的优先权，该韩国专利申请的全部公开通过引用并入到本文中。

Claims (18)

1.一种存储器装置，该存储器装置包括：
存储器单元阵列；以及
列地址控制器，所述列地址控制器被配置为响应于地址信号而启用列地址控制信号并且响应于所述列地址控制信号而生成所述存储器单元阵列的列地址，
其中，在所述存储器装置的参考时钟的多个周期期间输入包括与所述列地址对应的列地址信号的所述地址信号，
其中，在所述多个周期当中的至少两个周期期间输入所述列地址信号，并且
其中，所述列地址控制信号在所述至少两个周期中的至少一个周期中被禁用。
2.根据权利要求1所述的存储器装置，其中，所述地址信号是在所述存储器装置的所述参考时钟的五个周期期间输入的。
3.根据权利要求2所述的存储器装置，其中，所述列地址信号包括在所述五个周期当中的第一周期期间输入的第一列地址信号和在所述五个周期当中的第二周期期间输入的第二列地址信号。
4.根据权利要求3所述的存储器装置，其中，所述列地址控制器包括：
地址控制信号发生器，所述地址控制信号发生器被配置为生成地址控制信号，所述地址控制信号指示所述五个周期当中的与所述地址信号的当前输入地址信号对应的一个周期；
列地址控制信号发生器，所述列地址控制信号发生器被配置为生成所述列地址控制信号；以及
列地址发生器，所述列地址发生器被配置为通过使用所述第一列地址信号和所述第二列地址信号来生成所述列地址，
其中，所述列地址控制信号发生器在所述第二周期期间启用所述列地址控制信号，并且
其中，当启用所述列地址控制信号时，所述列地址发生器生成所述列地址。
5.根据权利要求4所述的存储器装置，其中，所述列地址控制器还包括列地址信号存储单元，所述列地址信号存储单元被配置为存储所述第一列地址信号和所述第二列地址信号。
6.根据权利要求4所述的存储器装置，其中，当所述地址控制信号指示所述第二周期时，所述列地址控制信号发生器生成所述列地址控制信号。
7.根据权利要求4所述的存储器装置，其中，所述列地址控制信号发生器基于仅在所述第二周期期间启用的所述存储器装置的内部信号来生成所述列地址控制信号。
8.根据权利要求2所述的存储器装置，其中，所述地址信号还包括分别与指示已选存储器单元在行方向上的位置的行地址、指示所述存储器装置的唯一标识号的逻辑单元号、指示所述已选存储器单元所属的平面的平面地址和指示包括所述已选存储器单元的存储器块的位置的块地址对应的信号。
9.根据权利要求8所述的存储器装置，其中，分别与所述行地址、所述逻辑单元号、所述平面地址和所述块地址对应的所述信号是在所述五个周期当中的第三周期至第五周期期间输入的。
10.一种存储器装置，该存储器装置包括：
存储器单元阵列；以及
控制逻辑，所述控制逻辑被配置为从外部控制器接收指示对多个存储器单元当中的已选存储器单元执行操作的命令信号和指示所述已选存储器单元的位置的地址信号，
其中，所述控制逻辑包括列地址控制器，所述列地址控制器被配置为响应于所述地址信号而启用列地址控制信号并且响应于与所述地址信号中所包括的列地址信号对应的所述列地址控制信号而生成所述存储器单元阵列的列地址，
其中，在所述存储器装置的参考时钟的多个周期期间输入包括与所述列地址对应的所述列地址信号的所述地址信号，
其中，在所述多个周期当中的至少两个周期期间输入所述列地址信号，并且
其中，所述列地址控制信号在所述至少两个周期中的至少一个周期中被禁用。
11.根据权利要求10所述的存储器装置，其中，所述地址信号是在所述存储器装置的所述参考时钟的五个周期期间输入的。
12.根据权利要求11所述的存储器装置，其中，所述列地址信号包括在所述五个周期当中的第一周期期间输入的第一列地址信号和在所述五个周期当中的第二周期期间输入的第二列地址信号。
13.根据权利要求12所述的存储器装置，其中，所述列地址控制器包括：
地址控制信号发生器，所述地址控制信号发生器被配置为生成地址控制信号，所述地址控制信号指示所述五个周期当中的与所述地址信号的当前输入地址信号对应的一个周期；
列地址控制信号发生器，所述列地址控制信号发生器被配置为生成所述列地址控制信号；以及
列地址发生器，所述列地址发生器被配置为通过使用所述第一列地址信号和所述第二列地址信号来生成所述列地址，
其中，所述列地址控制信号发生器在所述第二周期期间启用所述列地址控制信号，并且
其中，当启用所述列地址控制信号时，所述列地址发生器生成所述列地址。
14.根据权利要求13所述的存储器装置，其中，所述列地址控制器还包括列地址信号存储单元，所述列地址信号存储单元被配置为存储所述第一列地址信号和所述第二列地址信号。
15.根据权利要求13所述的存储器装置，其中，当所述地址控制信号指示所述第二周期时，所述列地址控制信号发生器生成所述列地址控制信号。
16.根据权利要求13所述的存储器装置，其中，所述列地址控制信号发生器基于仅在所述第二周期期间启用的所述存储器装置的内部信号来生成所述列地址控制信号。
17.根据权利要求11所述的存储器装置，其中，所述地址信号还包括分别与指示所述已选存储器单元在行方向上的位置的行地址、指示所述存储器装置的唯一标识号的逻辑单元号、指示所述已选存储器单元所属的平面的平面地址和指示包括所述已选存储器单元的存储器块的位置的块地址对应的信号。
18.根据权利要求17所述的存储器装置，其中，分别与所述行地址、所述逻辑单元号、所述平面地址和所述块地址对应的所述信号是在所述五个周期当中的第三周期至第五周期期间输入的。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021039804A (ja) * 2019-09-02 2021-03-11 キオクシア株式会社 メモリシステム
TWI710113B (zh) 2019-11-29 2020-11-11 億而得微電子股份有限公司 電子寫入抹除式可複寫唯讀記憶體的操作方法
US20240055060A1 (en) * 2022-08-15 2024-02-15 Micron Technology, Inc. Detecting a memory write reliability risk without using a write verify operation

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6144617A (en) * 1999-01-25 2000-11-07 Nec Corporation Synchronous semiconductor storage device
CN1613115A (zh) * 2002-01-08 2005-05-04 英特尔公司 通过不将地址和控制信号返回空闲来减少交流电功率的存储器控制器
KR100670730B1 (ko) * 2005-09-29 2007-01-17 주식회사 하이닉스반도체 동기식 반도체 메모리 소자의 컬럼 어드레스 인에이블 신호생성기 및 그 생성방법
US9679660B1 (en) * 2016-05-06 2017-06-13 SK Hynix Inc. Semiconductor memory device and operating method thereof

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2740063B2 (ja) * 1990-10-15 1998-04-15 株式会社東芝 半導体記憶装置
JP3645593B2 (ja) * 1994-09-09 2005-05-11 株式会社ルネサステクノロジ 半導体集積回路装置
JP2001266570A (ja) * 2000-03-24 2001-09-28 Toshiba Corp 同期型半導体記憶装置
KR100766372B1 (ko) * 2005-11-29 2007-10-11 주식회사 하이닉스반도체 반도체 메모리의 뱅크 제어장치 및 방법
KR100694977B1 (ko) * 2006-03-27 2007-03-14 주식회사 하이닉스반도체 스위칭 동작 속도를 증가시키는 부스팅 회로를 포함하는고전압 스위치 회로와 이를 포함하는 플래시 메모리 장치
US7599208B2 (en) * 2006-07-27 2009-10-06 Hynix Semiconductor Inc. Nonvolatile ferroelectric memory device and refresh method thereof
KR20140081288A (ko) * 2012-12-21 2014-07-01 삼성전자주식회사 메모리 장치의 커맨드 제어 회로 및 이를 포함하는 메모리 장치
KR102178538B1 (ko) * 2014-12-16 2020-11-13 삼성전자주식회사 메모리 장치, 메모리 장치의 커맨드 신호/어드레스 신호의 로그 생성 방법 및 메모리 장치의 에러 분석 방법
KR20160075006A (ko) 2014-12-19 2016-06-29 에스케이하이닉스 주식회사 반도체 메모리 장치의 컬럼 제어신호 생성 회로

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6144617A (en) * 1999-01-25 2000-11-07 Nec Corporation Synchronous semiconductor storage device
CN1613115A (zh) * 2002-01-08 2005-05-04 英特尔公司 通过不将地址和控制信号返回空闲来减少交流电功率的存储器控制器
KR100670730B1 (ko) * 2005-09-29 2007-01-17 주식회사 하이닉스반도체 동기식 반도체 메모리 소자의 컬럼 어드레스 인에이블 신호생성기 및 그 생성방법
US9679660B1 (en) * 2016-05-06 2017-06-13 SK Hynix Inc. Semiconductor memory device and operating method thereof

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