CN112864224A - 具有薄半导体管芯的半导体器件 - Google Patents

具有薄半导体管芯的半导体器件 Download PDF

Info

Publication number
CN112864224A
CN112864224A CN202010794710.1A CN202010794710A CN112864224A CN 112864224 A CN112864224 A CN 112864224A CN 202010794710 A CN202010794710 A CN 202010794710A CN 112864224 A CN112864224 A CN 112864224A
Authority
CN
China
Prior art keywords
layer
backside
semiconductor device
semiconductor
metallization layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010794710.1A
Other languages
English (en)
Inventor
C·格鲁贝尔
B·贝尔纳德
T·波尔斯特
C·冯科布林斯基
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN112864224A publication Critical patent/CN112864224A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K26/00—Working by laser beam, e.g. welding, cutting or boring
    • B23K26/36—Removing material
    • B23K26/38—Removing material by boring or cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3178—Coating or filling in grooves made in the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Optics & Photonics (AREA)
  • Plasma & Fusion (AREA)
  • Mechanical Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Dicing (AREA)

Abstract

一种半导体器件，包括半导体管芯，该半导体管芯包括前侧表面、与前侧表面相对的背侧表面、以及侧面。背侧金属化层沉积在背侧表面上，并横向向外突出超过侧面。侧面保护层覆盖侧面。

Description

具有薄半导体管芯的半导体器件
技术领域
本公开大体上涉及半导体器件的领域，并且具体地涉及包含薄半导体管芯的半导体器件的领域。
背景技术
在器件制造期间，特别是在将管芯安装在器件载体上期间，薄管芯承受了管芯破裂的风险。虽然从获得增强的器件性能的角度来看，小管芯厚度是有利的，但是与常规厚度的管芯相比，薄的管芯更易损坏，例如角部破裂或管芯边缘碎裂。因此，减小管芯厚度尤其是在封装期间增加了管芯完整性的风险，并且可能导致在生产期间产量下降或现场早期故障。
发明内容
根据本公开的一个方面，半导体器件包括半导体管芯，该半导体管芯包括前侧表面、与前侧表面相对的背侧表面、以及侧面。背侧金属化层沉积在背侧表面之上，并横向向外突出超过侧面。侧面保护层覆盖侧面。
根据本公开的另一方面，半导体装置包括前述权利要求中任一项所述的半导体器件。该半导体装置还包括器件载体和布置在器件载体与背侧金属化层之间以将半导体器件安装到器件载体的焊料层。在竖直投影中，焊料层的轮廓包围侧面的轮廓。
根据本公开的又一方面，制造半导体器件的方法包括在晶片的前侧表面中形成凹槽。凹槽填充有第一侧面保护材料。晶片在与前侧表面相对的晶片的背侧表面处被减薄。在减薄的晶片的背侧表面之上沉积背侧金属化层。沿着凹槽穿过侧面保护材料并穿过背侧金属化层执行激光切割，以将晶片分离成多个半导体器件。
附图说明
附图中的元素不一定相对于彼此按比例绘制。相同的附图标记表示对应的类似部件。各种所示实施例的特征可以进行组合，除非它们彼此排斥，和/或可以被选择性地省略，如果未被描述为必需的话。实施例在附图中描绘并且在以下的描述中示例性地详述。
图1包括图1A和图1B；图1A是示例性半导体器件的示意性横截面图；图1B是图1A的示例性半导体器件的示意性顶视图；
图2是示例性半导体装置的示意性横截面图，其示出焊接到器件载体的示例性半导体器件；
图3A是包括具有横向终止于半导体管芯之下的背侧金属化层的半导体器件的半导体装置的示意性局部横截面图，其被焊接到器件载体；
图3B示出用于图3A的半导体器件的应力模拟结果；
图4A是包括具有横向向外突出超过半导体管芯的侧面的背侧金属化层的半导体器件的半导体装置的示意性局部横截面图，其被焊接到器件载体；
图4B示出用于图4A的半导体器件的应力模拟结果；
图5A至5F示出制造半导体器件的示例性方法的各阶段；
图6是将包含多个半导体器件的结构分离成单个半导体器件之前的该结构的局部横截面图；
图7是将包含多个半导体器件的另一结构分离成单个半导体器件之前的该结构的局部横截面图；
图8是具有由第一子层和第二子层形成的侧面保护层的示例性半导体器件的横截面轮廓跟踪电子显微镜图像；
图9是图8的横截面轮廓跟踪电子显微镜图像的放大的局部截面；
图10是图9的横截面轮廓跟踪电子显微镜图像的放大的局部截面。
具体实施方式
应当理解，除非另外特别指出，否则本文所述的各种示例性实施例和示例的特征可以彼此组合。
如本说明书中所使用的，术语"沉积"、"覆盖"或"涂敷"或类似术语不意味着元件或层必须直接接触在一起；可以在"沉积"、"覆盖"或"涂敷"元件之间分别提供中间元件或层。然而，根据本公开，上述和类似术语可以可选地还具有元件或层直接接触在一起的特定含义，即，在"沉积"、"覆盖"或"涂敷"元件之间分别不提供中间元件或层。
此外，关于形成或定位或布置在表面"上方"或"下方"的部件、元件或材料层的词语"上方"或"下方"在本文中可以用于意指部件、元件或材料层"直接定位（例如，放置、形成、布置、沉积等）在所指的表面上"或"直接定位（例如，放置、形成、布置、沉积等）在所指的表面下"，例如与所指的表面直接接触。然而，关于形成或定位或布置在表面"上方"或"下方"的部件、元件或材料层所使用的词语"上方"或"下方"在本文中也可以用于意指部件、元件或材料层"间接地定位（例如，放置、形成、布置、沉积等）在所指的表面上"或"间接地定位（例如，放置、形成、布置、沉积等）在所指的表面下"，其中一个或多个附加部件、元件或层布置在所指的表面与部件、元件或材料层之间。
特别地，本文公开了功率和/或高电压半导体器件。它们可以包括具有竖直或水平结构的半导体管芯。具有竖直结构的半导体管芯意味着可以以使得电流在与半导体管芯的主面垂直的方向上流动的方式制造管芯。具有竖直结构的半导体芯片通常在其两个主面上也就是说在其顶侧和底侧（底侧在此也称为背侧）上具有负载电极。在这种情况下，背侧金属化层通常用作半导体管芯的负载电极。相反，在具有水平结构的半导体管芯中，电流在与半导体管芯的主面平行的方向上流动，并且负载电极通常放置在半导体管芯的前主面上。在这种情况下，背侧金属化层通常用作散热层，而没有作为负载电极的电功能。
半导体管芯可以例如被配置为IGBT（绝缘栅双极晶体管）、FET（场效应晶体管）（特别是MOSFET（金属氧化物半导体FET）、JFET（结型栅FET））、晶闸管（特别是GTO（栅截止）晶闸管）、BJT（双极结型晶体管）、HEMT（高电子迁移率晶体管）、或二极管。作为示例，例如FET或MOSFET的源电极和栅电极可以位于前侧主面上，而FET或MOSFET的漏电极可以布置在背侧主面上。
图1A和1B示出了半导体器件100的示例。半导体器件100包括具有前侧表面110A和背侧表面110B的半导体管芯110。此外，半导体管芯110具有在前侧表面110A和背侧表面110B之间延伸的侧面110C。
半导体管芯110的背侧表面110B被沉积在半导体管芯110的背侧表面110B之上的背侧金属化层120覆盖。背侧金属化层120横向向外突出超过半导体管芯110的侧面110C。背侧金属化层120可以包括金属或由金属制成，金属诸如例如为Cu或Al或一种或多种上述金属的合金（例如AlCu、AlSiCu等）。
如从图1B中显而易见的，背侧金属化层120可以在所有横向方向上突出超过侧面110C。也就是说，在竖直投影中，背侧金属化层120的轮廓120C可以包围侧面110C的轮廓。
背侧金属化层120可以用作半导体管芯110上的电极（即管芯焊盘）和/或可以提供半导体管芯110到散热器或其他散热工具的高效热耦合。
侧面110C被侧面保护层130覆盖。侧面保护层130可以完全覆盖半导体管芯110的侧面110C。这意味着侧面110C的整个圆周尺寸或侧面110C的整个竖直尺寸或两者完全被侧面保护层130覆盖。
侧面保护层130可以是聚合物层，即，可以包括聚合物材料或由聚合物材料制成。作为示例，聚合物材料可以是诸如环氧树脂或树脂的绝缘聚合物。然而，侧面保护层130也可以包括陶瓷材料或由陶瓷材料构成，例如包括氧化物（例如氧化硅）或氮化物（例如氮化硅）的陶瓷材料。
如下面将进一步更详细地描述的，侧面保护层130可以通过分离（例如激光切割）管芯110的规则阵列来生成，所述管芯通过填充有填料材料（即侧面保护层130的材料）的（半切割）划切通道彼此分离。如图1A和1B所示，可以用于生成侧面保护层130的工艺流程被称为DBG（研磨前划切）或研磨工艺前（等离子体）蚀刻，并且下面将进一步描述。
在封装期间，半导体器件100可以被焊接到器件载体。图2示出了包括焊接到器件载体210的半导体器件100的半导体装置200。为此，焊料层220布置在半导体器件100的背侧金属化层120和器件载体210之间。
焊料层220可以具有由焊料层侧面220C限定的横向延伸。焊料层侧面220C可以横向向外突出超过半导体管芯110的侧面110C。换句话说，在竖直投影中，焊料层220的轮廓（如由焊料层侧面220C限定的）可以包围如由侧面110C限定的半导体管芯的轮廓。
因此，半导体管芯110可以在其整个边缘区上（并且在许多情况下还跨其整个背侧表面110B）由背侧金属化层120并由焊料层220支承。如下面将更详细解释的，管芯边缘支承的这个概念允许显著地减小半导体管芯110的厚度，而不会同时增加管芯角部破裂或管芯边缘碎裂的风险。这个概念打开了向超薄芯片技术的大门，并且允许生产具有改进的电和热性能（例如低欧姆电阻RSON并且因此低功率损耗）的半导体器件100和半导体装置200。
器件载体210可以是引线框或任何其他种类的器件载体，诸如例如基于陶瓷的器件载体（例如DBC（直接接合铜）衬底）或PCB（印刷电路板）。
此外，图2通过示例示出了半导体管芯110可以配备有前侧金属化层140。前侧金属化层140可以覆盖半导体110的前侧表面110A的主要部分。前侧金属化层140可以由关于背侧金属化层120提及的一种或多种材料制成。例如，它可以由与背侧金属化层120相同的材料制成，或者如下面将进一步例示的，由与背侧金属化层120不同的另一金属材料制成。
此外，图2中示出的侧面保护层130不仅覆盖半导体管芯110的侧面110C，而且还覆盖前侧金属化层140的侧面。此外，顶部聚合物层230可以覆盖半导体管芯110的前侧表面110A和（可选地）前侧金属化层140的顶表面，如果有的话。顶部聚合物层230可以是与侧面保护层130相同的材料，并且可以例如与侧面保护层130一体地形成。
顶部聚合物层230可以完全覆盖半导体管芯110的前侧表面110A和/或前侧金属化层140的顶表面。顶部聚合物层230可以可选地配备有电接触孔、（一个或多个）散热开口、或其他结构（未示出），以允许电和/或热和/或机械地接近半导体管芯110的前侧表面110A和/或前侧金属化层140。
图3A示出了对比半导体器件的局部横截面图，除了背侧金属化层120'没有横向向外突出超过半导体管芯110的侧面110C之外，该对比半导体器件与本文所述的实施例类似。相反，背侧金属化层120'终止于半导体管芯110下方的端点P处，其中端点P与侧面110C横向间隔开超过一定距离。
此外，布置在器件载体210和背侧金属化层120'之间的焊料层220'布置在半导体管芯110的覆盖区（footprint）内（即，半导体管芯110的侧面110C的轮廓的竖直投影包围焊料层220'的轮廓）。
如从图3A中显而易见的，半导体装置300（在焊料回流之后）表现出一定变形。半导体管芯110的边缘区（其未由背侧金属化层120'和焊料层220'支承）向上弯曲到一定程度。半导体管芯110的变形被示出为沿着半导体管芯110的对角线方向。换句话说，图3A示出了半导体管芯110的角部变形。
图3B示出了（在焊料回流之后）对半导体装置300执行的应力模拟计算的结果。应力分布描绘成沿着对角线方向，即，作为沿与半导体管芯110的每个侧面110C成45°方向的截面图，其中侧面110C在半导体管芯角部C处相交。
在具有20μm的厚度的硅半导体管芯110、Cu的背侧金属化层120和20μm长度的底切（管芯角部C和端点P之间的距离）上执行模拟。发现最大应力（第一主应力）为272 MPa，并且位于端点P处。在管芯角部C附近的该应力被认为是在例如小厚度的半导体芯片110的焊料回流工艺期间观察到的角部破裂和芯片边缘碎裂的原因。
图4A示出了半导体装置400，除了背侧金属化层120横向向外突出超过半导体管芯110的侧面110C之外，所述半导体装置400与半导体装置300类似，例如也参见图1A、1B和2。与图3A类似，图4A示出了与半导体管芯110的角部C相交的对角截面图。
半导体管芯110回流之后的变形比图3A所示的半导体装置300小得多。这是因为由背侧金属化层120对半导体管芯110的背侧表面110B的全区域支承保护了半导体管芯110在回流期间免受焊料层220的收缩力的事实。换言之，在半导体装置400中，焊料层220不能在半导体管芯110的角部C附近的点处将峰值力施加在半导体管芯110上，因为背侧金属化层120的端点P不与半导体管芯110接触（并且不在其下方）。
图4B示出了图4A的半导体装置400的模拟结果。再次，使用20μm厚度的硅半导体管芯110和Cu的背侧金属化层120。在模拟中使用超出半导体管芯110的侧面110C的背侧金属化层120的10μm的延伸（即，端点P和角部C之间的10μm距离）。
从图4B中可以明显看出，发现最大应力（第一主应力）为132 MPa，其直接位于半导体管芯角部C处。换句话说，与图3B所示的模拟结果相比，应力的量小于一半，并且最大应力点直接出现在半导体管芯110的***（角部C）处，而不是在半导体管芯110的轮廓内的一定距离处的点P处（图3B）。
图5A至5F示出了制造诸如例如半导体器件100的半导体器件的示例性方法。图5A示出了具有前侧表面510A和与前侧表面510A相对的背侧表面510B的半导体晶片510。半导体晶片510之前已经被处理，使得集成电路（IC）560（例如晶体管、二极管等）可以被提供在半导体晶片510中。更具体地说，这里考虑的半导体晶片510可以是经前端处理的，即IC 560可以单片集成在每个半导体晶片510区中，其注定要从半导体晶片510切出以形成半导体管芯110。IC 560可以例如表示功率IC、逻辑IC、光学IC、MEMS（微机电***）IC等。特别地，IC可以包括或形成功率晶体管、功率二极管、或其他功率电路。
IC 560可能已形成于半导体晶片510的前侧表面510A处。形成IC 560的区域彼此横向间隔开一定距离，在本领域中称为切口。
仍然参考图5A，可以在半导体晶片510的前侧表面510A中形成凹槽540。凹槽540延伸至半导体晶片510中的预定深度，并且不延伸贯穿半导体晶片510的整个厚度。可以将凹槽540的深度选择成大于半导体管芯110的目标厚度。
凹槽540可以通过锯切来形成，例如使用机械锯或通过激光锯切。根据另一方法，可以通过蚀刻形成凹槽540。其他合适的方法也是可行的。
在各种示例中，然后将前侧金属化层（未示出）涂敷到半导体晶片510的前侧表面510A。前侧金属化层可以通过使用光刻来形成或结构化，以确保凹槽540不填充有前侧金属化层的金属。作为示例，可以以如图2所示按每个半导体管芯110产生前侧金属化层140的方式将前侧金属化层涂敷到半导体晶片510。
参照图5B，凹槽540然后可以填充有第一侧面保护材料530。第一侧面保护材料530可以例如通过印刷工艺来涂敷。第一侧面保护材料530可以作为连续层来涂敷，并且可以可选地通过光刻来结构化，并且然后可以例如被热固化。第一侧面保护材料530可以形成图1A、1B的侧面保护层130，并且还可以形成图2、3A、3B、4A和4B中所示的顶部聚合物层230。
半导体晶片510可以附接到晶片支架550。然后可以在背侧表面510B处减薄半导体晶片510。作为示例，可以使用机械方法（诸如研磨）、或化学方法（诸如蚀刻）、或化学和机械方法的组合来减薄。
可以执行减薄工艺，直到凹槽540被打开并且填充凹槽540的第一侧面保护材料530被暴露出来，参见图5C。结果，半导体管芯110从半导体晶片510中分离出来。每个单个半导体管芯110被嵌入在第一侧面保护材料530的基体中。第一侧面保护材料530可以例如覆盖半导体管芯110的整个侧面，如之前参照图1A、1B、2、3A和4A所述的。
此外，减薄半导体晶片510的工艺可以产生半导体管芯110的背侧表面110B。
图5A至5C是所谓的半切方法的示例性说明，该半切方法例如可以通过DBG（研磨前划切）或通过EBG（研磨前蚀刻）特别是等离子体EBG来执行。随后，用填料材料（例如聚合物、陶瓷等）填充凹槽540，该填料材料用于保护半导体管芯110的侧面110C，因此被称为第一侧面保护材料530。
参考图5D，晶片背侧金属化层520沉积在减薄的半导体晶片510的背侧表面之上，即，在半导体管芯110的背侧表面110B之上以及在凹槽540内的第一侧面保护材料530之上。涂敷到减薄的半导体晶片510的晶片背侧金属化层520可以例如作为连续层被涂敷，即可以保持未被结构化。
背侧金属化层520的生成可以以各种方式执行，例如通过电镀（即，电沉积）或通过无电镀（即，非电沉积）或其他合适的沉积技术。
参考图5E，沿着凹槽540穿过第一侧面保护材料530并穿过晶片背侧金属化层520来执行激光切割，以将减薄的半导体晶片510分离成多个半导体器件，诸如例如半导体器件100。为此，激光L被引导到第一侧面保护材料530的层上，与凹槽540对准。这样，如图5E所示的"复合晶片"被分离成如图5F所示的单个半导体器件100。
应当注意，晶片背侧金属化层520可以保持未被结构化，直到执行激光切割（图5E）。因此，图5A到5F中所示的工艺可以不依赖于任何光刻，因此与半导体晶片前侧结构（即，IC 560和形成在它们之间的划切切口和/或凹槽540）自对准。
此外，分别将第一侧面保护材料530和晶片背侧金属化层520组合分离为侧面保护层130和背侧金属化层120允许根据需要同时成形背侧金属化层120。
作为组合激光切割工艺的结果，侧面保护层130的外侧面将具有激光切割表面状况，并且背侧金属化层120的外侧面（对应于其轮廓120C）将具有激光切割表面状况。这些层的激光切割表面状况可以例如通过半导体器件100的光学检查来确定。
虽然上面提到的侧面保护层130和背侧金属化层120的外部面都是通过激光烧蚀形成的，但是这并不一定意味着这些外部面是齐平的（尽管它们可以可选地是齐平的）。例如，图4A示出了其中顶部聚合物层230的外侧面比背侧金属化层120的外侧面更靠近半导体管芯110的侧面110C的示例。这可能是由于相应材料（例如聚合物和金属）的不同激光烧蚀性质，或者可能有意地通过使用不同的激光切割（即多束激光切割：例如不同的波长和/或不同的激光束直径和/或不同的能量等）来产生，以用于将第一侧面保护材料530分离成侧面保护层130以及将晶片背侧金属化层520分离成背侧金属化层120。换句话说，激光切割可以包括单束激光切割或多束激光切割。
图5A至5F中例示的方法的另一方面是半导体管芯110的侧面110C上的侧面保护层130防止烧蚀的背侧金属化层金属直接沉积在半导体上。因此，使侧面保护层130在半导体管芯110的侧面110C处就位，半导体管芯110从其形成（即，已经在分离期间）一开始就受到保护。这排除了封装可靠性问题，例如在升高的温度和/或湿度侵袭下的CuSi形成。
图6示出了（仍）包含多个半导体器件600的结构在分离前的局部横截面图。局部视图可对应于激光切割之前的图5E的细节D。图6是按比例绘制的，即，在图6中示例性地公开了各层和元件的尺寸。
从图6中可以明显看出，半导体晶片510的研磨/抛光（见图5B）可以具有这样的效果，即：第一侧面保护材料530的（更软的）聚合物材料（例如，环氧树脂）的厚度比半导体管芯110的厚度减小得稍微多些。因此，晶片背侧金属化层520可以在有限程度上突出到半导体管芯110之间的凹槽540中。
从图6中可以明显看出，沿激光L的激光切割产生单个半导体器件600。鉴于半导体器件600的特征，参考半导体器件100的描述以避免重复。
图7示出了（仍）包含多个半导体器件700的另一结构在分离前的局部横截面图。除了半导体管芯110的厚度减小得比第一侧面保护材料530的聚合物材料（例如环氧树脂）稍微多些之外，由图7的结构产生的半导体器件700类似于半导体器件600。结果，第一侧面保护材料530可以在有限程度上在半导体管芯110的背侧表面110B上突出。背侧金属化层520可以在这些突出上向外弯曲。
半导体器件700的这种设计可以例如归因于以下方面并且根据以下方面获得：已经发现，背侧金属化层520有时具有对半导体管芯110的弱粘附。在这种情况下，可以适宜地使半导体管芯110的背侧表面110B粗糙化以改善半导体管芯110与背侧金属化层520之间的粘附。粗糙化可以减小半导体管芯110的厚度，从而导致第一侧面保护材料530的突出形成在半导体管芯110之间。
粗糙化可以在图5C所示的工艺阶段和图5D所示的晶片背侧金属化层520的沉积之间执行。作为示例，半导体管芯110的背侧表面110B的粗糙化可以通过蚀刻来执行。
图8是示例性半导体器件800的轮廓跟踪电子显微镜图像，并且图9和10示出了半导体器件800的逐渐放大的局部截面。由于它们的照相性质，这些图也是真实比例的。在半导体器件800中，侧面保护层130包括第一子层130_1和第二子层130_2。第一子层130_1和第二子层130_2可以是相同材料的或不同材料的。对于子层130_1、130_2两者，上面参考侧面保护层130提及的所有材料或材料组合都是可行的。
如图9和10中清楚所见，第一子层130_1与半导体管芯110的侧面110C重叠，但不与半导体管芯110的背侧表面110B重叠。另一方面，第二子层130_2与半导体芯片110的背侧表面110B重叠，且还与半导体芯片110的背侧表面110B和侧面110C之间的边缘区域重叠。
换句话说，第一子层130_1可与侧面110C的下部区间隔开楔形间隙810，且楔形间隙810被第二子层130_2填充。
此外，从图8至图10中显而易见的是，背侧金属化层120的部分120_1通过第二子层130_2与半导体管芯110的背侧表面110B间隔开。
如前面结合图7所述，例如粗糙化/蚀刻可以使半导体管芯110的厚度减小少量。此外，例如粗糙化/蚀刻可以在第一侧面保护材料530（其对应于侧面保护层130的第一子层130_1）和半导体管芯110的侧面110C之间产生间隙810（如图10所示）。两种效果（厚度减小和间隙形成）在图9和10中可见。
侧面保护层130和半导体管芯110的侧面110C之间的该间隙810将允许在如图5D所示晶片背侧金属化层520的涂敷期间背侧金属化层120的金属与侧面110C的暴露部分进行接触。此外，侧面保护层130的底表面（对应于第一子层130_1）与半导体管芯110的（粗糙化的）背侧表面110B之间的水平差将创建背侧金属化层120的阶梯形状。
为了避免这种可能结果（而且在没有执行粗糙化和/或没有形成间隙和/或没有获得水平差的其他情况下），在沉积晶片背侧金属化层520之前，将侧面保护层130的第二子层130_2涂敷到半导体管芯110的背侧表面110B。
第二子层130_2可以通过例如印刷工艺来涂敷。由于第二子层130_2仅需要保护半导体管芯110的边缘区，所以第二子层130_2可以例如仅沿着由凹槽540形成的图案以网格的形式来印刷。第二子层130_2也可以作为连续层来涂敷，然后通过光刻来结构化，然后可以例如被热固化。当从半导体管芯110的前侧表面110A涂敷侧面保护层130的第一子层130_1时，从半导体管芯110的背侧表面110B涂敷侧面保护层130的第二子层130_2。
鉴于半导体器件800的另外特征，参考半导体器件100、600和700的描述以避免重复。
在本文公开的所有实施例中，半导体管芯110的厚度T1（例如，图9）可以等于或小于60μm、50μm、40μm、30μm或20μm。
在本文公开的所有实施例中，在半导体管芯110的侧面110C上突出的背侧金属化层120的延伸的长度D1等于或大于0μm。长度D1可以例如等于或大于或小于1μm、2μm、5μm、10μm、15μm、或20μm。在许多情况下，延伸长度D1可以例如在作为范围下限的2μm或5μm与作为范围上限的10μm或15μm或20μm之间的范围内。
在本文公开的所有实施例中，半导体管芯110的侧面110C与侧面保护层130的外部面之间的距离D2可以例如等于或大于或小于1μm、2μm、5μm或10μm。
在本文公开的所有实施例中，背侧金属化层120可以例如具有等于或大于或小于5μm、10μm、15μm或20μm的厚度T2。
在本文公开的所有实施例中，前侧金属化层140可以例如具有等于或大于或小于5μm、10μm或15μm的厚度T3。
以下示例涉及本公开的其他方面：
示例1是一种半导体器件，包括：半导体管芯，其包括前侧表面、与前侧表面相对的背侧表面和侧面；背侧金属化层，其沉积在所述背侧表面上并且横向向外突出超过所述侧面；以及侧面保护层，其覆盖所述侧面。
在示例2中，示例1的主题可以可选地包括：其中，半导体管芯的厚度等于或小于60μm或40μm或20μm或15μm。
在示例3中，示例1或2的主题可以可选地包括：其中，侧面保护层是聚合物层。
在示例4中，任何前述示例的主题可以可选地包括：其中，侧面保护层完全覆盖侧面。
在示例5中，任何前述示例的主题可以可选地包括：其中，在竖直投影中，背侧金属化层的轮廓包围侧面的轮廓。
在示例6中，任何前述示例的主题可以可选地包括：其中，侧面保护层在半导体管芯的背侧表面上突出。
在示例7中，任何前述示例的主题可以可选地包括：其中，侧面保护层的外侧面具有激光切割表面状况；并且背侧金属化层的外侧面具有激光切割表面状况。
在示例8中，任何前述示例的主题可以可选地包括：其中，侧面保护层包括第一子层和第二子层；所述第一子层与所述侧面重叠且不与所述背侧表面重叠；并且所述第二子层与所述背侧表面和所述侧面的边缘区重叠。
在示例9中，示例8的主题可以可选地包括：其中，所述第一子层与所述侧面的下部区间隔开一定间隙；并且所述间隙被所述第二子层填充。
在示例10中，示例8或9的主题可以可选地包括：其中，背侧金属化层的至少一部分通过第二子层与背侧表面间隔开。
示例11是一种半导体装置，包括：前述示例中任一项所述的半导体器件；器件载体；以及焊料层，其布置在器件载体和背侧金属化层之间以将半导体器件安装到器件载体，其中在竖直投影中，焊料层的轮廓包围侧面的轮廓。
在示例12中是一种制造半导体器件的方法，该方法包括：在晶片的前侧表面中形成凹槽；用第一侧面保护材料填充所述凹槽；在与所述前侧表面相对的所述晶片的背侧表面处减薄所述晶片；在减薄的晶片的所述背侧表面上沉积背侧金属化层；以及沿着所述凹槽穿过所述侧面保护材料并穿过所述背侧金属化层进行激光切割，以将所述晶片分离成多个半导体器件。
在示例13中，示例12的主题可以可选地包括：其中，执行减薄至少直到所述第一侧面保护材料被暴露并且形成所述减薄的晶片的所述背侧表面的一部分。
在示例14中，示例12或13的主题可以可选地包括：在沉积所述背侧金属化层之前，使所述减薄的晶片的所述背侧表面粗糙化。
在示例15中，示例12至14中任一项所述的主题可以可选地包括：在所述减薄的晶片的所述背侧表面上沉积所述背侧金属化层之前，在所述减薄的晶片的所述背侧表面上涂敷第二侧面保护材料。
在示例16中，示例12至15中任一项所述的主题可以可选地包括：其中，所述背侧金属化层在激光切割之前保持未被结构化。
尽管在此已经示出和描述了特定的实施例，但是本领域普通技术人员应当理解，在不偏离本发明范围的情况下，可以用各种替代和/或等同实现来替代所示出和描述的特定实施例。本申请旨在覆盖本文讨论的特定实施例的任何改编或变化。因此，本发明旨在仅由权利要求及其等同物来限定。

Claims (16)

1.一种半导体器件，包括：
半导体管芯，包括前侧表面、与所述前侧表面相对的背侧表面、以及侧面；
背侧金属化层，沉积在所述背侧表面上并且横向向外突出超过所述侧面；以及
侧面保护层，覆盖所述侧面。
2.根据权利要求1所述的半导体器件，其中，所述半导体管芯的厚度等于或小于60μm或40μm或20μm或15μm。
3.根据权利要求1或2所述的半导体器件，其中，所述侧面保护层是聚合物层。
4.根据前述权利要求中任一项所述的半导体器件，其中，所述侧面保护层完全覆盖所述侧面。
5.根据前述权利要求中任一项所述的半导体器件，其中，在竖直投影中，所述背侧金属化层的轮廓包围所述侧面的轮廓。
6.根据前述权利要求中任一项所述的半导体器件，其中，所述侧面保护层在所述半导体管芯的所述背侧表面上突出。
7.根据前述权利要求中任一项所述的半导体器件，其中，
所述侧面保护层的外侧面具有激光切割表面状况；并且
所述背侧金属化层的外侧面具有激光切割表面状况。
8.根据前述权利要求中任一项所述的半导体器件，其中，
所述侧面保护层包括第一子层和第二子层；
所述第一子层与所述侧面重叠且不与所述背侧表面重叠；并且
所述第二子层与所述背侧表面和所述侧面的边缘区重叠。
9.根据权利要求8所述的半导体器件，其中，
所述第一子层与所述侧面的下部区间隔开一定间隙；并且
所述间隙被所述第二子层填充。
10.根据权利要求8或9所述的半导体器件，其中，所述背侧金属化层的至少一部分通过所述第二子层与所述背侧表面间隔开。
11.一种半导体装置，包括：
根据前述权利要求中任一项所述的半导体器件；
器件载体；以及
焊料层，布置在所述器件载体与所述背侧金属化层之间以将所述半导体器件安装到所述器件载体，其中，在竖直投影中，所述焊料层的轮廓包围所述侧面的轮廓。
12.一种制造半导体器件的方法，所述方法包括：
在晶片的前侧表面中形成凹槽；
用第一侧面保护材料填充所述凹槽；
在与所述前侧表面相对的所述晶片的背侧表面处减薄所述晶片；
在减薄的晶片的所述背侧表面上沉积背侧金属化层；以及
沿着所述凹槽穿过所述侧面保护材料并穿过所述背侧金属化层进行激光切割，以将所述晶片分离成多个半导体器件。
13.根据权利要求12所述的方法，其中，执行减薄至少直到所述第一侧面保护材料被暴露并且形成所述减薄的晶片的所述背侧表面的一部分。
14.根据权利要求12或13所述的方法，还包括：
在沉积所述背侧金属化层之前，使所述减薄的晶片的所述背侧表面粗糙化。
15.根据权利要求12至14中任一项所述的方法，还包括：
在所述减薄的晶片的所述背侧表面上沉积所述背侧金属化层之前，在所述减薄的晶片的所述背侧表面上涂敷第二侧面保护材料。
16.根据权利要求12至15中任一项所述的方法，其中，所述背侧金属化层在激光切割之前保持未被结构化。
CN202010794710.1A 2019-11-12 2020-08-10 具有薄半导体管芯的半导体器件 Pending CN112864224A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP19208697.3A EP3823016A1 (en) 2019-11-12 2019-11-12 Semiconductor package with a semiconductor die
EP19208697.3 2019-11-12

Publications (1)

Publication Number Publication Date
CN112864224A true CN112864224A (zh) 2021-05-28

Family

ID=68653299

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010794710.1A Pending CN112864224A (zh) 2019-11-12 2020-08-10 具有薄半导体管芯的半导体器件

Country Status (3)

Country Link
US (2) US11605599B2 (zh)
EP (1) EP3823016A1 (zh)
CN (1) CN112864224A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11211373B1 (en) * 2021-02-22 2021-12-28 United Silicon Carbide, Inc. Double-sided chip stack assembly

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6787389B1 (en) * 1997-10-09 2004-09-07 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having pads for connecting a semiconducting element to a mother board
JP2003031604A (ja) * 2001-07-16 2003-01-31 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP5075890B2 (ja) * 2008-09-03 2012-11-21 株式会社東芝 半導体装置及び半導体装置の製造方法
JP4970388B2 (ja) * 2008-09-03 2012-07-04 株式会社東芝 半導体装置及び半導体装置の製造方法
US9064883B2 (en) * 2011-08-25 2015-06-23 Intel Mobile Communications GmbH Chip with encapsulated sides and exposed surface
US9490173B2 (en) * 2013-10-30 2016-11-08 Infineon Technologies Ag Method for processing wafer
US20160379926A1 (en) * 2015-06-24 2016-12-29 Newport Fab, LLC dba Jazz Semiconductor, Inc. Semiconductor Wafer Backside Metallization With Improved Backside Metal Adhesion
CN108701652B (zh) * 2016-03-01 2023-11-21 英飞凌科技股份有限公司 复合晶片，半导体器件，电子部件和制造半导体器件的方法
US10037974B2 (en) * 2016-03-08 2018-07-31 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
US10607889B1 (en) * 2018-09-19 2020-03-31 Semiconductor Components Industries, Llc Jet ablation die singulation systems and related methods

Also Published As

Publication number Publication date
US11605599B2 (en) 2023-03-14
EP3823016A1 (en) 2021-05-19
US20230187381A1 (en) 2023-06-15
US20210143108A1 (en) 2021-05-13

Similar Documents

Publication Publication Date Title
JP7254840B2 (ja) ワイヤボンドを有するパワーオーバーレイ構造体およびその製造方法
KR102643785B1 (ko) 자기 정렬된 후면 도전층을 포함하는 반도체 칩 및 이의 제조 방법
US20180190562A1 (en) Electronic device having a grooved chip
JP2012156551A (ja) コンポーネントをパッケージングするプロセス、およびパッケージングされたコンポーネント
US9165792B2 (en) Integrated circuit, a chip package and a method for manufacturing an integrated circuit
US20220246475A1 (en) Component and Method of Manufacturing a Component Using an Ultrathin Carrier
US11380601B2 (en) Semiconductor device and method for manufacturing semiconductor device
US20230187381A1 (en) Method of manufacturing semiconductor devices by filling grooves formed in a front side surface of a wafer with a side face protection material
US20220208637A1 (en) Structure and method related to a power module using a hybrid spacer
KR101620701B1 (ko) 세그먼트화된 접합 패드 및 그 제조 방법
US11721654B2 (en) Ultra-thin multichip power devices
JP6860334B2 (ja) 半導体装置
US8816500B2 (en) Semiconductor device having peripheral polymer structures
CN111937127B (zh) 功率半导体芯片上的材料减少的金属板
TWI584431B (zh) 超薄半導體元件封裝結構的製造方法
US9209080B2 (en) Semiconductor device comprising a protective structure on a chip backside and method of producing the same
CN108807197B (zh) 具有侧壁金属化部的芯片封装
US20200395334A1 (en) Method and Structure for Supporting Thin Semiconductor Chips with a Metal Carrier
KR20240014314A (ko) 반도체 패키지 및 반도체 패키지의 제조 방법
CN111696943A (zh) 具有带有堤状构造的管芯焊盘的半导体器件
KR20210117178A (ko) 에지 서포트를 갖는 박형 반도체 칩
CN115206917A (zh) 半导体装置及半导体装置组合件中的氧化及腐蚀防护

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination