KR20240014314A - 반도체 패키지 및 반도체 패키지의 제조 방법 - Google Patents

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Abstract

상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는, 반도체 기판, 및 상기 반도체 기판 상에 접촉하여 배치되고, 상기 반도체 기판을 향하는 제1 면 및 상기 제1 면과 반대하는 제2 면을 갖고, 다이 영역, 상기 다이 영역을 둘러싸는 엣지 영역, 및 상기 제1 면에서 상기 다이 영역으로부터 상기 엣지 영역의 외측면으로 연장되어 공기를 배출하는 복수 개의 공기 배출 통로들을 갖는 적어도 하나의 반도체 칩을 포함하고, 상기 각각의 공기 배출 통로는, 상기 공기가 유입되는 제1 면적을 갖는 유입부, 및 상기 제1 면적보다 큰 제2 면적을 갖는 배출부를 포함한다.

Description

반도체 패키지 및 반도체 패키지의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지 및 반도체 패키지의 제조 방법에 관한 것이다. 보다 상세하게 본 발명은 반도체 기판 상에 복수 개의 반도체 칩들이 배치된 반도체 패키지 및 이의 제조 방법에 관한 것이다.
반도체 기판 상에 반도체 칩을 실장시키는 본딩(bonding) 공정에 있어서, 반도체 기판과 반도체 칩 사이에 유입되어 포집된(trapped) 공기는 기공(void)을 발생시킨다. 발생된 기공이 반도체 기판과 반도체 칩 사이에 잔류하는 경우, 반도체 기판과 반도체 칩 사이의 접착력이 약화될 수 있고 생산성을 저하시키는 문제점이 있다.
본 발명의 일 과제는 반도체 칩으로부터 공기를 배출시키기 위한 공기 배출 통로를 포함하는 반도체 패키지를 제공하는 데 있다.
본 발명의 다른 과제는 상기 반도체 패키지의 제조 방법을 제공하는 데 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는, 반도체 기판, 및 상기 반도체 기판 상에 접촉하여 배치되고, 상기 반도체 기판을 향하는 제1 면 및 상기 제1 면과 반대하는 제2 면을 갖고, 다이 영역, 상기 다이 영역을 둘러싸는 엣지 영역, 및 상기 제1 면에서 상기 다이 영역으로부터 상기 엣지 영역의 외측면으로 연장되어 공기를 배출하는 복수 개의 공기 배출 통로들을 갖는 적어도 하나의 반도체 칩을 포함하고, 상기 각각의 공기 배출 통로는, 상기 공기가 유입되는 제1 면적을 갖는 유입부, 및 상기 제1 면적보다 큰 제2 면적을 갖는 배출부를 포함한다.
상기 본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는, 반도체 기판, 및 상기 반도체 기판 상에 배치되고, 상기 반도체 기판과 접촉하는 제1 면 및 상기 제1 면과 반대하는 제2 면을 갖고, 다이 영역, 상기 다이 영역을 둘러싸는 엣지 영역, 및 상기 다이 영역으로부터 상기 엣지 영역의 외측면으로 연장되고 공기가 유입되는 제1 면적을 갖는 유입부 및 상기 제1 면적보다 큰 제2 면적을 갖는 배출부를 구비하는 복수 개의 공기 배출 통로들을 갖는 적어도 하나의 반도체 칩을 포함한다.
상기 본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는, 제1 반도체 기판, 및 상기 제1 반도체 기판 상에 배치되고, 칩 영역, 상기 칩 영역을 둘러싸는 최외각 영역, 및 상기 제1 반도체 기판과 접촉하는 면적으로부터 식각된 형상을 가지며 구비되고 상기 칩 영역으로부터 상기 최외각 영역의 외측면으로 연장되어 공기를 배출하는 복수 개의 공기 배출 통로들을 갖는 제2 반도체 기판을 포함하고, 상기 각각의 공기 배출 통로는, 상기 공기가 유입되는 제1 면적을 갖는 유입부, 및 상기 제1 면적보다 큰 제2 면적을 갖는 배출부를 포함한다.
예시적인 실시예들에 따르면, 반도체 패키지는, 반도체 기판, 및 상기 반도체 기판 상에 접촉하여 배치되고, 상기 반도체 기판을 향하는 제1 면 및 상기 제1 면과 반대하는 제2 면을 갖고, 다이 영역, 상기 다이 영역을 둘러싸는 엣지 영역, 및 상기 제1 면에서 상기 다이 영역으로부터 상기 엣지 영역의 외측면으로 연장되어 공기를 배출하는 복수 개의 공기 배출 통로들을 갖는 적어도 하나의 반도체 칩을 포함하고, 상기 각각의 공기 배출 통로는, 상기 공기가 유입되는 제1 면적을 갖는 유입부, 및 상기 제1 면적보다 큰 제2 면적을 갖는 배출부를 포함할 수 있다.
이에 따라, 상기 반도체 기판과 상기 반도체 칩 사이에서 발생하는 상기 공기는 상기 공기 배출 통로를 통해 상기 반도체 패키지의 외부로 배출될 수 있다. 상기 유입부의 제1 면적 및 상기 배출부의 상기 제2 면적은 상기 공기 배출 통로의 내부에서 압력차를 발생시킬 수 있다. 상기 압력차에 의해 상기 반도체 패키지의 내부에서 포집된(trapped) 상기 공기들은 상기 공기 배출 통로를 따라서 외부로 배출될 수 있다. 상기 공기들이 상기 반도체 패키지의 외부로 배출되기 때문에, 상기 반도체 기판 및 상기 반도체 칩 사이의 접착력은 강화될 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 2는 도 1의 A 부분을 나타내는 확대 사시도이다.
도 3 내지 도 19는 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 도면들이다.
도 20은 예시적인 실시예들에 따른 복수 개의 반도체 기판들을 포함하는 반도체 패키지를 나타내는 단면도이다.
도 21은 도 20의 F 부분을 나타내는 확대 평면도이다.
도 22는 도 20의 F 부분을 나타내는 확대 사시도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 도 2는 도 1의 A 부분을 나타내는 확대 사시도이다.
도 1 및 도 2를 참조하면, 반도체 패키지(10)는 버퍼 다이(100) 및 상기 버퍼 다이(100) 상에 적층된 반도체 칩들을 포함할 수 있다. 반도체 패키지(10)는 버퍼 다이(100) 상에 적층된 제1 내지 제4 반도체 칩들(200a, 200b, 200c, 200d)을 포함할 수 있다.
복수 개의 반도체 칩들(200a, 200b, 200c, 200d)이 버퍼 다이(100) 상에 수직하게 적층될 수 있다. 본 실시예에서, 버퍼 다이(100) 및 제1 내지 제4 반도체 칩들(200a, 200b, 200c, 200d)은 서로 실질적으로 동일하거나 유사할 수 있다. 따라서, 동일하거나 유사한 구성요소들은 동일하거나 유사한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
버퍼 다이(100)는 서로 마주보는 상부면(102)과 하부면(104)을 갖는 칩일 수 있다. 버퍼 다이(100)은 기판 패드(110) 및 상기 기판 패드(110)를 노출시키는 기판 절연막(120)을 포함할 수 있다. 기판 패드(110)는 버퍼 다이(100)의 상부면(102)에 구비될 수 있다.
본 실시예에서는, 멀티-칩 패키지로서의 반도체 패키지가 버퍼 다이(100) 및 4개의 적층된 반도체 칩들(200a, 200b, 200c, 200d)들을 포함하는 것으로 예시하였다. 하지만, 이에 제한되지 않으며, 예를 들면, 반도체 패키지는 8개, 12개, 16개의 적층된 반도체 칩들을 포함할 수 있다.
제1 내지 제4 반도체 칩들(200a, 200b, 200c, 200d)은 각각 반도체 제조 공정들이 수행되어 완성된 집적회로 칩을 포함할 수 있다. 각각의 반도체 칩들을 예를 들어, 메모리 칩 또는 로직 칩 등을 포함할 수 있다. 반도체 패키지(10)는 메모리 장치를 포함할 수 있다. 상기 메모리 장치는 고 대역폭 메모리(HBM, High Bandwidth Memory) 장치를 포함할 수 있다.
반도체 칩(200)은 버퍼 다이(100) 상에 접촉하여 배치될 수 있다. 반도체 칩(200)은 서로 반대하는 제1 면(202) 및 제2 면(204)을 포함할 수 있다. 반도체 칩(200)의 제1 면(202)은 버퍼 다이(100)을 향하며 버퍼 다이(100) 상에 배치될 수 있다.
반도체 칩(200)의 제1 면(202)이 버퍼 다이(100)의 상부면(102)을 향하도록 배치될 수 있다. 반도체 칩(200)의 하부 절연막(230)과 버퍼 다이(100)는 서로 직접 접합될 수 있다. 따라서, 버퍼 다이(100)와 반도체 칩(200) 사이에서 제2 본딩 패드(250)와 기판 패드(110)는 구리-구리 하이브리드 본딩(Cu-Cu Hybrid Bonding)에 의해 서로 접합될 수 있다. 예를 들면, 패드-대-패드 직접 본딩(pad to pad direct bonding)이 형성될 수 있다.
예시적인 실시예들에 있어서, 반도체 칩(200)은 실리콘 기판(210), 외측면에 제1 본딩 패드(240)가 구비된 상부 절연막(220), 제2 본딩 패드(250)가 구비된 하부 절연막(230)을 포함할 수 있다. 또한, 반도체 칩(200)은 실리콘 기판(210)을 관통하는 관통 전극(260)을 포함할 수 있다.
실리콘 기판(210)은 서로 반대하는 활성면 및 비활성면을 가질 수 있다. 실리콘 기판(210)의 상기 활성면 상에는 회로 패턴들이 구비될 수 있다. 예를 들면, 실리콘 기판(210)은 실리콘, 게르마늄, 실리콘-게르마늄 등과 같은 반도체 물질, 혹은 갈륨 인화물(GaP), 갈륨 비소(GaAs), 갈륨 안티모나이드(GaSb) 등과 같은 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있다.
상기 회로 패턴들은 트랜지스터, 다이오드 등을 포함할 수 있다. 상기 회로 패턴들은 회로 소자들을 구성할 수 있다. 따라서, 반도체 칩(200)은 내부에 다수개의 회로 소자들을 구비할 수 있다. 상기 회로 패턴은 트랜지스터, 다이오드 등을 포함할 수 있다. 상기 회로 패턴은 전공정(FEOL, front-end-of-line)이라 불리는 웨이퍼 공정을 통하여 형성될 수 있다.
상기 실리콘 기판의 일면 상에는 배선층이 구비될 수 있다. 상기 배선층은 후공정(back-end-of-line)이라 불리는 배선 공정에 의해 상기 실리콘 기판의 상기 일면 상에 형성될 수 있다. 상기 배선층은 내부에 배선들을 구비할 수 있다. 예를 들면, 상기 배선들은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 백금(Pt), 또는 이들의 합금을 포함할 수 있다.
상부 절연막(220)은 반도체 칩(200)의 제2 면(204)에 구비될 수 있다. 상부 절연막(220)은 층간 절연막으로서 실리콘 기판(210)의 전면에 형성될 수 있다. 상부 절연막(220)은 복수 개의 절연층들 및 상기 절연층들 내에 배선들을 포함할 수 있다. 또한, 상부 절연막(220)의 최외각 절연층에는 제1 본딩 패드(240)가 구비될 수 있다.
하부 절연막(230)은 반도체 칩(200)의 제1 면(202)에 구비될 수 있다. 하부 절연막(230)은 실리콘 기판(210)의 상기 전면과 반대하는 후면에 형성될 수 있다. 하부 절연막(230)에는 제2 본딩 패드(250)가 구비될 수 있다. 제2 본딩 패드(250)는 관통 전극(260)의 노출된 표면 상에 배치될 수 있다. 하부 절연막(230)은 실리콘 산화물, 탄소 도핑된 실리콘 산화물, 실리콘 탄질화물(SiCN) 등을 포함할 수 있다.
관통 전극(260)의 일단은 실리콘 기판(210)을 수직 관통하여 제1 본딩 패드(240)와 전기적으로 연결될 수 있다. 관통 전극(260)의 타단은 제2 본딩 패드(250)와 전기적으로 연결될 수 있다. 따라서, 제1 및 제2 본딩 패드들(240, 250)은 관통 전극(260)에 의해 전기적으로 연결될 수 있다.
제1 및 제2 본딩 패드들(240, 250) 및 관통 전극(260)은 동일한 금속을 포함할 수 있다. 예를 들면, 상기 금속은 구리(Cu)를 포함할 수 있다. 하지만, 이에 제한되지는 않으며, 고온의 어닐링 공정에 의해 금속의 상호 확산에 의해 결합될 수 있는 물질(예를 들면, 금(Au))을 포함할 수 있다.
도 2에 도시된 바와 같이, 예시적인 실시예들에 있어서, 복수 개의 공기 배출 통로들(300)은 반도체 칩(200)과 버퍼 다이(100) 사이에서 발생하는 기공(void)을 반도체 패키지(10)의 외부로 방출시킬 수 있다. 공기 배출 통로들(300)은 서로 다른 반도체 칩들 사이에서 발생하는 상기 기공을 반도체 패키지(10)의 상기 외부로 방출시킬 수 있다. 공기 배출 통로들(300)은 반도체 칩(200)이 버퍼 다이(100)과 접촉하는 제1 면(202)에 구비될 수 있다. 공기 배출 통로들(300)은 서로 다른 반도체 칩들(200)이 서로 접촉하는 일면에 구비될 수 있다.
공기 배출 통로들(300)은 다이 영역(DA)으로부터 엣지 영역(EA)의 상기 외측면으로 연장될 수 있다. 공기 배출 통로들(300)은 반도체 칩(200)의 하부 절연막(230)에 구비될 수 있다. 예를 들면, 공기 배출 통로(300)는 반도체 칩(200)의 제1 면(202)에서 하부 절연막(230)이 식각된 트렌치(trench) 형상을 포함할 수 있다.
공기 배출 통로(300)는 상기 공기가 유입되는 유입부(310) 및 상기 공기가 배출되는 배출부(320)를 포함할 수 있다. 상기 공기는 버퍼 다이(100) 및 반도체 칩(200)를 결합시키는 본딩(bonding) 공정에서 발생할 수 있다. 상기 공기는 서로 다른 상기 반도체 칩들 사이에서 발생할 수 있다. 상기 공기는 버퍼 다이(100) 및 반도체 칩(200) 사이에서 발생할 수 있다.
유입부(310)는 반도체 칩(200)의 다이 영역(DA) 및 엣지 영역(EA)의 경계에 구비될 수 있다. 유입부(310)는 버퍼 다이(100) 및 반도체 칩(200) 사이에서 발생하는 상기 공기를 공기 배출 통로(300)로 유입시킬 수 있다. 유입부(310)는 제1 면적(AR1)을 가질 수 있다.
배출부(320)는 반도체 칩(200)의 엣지 영역(EA)의 상기 외측면에 구비될 수 있다. 배출부(320)는 엣지 영역(EA)의 상기 외측면을 향하여 공개될 수 있다. 배출부(320)는 버퍼 다이(100) 및 반도체 칩(200) 사이에서 발생하는 상기 공기를 공기 배출 통로(300)로부터 배출시킬 수 있다.
배출부(320)는 제2 면적(AR2)을 가질 수 있다. 배출부(320)의 제2 면적(AR2)은 유입부(310)의 제1 면적(AR1)보다 클 수 있다. 배출부(320)의 제2 면적(AR2)이 유입부(310)의 제1 면적(AR1)보다 크기 때문에, 배출부(320)에서의 압력은 유입부(310)보다 낮을 수 있다. 배출부(320)와 유입부(310)의 압력차로 인해 상기 공기는 유입부(310)에서 배출부(320)로 이동할 수 있다. 예를 들면, 유입부(310)의 제1 면적(AR1)에 대한 배출부(320)의 제2 면적(AR2)의 비율(AR2/AR1)은 1.1 내지 3의 범위 이내에 있을 수 있다.
공기 배출 통로(300)는 상기 다이 영역을 둘러싸는 스크라이브 레인 영역(scribe lane region)을 포함할 수 있다. 상기 스크라이브 레인 영역은 웨이퍼 레벨에서의 스크라이브 레인 영역 중에서 소잉(sawing) 공정에 의해 제거된 후 남아있는 일부분일 수 있다.
예시적인 실시예들에 있어서, 몰딩 부재(600)는 에폭시 수지와 같은 언더필 수지로 형성될 수 있고, 실리카 필러(filler)나 플럭스(flux) 등이 포함될 수 있다. 몰딩 부재(600)는 레진과 같은 폴리머로 형성될 수 있다. 예를 들면, 몰딩 부재(600)는 EMC(Epoxy Molding Compound)로 형성될 수 있다. 몰딩 부재(600)는 언더필 물질층과 다른 재질 또는 동일 재료로 형성될 수도 있다.
상술한 바와 같이, 서로 다른 상기 반도체 칩들(200) 사이에서 발생하는 상기 공기는 공기 배출 통로(300)를 통해 반도체 패키지(10)의 외부로 배출될 수 있다. 상기 유입부(310)의 제1 면적(AR1) 및 상기 배출부(320)의 상기 제2 면적(AR2)은 상기 공기 배출 통로(300)의 내부에서 상기 압력차를 발생시킬 수 있다. 상기 압력차에 의해 상기 반도체 패키지(10)의 내부에서 포집된(trapped) 상기 공기들은 공기 배출 통로(300)를 따라서 외부로 배출될 수 있다. 상기 공기들이 상기 반도체 패키지(10)의 외부로 배출되기 때문에, 상기 버퍼 다이(100) 및 서로 다른 상기 반도체 칩들(200) 사이의 접착력은 강화될 수 있다.
이하에서는, 도 1의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 3 내지 도 19는 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 도면들이다. 도 8은 도 7의 B-B'라인을 따라 절단한 단면도이다. 도 9는 반도체 웨이퍼를 절단하여 형성된 반도체 칩을 나타내는 평면도이다. 도 10은 도 9의 C-C'라인을 따라 절단한 단면도이다. 도 11은 도 9의 D 부분을 나타내는 확대 평면도이다. 도 12는 도 9의 E 부분을 나타내는 확대 평면도이다. 도 13은 추가적인 공기 배출 통로를 포함하는 경우 도 9의 D 부분을 나타내는 확대 평면도이다. 도 14는 추가적인 공기 배출 통로를 포함하는 경우 도 9의 E 부분을 나타내는 확대 평면도이다. 도 17은 도 16의 F 부분을 나타내는 확대 사시도이다.
도 3 및 도 4를 참조하면, 기판 캐리어(C1) 상에 반도체 웨이퍼(W1)를 형성할 수 있다.
예시적인 실시예들에 있어서, 반도체 웨이퍼(W1)는 복수 개의 반도체 칩들(200)을 형성시키기 위한 베이스 웨이퍼일 수 있다. 예를 들면, 반도체 칩들(200)은 반도체 패키지(10)를 형성하기 위한 메모리 칩 또는 로직 칩 등을 포함할 수 있다. 반도체 패키지(10)는 메모리 장치를 포함할 수 있다. 상기 메모리 장치는 고 대역폭 메모리(HBM, High Bandwidth Memory) 장치를 포함할 수 있다.
도 3에 도시된 바와 같이, 기판 캐리어(C1) 상에 반도체 웨이퍼(W1)가 형성될 수 있다. 반도체 웨이퍼(W1)는 서로 반대하는 제1 면(202) 및 제2 면을 포함할 수 있다.
도 4 및 도 5를 참조하면, 반도체 웨이퍼(W1)의 상기 일면 상에 포토레지스트 막(30)을 형성하고, 포토레지스트 막(30) 상에 포토레지스트 패턴(32)을 형성할 수 있다.
예시적인 실시예들에 있어서, 반도체 웨이퍼(W1) 상에 포토레지스트 막(30)이 형성될 수 있다. 포토레지스트 막(30) 상에 상기 노광 공정이 수행될 수 있고, 공기 배출 통로(300)가 형성될 영역을 노출시키는 개구를 갖는 포토레지스트 패턴(32)을 형성할 수 있다.
도 6 내지 도 8을 참조하면, 반도체 웨이퍼(W1)를 식각하여 트렌치 통로(302)를 형성할 수 있다. 식각 공정이 완료된 후에 포토레지스트 막(30)은 제거될 수 있다.
예시적인 실시예들에 있어서, 반도체 웨이퍼(W1) 상에 플라즈마 식각(plasma etching) 공정을 통해 트렌치 통로(302)가 형성될 수 있다. 상기 플라즈마 식각 공정은 반도체 웨이퍼(W1) 상의 식각 대상막을 식각하기 위한 공정일 수 있다. 상기 플라즈마 식각 공정에서 생성된 플라즈마는 유도 결합형 플라즈마, 용량 결합형 플라즈마, 마이크로웨이브형 플라즈마 등을 포함할 수 있다. 이와 다르게, 반도체 웨이퍼(W) 상에 건식 식각(dry etching), 습식 식각(wet etching) 등을 통해 트렌치 통로(302)가 형성될 수 있다.
트렌치 통로(302)는 포토레지스트 패턴(32) 상에 상기 플라즈마 식각 공정을 통해 생성될 수 있다. 트렌치 통로(302)는 반도체 웨이퍼(W1)의 엣지 영역(EA)에 형성될 수 있다. 엣지 영역(EA)은 다이 영역(DA)을 둘러싸는 영역일 수 있다. 엣지 영역(EA)은 반도체 칩(200)의 회로 패턴 등이 형성되지 않아 전기적 구동이 이루어지지 않는 영역일 수 있다.
도 7에 도시된 바와 같이, 트렌치 통로(302)는 후술할 반도체 웨이퍼(W1)가 절단될 수 있는 스크라이브 레인 영역(scribe lane region)(SR) 상에 형성될 수 있다. 스크라이브 레인 영역(SR)은 웨이퍼 레벨에서 소잉(sawing) 공정에 의해 절단되는 부분일 수 있다. 스크라이브 레인 영역(SR)은 반도체 칩들(200) 사이에서 반도체 칩(200)의 외측면으로부터 기 설정된 갭을 갖는 직사각형의 고리 형상을 가질 수 있다. 트렌치 통로(302)는 스크라이브 레인 영역(SR)에서 서로 다른 반도체 칩들(200) 사이를 연장하며 형성될 수 있다.
도 8에 도시된 바와 같이, 상기 식각 공정이 완료된 후에 포토레지스트 막(30)은 반도체 웨이퍼(W1)의 제1 면(202)으로부터 제거될 수 있다.
도 9 내지 도 14를 참조하면, 반도체 웨이퍼(W1)를 절단하여 반도체 칩(200)을 형성할 수 있다.
예시적인 실시예들에 있어서, 반도체 웨이퍼(W1)는 반도체 웨이퍼(W1)의 스크라이브 레인(SR)을 따라 절단되어 복수 개의 반도체 칩들(200)을 형성할 수 있다. 반도체 웨이퍼(W1)는 소잉(sawing)공정에 의해 절단될 수 있다. 반도체 웨이퍼(W1)가 절단되는 과정에서 반도체 칩들(200) 사이에서 연장되는 트렌치 통로(302)가 절단되어 공기 배출 통로(300)를 형성할 수 있다.
도 9 및 도 10에 도시된 바와 같이, 반도체 칩(200) 상에 다이 영역(DA), 다이 영역(DA)을 둘러싸는 엣지 영역(EA) 및 다이 영역(DA)으로부터 엣지 영역(EA)의 외측면으로 연장되어 공기를 배출하는 복수 개의 공기 배출 통로들(300)을 형성할 수 있다.
다이 영역(DA)은 반도체 칩(200)의 상기 회로 패턴 등이 형성되어 전기적 구동이 이루어지는 영역일 수 있다. 다이 영역(DA)은 평면도에서 보았을 때 직사각형 형상을 가질 수 있다. 다이 영역(DA)의 상기 사각형 형상은 제1 모서리 영역들(ED1) 및 제1 꼭지점 영역들(VE1)을 포함할 수 있다.
엣지 영역(EA)은 반도체 칩(200)의 상기 회로 패턴 등이 형성되지 않는 영역일 수 있다. 엣지 영역(EA)은 상기 평면도에서 보았을 때 기 설정된 갭을 갖는 직사각형의 고리 형상을 가질 수 있다. 엣지 영역(EA)은 평면도 상에서 반도체 웨이퍼(W1)가 절단되는 상기 스크라이브 레인 영역(SR)과 중첩되는 영역을 가질 수 있다. 엣지 영역(EA)의 상기 사각형 형상은 제2 모서리 영역들(ED2) 및 제2 꼭지점 영역들(VE2)을 포함할 수 있다.
공기 배출 통로들(300)은 다이 영역(DA)으로부터 엣지 영역(EA)의 상기 외측면으로 연장되도록 형성될 수 있다. 공기 배출 통로들(300)은 반도체 칩(200)의 하부 절연막(230)에 형성될 수 있다. 예를 들면, 공기 배출 통로(300)는 반도체 칩(200)의 제1 면(202)에서 하부 절연막(230)이 식각된 트렌치(trench) 형상을 포함할 수 있다.
공기 배출 통로(300)는 상기 공기가 유입되는 유입부(310) 및 상기 공기가 배출되는 배출부(320)를 포함할 수 있다. 상기 공기는 반도체 칩(200)을 다른 반도체 장치들과 결합시키는 본딩 공정에서 발생할 수 있다.
도 11에 도시된 바와 같이, 유입부(310)는 다이 영역(DA)의 제1 꼭지점 영역(VE1)으로 노출되도록 형성될 수 있다. 배출부(320)는 엣지 영역(EA)의 제2 꼭지점 영역(VE2)으로 노출되도록 형성될 수 있다. 이 경우, 공기 배출 통로(300)는 다이 영역(DA)의 제1 꼭지점 영역(VE1)으로부터 엣지 영역(EA)의 제2 꼭지점 영역(VE2)으로 연장될 수 있고, 후술하는 바와 같이, 공기 배출 통로(300)는 반도체 칩(200)의 꼭지점 영역 영역에서 발생하는 상기 공기를 반도체 칩(200)의 외부로 방출시킬 수 있다.
도 12에 도시된 바와 같이, 유입부(310)는 다이 영역(DA)의 제1 모서리 영역(ED1)으로 노출되도록 형성될 수 있다. 배출부(320)는 엣지 영역(EA)의 제2 모서리 영역(ED2)으로 노출되도록 형성될 수 있다. 이 경우, 공기 배출 통로(300)는 다이 영역(DA)의 제1 모서리 영역(ED1)으로부터 엣지 영역(EA)의 제2 모서리 영역(ED2)으로 연장될 수 있고, 후술하는 바와 같이, 공기 배출 통로(300)는 반도체 칩(200)의 모서리 영역에서 발생하는 상기 공기를 반도체 칩(200)의 외부로 방출시킬 수 있다.
도 13 및 도 14에 도시된 바와 같이, 제1 공기 배출 통로들(300)로부터 분기되는 복수 개의 제2 공기 배출 통로들(400)이 추가적으로 형성될 수 있다. 반도체 웨이퍼(W1)가 절단되는 과정에서 반도체 칩들(200) 사이에서 연장되는 트렌치 통로(302)가 절단되어 제2 공기 배출 통로들(400)을 형성할 수 있다.
제2 공기 배출 통로들(400)은 제1 공기 배출 통로들(300)로부터 엣지 영역(EA)의 상기 외측면으로 연장될 수 있다. 제2 공기 배출 통로들(400)은 반도체 칩(200)의 하부 절연막(230)에 형성될 수 있다. 예를 들면, 제2 공기 배출 통로(400)는 반도체 칩(200)의 제1 면(202)에서 하부 절연막(230)이 식각된 상기 트렌치 형상을 포함할 수 있다.
제2 공기 배출 통로(400)는 상기 공기가 유입되는 제2 유입부(410) 및 상기 공기가 배출되는 제2 배출부(420)를 포함할 수 있다. 상기 공기는 반도체 칩(200)을 상기 다른 반도체 장치들과 결합시키는 상기 본딩 공정에서 발생할 수 있다.
제2 유입부(410)는 제1 공기 배출 통로(300)의 내측면에 형성될 수 있다. 이와 다르게, 제2 유입부(410)는 반도체 칩(200)의 다이 영역(DA) 및 엣지 영역(EA)의 경계에 형성될 수 있다.
제2 배출부(420)는 반도체 칩(200)의 엣지 영역(EA)의 상기 외측면에 형성될 수 있다. 제2 배출부(420)는 엣지 영역(EA)의 상기 외측면을 향하여 공개될 수 있다.
도 15를 참조하면, 공기 배출 통로(300)가 반도체 기판(W2)을 향하도록 반도체 칩(200)을 반도체 기판(W2) 상에 배치할 수 있다. 공기 배출 통로(300)가 서로 다른 반도체 칩(200)의 일면을 향하도록 반도체 칩(200)이 배치될 수 있다.
복수 개의 반도체 칩들(200)은 반도체 기판(W2) 상에 배치될 수 있다. 제1 내지 제4 반도체 칩들(200a, 200b, 200c, 200d)이 반도체 기판(W2) 상에 적층될 수 있다. 제1 내지 제4 반도체 칩들(200a, 200b, 200c, 200d)은 리플로우(reflow) 공정을 통해 반도체 기판(W2)의 기판 패드(110) 상에 각각 고정될 수 있다. 상기 리플로우 공정은 고온의 열원을 가하여 제1 내지 제4 반도체 칩들(200a, 200b, 200c, 200d)을 반도체 기판(W2) 상에 안정되게 접합하는 기술 공정일 수 있다.
도 16 및 도 17을 참조하면, 제1 내지 제4 반도체 칩들(200a, 200b, 200c, 200d)이 반도체 기판(W2) 상에 접착되는 과정에서 제1 내지 제4 반도체 칩들(200a, 200b, 200c, 200d) 및 반도체 기판(W2) 사이의 기공(void)이 외부로 배출될 수 있다. 복수 개의 공기 배출 통로들(300)은 반도체 칩들(200)과 반도체 기판(W2) 사이에서 발생하는 상기 기공(V)을 외부로 방출시킬 수 있다. 기공(V)은 상기 리플로우 공정에서 반도체 기판(W2) 및 제1 내지 제4 반도체 칩들(200a, 200b, 200c, 200d) 사이에서 발생할 수 있다.
도 17에 도시된 바와 같이, 공기 배출 통로(300)는 제1 면적(AR1)을 갖는 유입부(310) 및 제2 면적(AR2)을 갖는 배출부(320)를 통해 상기 공기(V)를 배출시킬 수 있다. 상기 배출부의 상기 제2 면적은 상기 유입부의 상기 제1 면적보다 클 수 있다. 상기 배출부의 상기 제2 면적이 상기 유입부의 상기 제1 면적보다 크기 때문에, 상기 배출부에서의 압력은 상기 유입부보다 낮을 수 있다. 상기 배출부와 상기 유입부의 압력차로 인해 상기 공기는 상기 유입부에서 상기 배출부로 이동할 수 있다.
유입부(310)는 반도체 칩(200)의 다이 영역(DA) 및 엣지 영역(EA)의 경계에 형성될 수 있다. 유입부(310)는 반도체 기판(W2) 및 반도체 칩(200) 사이에서 발생하는 상기 공기(V)를 공기 배출 통로(300)로 유입시킬 수 있다. 유입부(310)는 제1 면적(AR1)을 가질 수 있다.
배출부(320)는 반도체 칩(200)의 엣지 영역(EA)의 상기 외측면에 형성될 수 있다. 배출부(320)는 엣지 영역(EA)의 상기 외측면을 향하여 공개될 수 있다. 배출부(320)는 반도체 기판(W2) 및 반도체 칩(200) 사이에서 발생하는 상기 공기를 공기 배출 통로(300)로부터 배출시킬 수 있다.
배출부(320)는 제2 면적(AR2)을 가질 수 있다. 배출부(320)의 제2 면적(AR2)은 유입부(310)의 제1 면적(AR1)보다 클 수 있다. 배출부(320)의 제2 면적(AR2)이 유입부(310)의 제1 면적(AR1)보다 크기 때문에, 배출부(320)에서의 압력은 유입부(310)보다 낮을 수 있다. 배출부(320)와 유입부(310)의 압력차로 인해 상기 공기는 유입부(310)에서 배출부(320)로 이동할 수 있다. 예를 들면, 유입부(310)의 제1 면적(AR1)에 대한 배출부(320)의 제2 면적(AR2)의 비율(AR2/AR1)은 1.1 내지 3의 범위 이내에 있을 수 있다.
제2 공기 배출 통로들(400)이 공기 배출 통로들(300)로부터 분기되도록 추가적으로 형성되는 경우, 제2 유입부(410)는 제1 공기 배출 통로(300)와 연통될 수 있다. 제2 배출부(420)는 엣지 영역(EA)의 제2 모서리 영역(ED2)으로 노출되도록 형성될 수 있다. 이 경우, 제2 공기 배출 통로(400)는 제1 공기 배출 통로(300)로부터 엣지 영역(EA)의 제2 모서리 영역(ED2)으로 연장될 수 있고, 제2 공기 배출 통로(400)는 반도체 칩(200)의 상기 꼭지점 영역 영역에서 발생하는 상기 공기를 반도체 칩(200)의 외부로 방출시킬 수 있다.
제2 유입부(410)는 반도체 기판(W2) 및 반도체 칩(200) 사이에서 발생하는 상기 공기를 제2 공기 배출 통로(400)로 유입시킬 수 있다. 제2 유입부(410)는 제3 면적(AR3)을 가질 수 있다.
제2 유입부(410)의 제3 면적(AR3)은 제1 공기 배출 통로(300)의 제1 유입부(310)의 제1 면적(AR1)보다 클 수 있다. 제2 유입부(410)의 제3 면적(AR3)이 제1 공기 배출 통로(300)의 제1 유입부(310)의 제1 면적(AR1)보다 크기 때문에, 제2 유입부(410)에서의 압력은 제1 유입부(310)보다 낮을 수 있다. 제1 유입부(310)와 제2 유입부(410)의 압력차로 인해 상기 공기는 제1 유입부(310)에서 제2 유입부(410)로 이동할 수 있다. 예를 들면, 제1 유입부(310)의 제1 면적(AR1)에 대한 제2 유입부(410)의 제3 면적(AR3)의 비율(AR3/AR1)은 1.1 내지 3의 범위 이내에 있을 수 있다.
제2 배출부(420)는 반도체 기판(W2) 및 반도체 칩(200) 사이에서 발생하는 상기 공기를 제2 공기 배출 통로(400)로부터 배출시킬 수 있다.
제2 배출부(420)는 제4 면적(AR4)을 가질 수 있다. 제2 배출부(420)의 제4 면적(AR4)은 제2 유입부(410)의 제3 면적(AR3)보다 클 수 있다. 제2 배출부(420)의 제4 면적(AR4)이 제2 유입부(410)의 제3 면적(AR3)보다 크기 때문에, 제2 배출부(420)에서의 압력은 제2 유입부(410)보다 낮을 수 있다. 제2 배출부(420)와 제2 유입부(410)의 압력차로 인해 상기 공기는 제2 유입부(410)에서 제2 배출부(420)로 이동할 수 있다. 예를 들면, 제2 유입부(410)의 제3 면적(AR3)에 대한 제2 배출부(420)의 제4 면적(AR4)의 비율(AR4/AR3)은 1.1 내지 3의 범위 이내에 있을 수 있다.
도 18을 참조하면, 반도체 기판(W2) 상에 반도체 칩들(200)을 커버하는 몰딩 부재(600)를 형성할 수 있다. 예를 들면, 몰딩 부재(600)는 에폭시 몰딩 콤파운드(epoxy mold compound, EMC) 등을 포함할 수 있다.
도 19를 참조하면, 반도체 기판(W2)을 절단하여 도 1의 반도체 패키지(10)를 완성할 수 있다. 반도체 기판(W2)은 다이싱 공정(dicing) 공정을 통하여 절단될 수 있다.
도 20은 예시적인 실시예들에 따른 복수 개의 반도체 기판들을 포함하는 반도체 패키지를 나타내는 단면도이다. 도 21은 도 20의 F 부분을 나타내는 확대 평면도이다. 도 22는 도 20의 F 부분을 나타내는 확대 사시도이다. 상기 반도체 패키지는 제1 및 제2 반도체 기판들의 구성을 제외하고는 도 1 및 도 2를 참조로 설명한 반도체 패키지와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 20 내지 도 22를 참조하면, 반도체 패키지(12)는 제1 반도체 기판(700) 및 상기 제1 반도체 기판(700) 상에 배치되는 제2 반도체 기판(800)을 포함할 수 있다. 반도체 패키지(12)는 제1 및 제2 반도체 기판들(700, 800)을 부착시키는 접착 부재를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 반도체 기판(700)은 서로 반대하는 제1 상부면(702)과 제1 하부면(704)을 가질 수 있다. 제2 반도체 기판(800)은 서로 반대하는 제2 상부면(802)과 제2 하부면(804)을 가질 수 있다. 제1 반도체 기판(700) 상에 제2 반도체 기판(800)이 배치될 수 있다. 제1 반도체 기판(700)의 제1 상부면(702)은 제2 반도체 기판(800)의 제2 하부면(804)과 접촉할 수 있다. 예를 들면, 제1 및 제2 반도체 기판들(700, 800)은 반도체 웨이퍼(wafer)를 포함할 수 있다.
제1 및 제2 반도체 기판들(700, 800) 사이에서 제1 및 제2 반도체 기판들(700, 800) 각각의 기판 패드들은 구리-구리 하이브리드 본딩(Cu-Cu Hybrid Bonding)에 의해 서로 접합될 수 있다(패드-대-패드 직접 본딩(pad to pad direct bonding).
예시적인 실시예들에 있어서, 제2 반도체 기판(800)은, 칩 영역(CR), 칩 영역(CR)을 둘러싸는 최외각 영역(extreme edge region)(EEA), 및 칩 영역(CR)으로부터 최외각 영역(EEA)의 외측면으로 연장되어 상기 공기를 배출하는 복수 개의 제3 공기 배출 통로들(500)을 포함할 수 있다.
칩 영역(CR)은 상기 평면도에서 보았을 때 원형 형상을 가질 수 있다. 최외각 영역(EEA)은 상기 평면도에서 보았을 때 기 설정된 갭을 갖는 원형의 고리 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 제3 공기 배출 통로들(500)은 제1 및 제2 반도체 기판들(700, 800) 사이에서 발생하는 상기 기공을 반도체 패키지(12)의 외부로 방출시킬 수 있다. 제3 공기 배출 통로들(500)은 제2 반도체 기판(800)이 제1 반도체 기판(700)과 접촉하는 제2 하부면(804)에 구비될 수 있다.
제3 공기 배출 통로들(500)은 도 3 내지 도 8을 참조로 설명한 공정들과 동일하거나 유사한 공정들을 수행하여 형성될 수 있다. 제2 반도체 기판(800)의 제2 하부면(804) 상에 포토레지스트 막을 형성하고, 상기 포토레지스트 막 상에 노광 공정을 수행하여 포토레지스트 패턴을 형성할 수 있다. 이어서, 제2 반도체 기판(800)의 제2 하부면(804)을 식각하여 제3 공기 배출 통로들(500)을 형성할 수 있다. 식각 공정이 완료된 후에 상기 포토레지스트 막은 제거될 수 있다.
제3 공기 배출 통로들(500)은 칩 영역(CR)으로부터 최외각 영역(EEA)의 상기 외측면으로 연장될 수 있다. 예를 들면, 제3 공기 배출 통로(500)는 제2 반도체 기판(800)의 제2 하부면(804)에서 식각된 상기 트렌치 형상을 포함할 수 있다.
제3 공기 배출 통로(500)는 상기 공기가 유입되는 제3 유입부(510) 및 상기 공기가 배출되는 제3 배출부(520)를 포함할 수 있다. 상기 공기는 제1 및 제2 반도체 기판들(700, 800)을 결합시키는 상기 본딩 공정에서 발생할 수 있다. 상기 공기는 제1 및 제2 반도체 기판들(700, 800) 사이에서 발생할 수 있다.
제3 유입부(510)는 제2 반도체 기판(800)의 칩 영역(CR) 및 최외각 영역(EEA)의 경계에 구비될 수 있다. 제3 유입부(510)는 제1 및 제2 반도체 기판들(700, 800) 사이에서 발생하는 상기 공기를 제3 공기 배출 통로(500)로 유입시킬 수 있다. 제3 유입부(510)는 제5 면적(AR5)을 가질 수 있다.
제3 배출부(520)는 제2 반도체 기판(800)의 최외각 영역(EEA)의 상기 외측면에 구비될 수 있다. 제3 배출부(520)는 최외각 영역(EEA)의 상기 외측면을 향하여 공개될 수 있다. 제3 배출부(520)는 제1 및 제2 반도체 기판들(700, 800) 사이에서 발생하는 상기 공기를 제3 공기 배출 통로(500)로부터 배출시킬 수 있다.
제3 배출부(520)는 제6 면적(AR6)을 가질 수 있다. 제3 배출부(520)의 제6 면적(AR6)은 제3 유입부(510)의 제5 면적(AR5)보다 클 수 있다. 제3 배출부(520)의 제6 면적(AR6)이 제3 유입부(510)의 제5 면적(AR5)보다 크기 때문에, 제3 배출부(520)에서의 압력은 제3 유입부(510)보다 낮을 수 있다. 제3 배출부(520)와 제3 유입부(510)의 압력차로 인해 상기 공기는 제3 유입부(510)에서 제3 배출부(520)로 이동할 수 있다. 예를 들면, 제3 유입부(510)의 제5 면적(AR5)에 대한 제3 배출부(520)의 제6 면적(AR6)의 비율(AR6/AR5)은 1.1 내지 3의 범위 이내에 있을 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 반도체 패키지 100: 버퍼 다이
110: 기판 패드 120: 기판 절연막
200: 반도체 칩 210: 실리콘 기판
220: 상부 절연막 230: 하부 절연막
240: 제1 본딩 패드 250: 제2 본딩 패드
260: 관통 전극 300: 공기 배출 통로
310: 유입부 320: 배출부
400: 제2 공기 배출 통로 410: 제2 유입부
420: 제2 배출부 500: 제3 공기 배출 통로
510: 제3 유입부 520: 제3 배출부
600: 몰딩 부재 700: 제1 반도체 기판
702: 제1 상부면 704: 제1 하부면
800: 제2 반도체 기판 802: 제2 상부면
804: 제2 하부면

Claims (10)

  1. 반도체 기판; 및
    상기 반도체 기판 상에 접촉하여 배치되고, 상기 반도체 기판을 향하는 제1 면 및 상기 제1 면과 반대하는 제2 면을 갖고, 다이 영역, 상기 다이 영역을 둘러싸는 엣지 영역, 및 상기 제1 면에서 상기 다이 영역으로부터 상기 엣지 영역의 외측면으로 연장되어 공기를 배출하는 복수 개의 공기 배출 통로들을 갖는 적어도 하나의 반도체 칩을 포함하고,
    상기 각각의 공기 배출 통로는,
    상기 공기가 유입되는 제1 면적을 갖는 유입부; 및
    상기 제1 면적보다 큰 제2 면적을 갖는 배출부를 포함하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 공기 배출 통로들은 상기 엣지 영역의 내부에서 상기 반도체 기판을 절단하기 위한 스크라이브 레인 영역(scribe lane region) 상에 구비되는 반도체 패키지.
  3. 제 1 항에 있어서, 상기 다이 영역 및 상기 엣지 영역 각각은 평면도에서 보았을 때 사각형 형상을 갖고,
    상기 공기 배출 통로들은 상기 다이 영역의 제1 모서리 영역들로부터 상기 엣지 영역의 제2 모서리 영역들로 각각 연장되는 반도체 패키지.
  4. 제 1 항에 있어서, 상기 다이 영역 및 상기 엣지 영역 각각은 평면도에서 보았을 때 사각형 형상을 갖고,
    상기 공기 배출 통로들은 상기 다이 영역의 제1 꼭지점 영역들로부터 상기 엣지 영역의 제2 꼭지점 영역들로 각각 연장되는 반도체 패키지.
  5. 제 1 항에 있어서, 상기 반도체 칩은 상기 공기 배출 통로들로부터 분기되어 상기 엣지 영역의 상기 외측면으로 연장되는 복수 개의 제2 공기 배출 통로들을 더 포함하는 반도체 패키지.
  6. 제 5 항에 있어서,
    상기 각각의 제2 공기 배출 통로는,
    상기 공기가 유입되는 제3 면적을 갖는 제2 유입부; 및
    상기 제3 면적보다 큰 제4 면적을 갖는 제2 배출부를 포함하는 반도체 패키지.
  7. 제 1 항에 있어서, 상기 공기 배출 통로들은 상기 제1 면에서 식각된 트렌치(trench) 형상을 포함하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 반도체 기판은, 칩 영역, 상기 칩 영역을 둘러싸는 최외각 영역(extreme edge region), 및 상기 칩 영역으로부터 상기 최외각 영역의 제2 외측면으로 연장되어 상기 공기를 배출하는 복수 개의 제3 공기 배출 통로들을 더 포함하고,
    상기 제3 공기 배출 통로는,
    상기 공기가 유입되는 제5 면적을 갖는 제3 유입부; 및
    상기 제5 면적보다 큰 제6 면적을 갖는 제3 배출부를 포함하는 반도체 패키지.
  9. 제 1 항에 있어서, 상기 제1 면적(AR1)에 대한 상기 제2 면적(AR2)의 비율(AR2/AR1)은 1.1 내지 3의 범위 이내에 있는 반도체 패키지.
  10. 제1 반도체 기판; 및
    상기 제1 반도체 기판 상에 배치되고, 칩 영역, 상기 칩 영역을 둘러싸는 최외각 영역, 및 상기 제1 반도체 기판과 접촉하는 면적으로부터 식각된 형상을 가지며 구비되고 상기 칩 영역으로부터 상기 최외각 영역의 외측면으로 연장되어 공기를 배출하는 복수 개의 공기 배출 통로들을 갖는 제2 반도체 기판을 포함하고,
    상기 각각의 공기 배출 통로는,
    상기 공기가 유입되는 제1 면적을 갖는 유입부; 및
    상기 제1 면적보다 큰 제2 면적을 갖는 배출부를 포함하는 반도체 패키지.
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