CN112860180B - 半导体存储器装置及其操作方法 - Google Patents

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Abstract

半导体存储器装置及其操作方法。半导体存储器装置包括储存器、缓冲器和控制逻辑。储存器存储第一算法数据。缓冲器存储与第一算法数据至少部分不同的第二算法数据。控制逻辑被配置为选择性地接收第一算法数据和第二算法数据。

Description

半导体存储器装置及其操作方法
技术领域
本公开涉及一种电子装置，并且更具体地，涉及一种半导体存储器装置及其制造方法。
背景技术
半导体存储器装置可以以其中串水平地布置在半导体基板上的二维结构形成。半导体存储器装置也可以以其中串垂直地层叠在半导体基板上的三维结构形成。三维半导体存储器装置是被设计为通过利用垂直层叠在半导体基板上的多个存储器单元来解决关于二维半导体存储器装置的集成度的限制的存储器装置。
发明内容
在实施方式中，根据本公开的实施方式的半导体存储器装置包括储存器、缓冲器和控制逻辑。储存器存储第一算法数据。缓冲器存储与第一算法数据至少部分不同的第二算法数据。控制逻辑被配置为选择性地接收第一算法数据和第二算法数据。
在实施方式中，根据本公开另一实施方式的半导体存储器装置包括存储器单元阵列、读写电路、缓冲器、储存器和控制逻辑。存储器单元阵列包括多个存储器单元。读写电路对存储器单元阵列执行编程操作、读取操作和擦除操作中的任何一个。缓冲器存储输入至读写电路的数据和从读写电路输出的数据中的至少一个。储存器存储第一算法数据。控制逻辑控制读写电路以及缓冲器的操作。缓冲器存储与第一算法数据至少部分不同的第二算法数据。控制逻辑选择性地接收第一算法数据和第二算法数据。
根据本公开的又一实施方式，一种操作包括存储第一算法数据的储存器、缓冲器和控制逻辑的半导体存储器装置的方法包括：向缓冲器输入与第一算法数据至少部分不同的第二算法数据；以及将第一算法数据和第二算法数据中的一个选择性地加载至控制逻辑，并基于所加载的算法数据来执行操作。
附图说明
现在将在下文中参照附图更全面地描述示例实施方式；然而，它们可以以不同的形式实施，并且不应被解释为限于本文阐述的实施方式。相反，提供这些实施方式使得本公开将是彻底和完整的，并且将示例实施方式的范围完全传达给本领域技术人员。
在附图中，为了图示清楚，可能夸大了尺寸。将理解的是，当元件被称为在两个元件“之间”时，它可以是两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。贯穿全文，相似的附图标记指代相似的元件。
图1是例示根据本公开的实施方式的半导体存储器装置的框图。
图2是例示图1的存储器单元阵列的实施方式的框图。
图3是例示图2的存储块BLK1至BLKz中的任何一个存储块的实施方式的电路图。
图4是例示图2的存储块BLK1至BLKz中的任何一个存储块的另一实施方式的电路图。
图5是例示图1的存储器单元阵列的另一实施方式的框图。
图6A是例示在示例性半导体存储器装置中传送算法数据的配置的图。
图6B是例示传送根据本公开的实施方式的半导体存储器装置的算法数据的配置的图。
图7是例示根据本公开的实施方式的控制逻辑的示例性实施方式的框图。
图8是例示将算法数据存储在图7所示的控制逻辑的高速缓存(cache)缓冲器中的操作的图。
图9A和图9B是例示图7所示的控制逻辑的第一操作的图。
图10A和图10B是例示图7所示的控制逻辑的第二操作的图。
图11是例示根据本公开的实施方式的操作半导体存储器装置的方法的流程图。
图12是例示图11的步骤S200的示例性实施方式的流程图。
图13是例示包括图1的半导体存储器装置的存储器***的框图。
图14是例示图13的存储器***的应用示例的框图。
图15是例示包括参照图14描述的存储器***的计算***的框图。
具体实施方式
仅例示了根据在本说明书或申请中公开的构思的实施方式的具体结构性描述或功能性描述，以描述根据本公开的构思的实施方式。根据本公开的构思的实施方式可以以各种形式执行，并且描述不限于在本说明书或申请中描述的实施方式。
将理解的是，尽管术语“第一”、“第二”、“第三”等在本文中用于描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件和另一元件区分开。因此，在不脱离本公开的教导的情况下，一些实施方式中的第一元件可以在其它实施方式中被称为第二元件。
此外，将理解的是，当元件被称为“连接”或“联接”到另一元件时，其可以直接连接或联接到另一元件，或者可以存在中间元件。相反，当一个元件被称为“直接连接”或“直接联接”至另一元件时，则不存在中间元件。
本公开的实施方式提供了一种操作灵活性得到了改善的半导体存储器装置及操作该半导体存储器装置的方法。
本技术可以提供一种操作灵活性得到了改善的半导体存储器装置及其操作方法。
图1是例示根据本公开的实施方式的半导体存储器装置的框图。
参照图1，半导体存储器装置100包括存储器单元阵列110、地址解码器120、读写电路130、控制逻辑140、电压发生器150、高速缓存缓冲器160和只读存储器ROM。
存储器单元阵列110包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz通过行线RL连接到地址解码器120。多个存储块BLK1至BLKz通过位线BL1至BLm连接到读写电路130。多个存储块BLK1至BLKz中的每个包括多个存储器单元。作为实施方式，多个存储器单元可以是非易失性存储器单元，并且多个存储器单元可以具有垂直沟道结构。存储器单元阵列110也可以被配置为二维结构的存储器单元阵列。然而，根据实施方式，存储器单元阵列110可以被配置为三维结构的存储器单元阵列。根据实施方式，存储器单元阵列110中所包括的多个存储块BLK1至BLKz中的每个可以包括多个子块。例如，多个存储块BLK1至BLKz中的每个可以包括两个子块。在另一示例中，多个存储块BLK1至BLKz中的每个可以包括四个子块。存储块中所包括的子块不限于此，并且在每个存储块中可以包括各种数量的子块。此外，存储器单元阵列中所包括的多个存储器单元中的每个可以存储至少一位的数据。在实施方式中，存储器单元阵列110中所包括的多个存储器单元中的每个可以是存储一位数据的单级单元(SLC)。在另一实施方式中，存储器单元阵列110中所包括的多个存储器单元中的每个可以是存储两位数据的多级单元(MLC)。在又一实施方式中，存储器单元阵列110中所包括的多个存储器单元中的每个可以是存储三位数据的三级单元。在再一实施方式中，存储器单元阵列110中包括的多个存储器单元中的每个可以是存储四位数据的四级单元。根据实施方式，存储器单元阵列110可以包括各自存储五位或更多位数据的多个存储器单元。
地址解码器120、读写电路130以及电压发生器150作为驱动存储器单元阵列110的***电路操作。地址解码器120通过行线RL连接至存储器单元阵列110。地址解码器120被配置为基于控制逻辑140的输出而进行操作。
地址解码器120被配置为对接收到的地址当中的块地址进行解码。地址解码器120基于经解码的块地址来选择至少一个存储块。另外，地址解码器120在读取操作期间发生的读取电压施加操作期间，向被选存储块的被选字线施加由电压发生器150生成的读取电压Vread。地址解码器120还向其余未选字线施加通过电压Vpass。另外，在编程验证操作期间，地址解码器120向被选存储块的被选字线施加在电压发生器150中生成的验证电压，同时向其余未选字线施加通过电压Vpass。
地址解码器120被配置为解码所接收到的地址中的列地址。地址解码器120向读写电路130发送经解码的列地址。
以页为单位执行半导体存储器装置100的读取操作和编程操作。在读取操作和编程操作的请求期间所接收的地址包括块地址、行地址和列地址。地址解码器120基于块地址和行地址来选择一个存储块和一条字线。列地址由地址解码器120解码，并提供给读写电路130。
地址解码器120可以包括块解码器、行解码器、列解码器、地址缓冲器等。
读写电路130包括多个页缓冲器PB1至PBm。读写电路130可以在存储器单元阵列110的读取操作期间作为“读取电路”操作，并且可以在存储器单元阵列110的写入操作期间作为“写入电路”操作。多个页缓冲器PB1至PBm通过位线BL1到BLm连接到存储器单元阵列110。在读取操作和编程验证操作期间，为了感测存储器单元的阈值电压，多个页缓冲器PB1至PBm在连续地向连接到存储器单元的位线提供感测电流的同时，通过节点来感测基于相应存储器单元的编程状态的流过的电流量的变化。多个页缓冲器PB1至PBm还锁存所感测到的变化作为感测数据。读写电路130响应于从控制逻辑140输出的页缓冲器控制信号而操作。
在读取操作期间，读写电路130感测存储器单元的数据，临时存储读取的数据，并向半导体存储器装置100的高速缓存缓冲器160输出数据DATA。作为示例性实施方式，读写电路130除页缓冲器(或页寄存器)之外，还可以包括列选择电路等。
控制逻辑140连接到地址解码器120、读写电路130、高速缓存缓冲器160和电压发生器150。控制逻辑140接收命令CMD和控制信号CTRL。控制逻辑140被配置为响应于控制信号CTRL来控制半导体存储器装置100的整体操作。另外，控制逻辑140输出控制信号以调整多个页缓冲器PB1至PBm的节点预充电电位电平。控制逻辑140可以控制读写电路130以执行存储器单元阵列110的读取操作。此外，控制逻辑可以控制读写电路130与高速缓存缓冲器160之间的数据传送。
电压发生器150响应于从控制逻辑140输出的电压发生器控制信号，在读取操作期间生成读取电压Vread和通过电压Vpass。
高速缓存缓冲器160可以从外部装置接收数据DATA，临时存储数据DATA，然后向读写电路130传送数据DATA。在实施方式中，高速缓存缓冲器160可以从外部控制器接收用于编程操作的数据DATA，并且向读写电路130传送所接收的数据DATA。读写电路130可以将从高速缓存缓冲器160接收的数据DATA编程至存储器单元阵列110的被选存储器单元。
此外，高速缓存缓冲器160可以临时存储从读写电路130接收的数据DATA，然后向外部装置传送数据DATA。在实施方式中，读写电路130可以读取存储器单元阵列110的被选存储器单元中存储的数据DATA。从读写电路130读取的数据DATA可以临时存储在高速缓存缓冲器160中。高速缓存缓冲器160可以向控制器传送从读写电路130接收的读取数据。
根据基于本公开的实施方式的半导体存储器装置100，高速缓存缓冲器160可以存储要加载到控制逻辑140的算法数据。在这种情况下，算法数据可以从外部装置向高速缓存缓冲器160传送。例如，可以向高速缓存缓冲器160传送在半导体存储器装置100的测试设备(未示出)的测试操作中使用的算法数据中的至少一些。高速缓存缓冲器160可以存储接收到的算法数据。此外，高速缓存缓冲器160可以基于来自控制逻辑140的控制信号而向控制逻辑140传送所存储的算法数据。
只读存储器170(即，ROM 170)是一种可以读取所存储的数据但是不能对所存储的数据进行任何更改的存储器。即使当半导体存储器装置100的电力被切断时，ROM 170也可以保持其内所存储的内容。ROM 170可以存储算法数据以执行半导体存储器装置100的整体操作。算法数据可以包括由半导体存储器装置100的控制逻辑140执行的代码。半导体存储器装置100的ROM 170可以实现为掩模ROM、可编程ROM(PROM)、可擦除PROM(EPROM)和电可擦除PROM(EEPROM)。
在实施方式中，半导体存储器装置100可以选择性地加载ROM 170和高速缓存缓冲器160中存储的算法数据，以基于加载的算法数据来执行操作。因此，可以提高半导体存储器装置100的操作灵活性。
在图1所示的实施方式中，算法数据存储在ROM 170中。然而，本公开不限于此，并且各种类型的储存装置可以包括在半导体存储器装置中作为代替ROM存储算法数据的储存器。
此外，在图1所示的实施方式中，高速缓存缓冲器160可以是除了ROM 170之外也存储算法数据的组件。然而，本公开不限于此，并且缓冲器可以存储算法数据而无需ROM。
图2是例示图1的存储器单元阵列110的实施方式的框图。
参照图2，存储器单元阵列110包括多个存储块BLK1至BLKz。每个存储块具有三维结构。每个存储块包括层叠在基板上的多个存储器单元。这样的多个存储器单元可以沿着+X方向、+Y方向和+Z方向布置。参照图3和图4更详细地描述每个存储块的结构。
图3是例示图2的存储块BLK1至BLKz中的任何一个存储块的实施方式的电路图。
参照图3，第一存储块BLK1包括多个单元串CS11至CS1m和CS21至CS2m。在第一存储块BLK1中，m个单元串沿行方向(即，+X方向)布置。在行方向上布置的m个单元串分别连接到第一位线BL1至第m位线BLm。q(q是自然数)个单元串沿列方向(即，+Y方向)布置。在图3中，为了便于描述，仅示出了沿列方向布置的两个单元串。
多个单元串CS11至CS1m和CS21至CS2m中的每个形成为“U”形。多个单元串CS11至CS1m和CS21至CS2m中的每个包括管式晶体管PT、存储器单元MC1至MCn、源极选择晶体管SST和漏极选择晶体管DST。多个单元串CS11至CS1m和CS21至CS2m中的每个可以在存储块BLK1下方层叠在基板(未示出)上。
选择晶体管SST和DST以及存储器单元MC1至MCn中的每个可以具有相似的结构。例如，选择晶体管SST和DST以及存储器单元MC1至MCn中的每个可以包括沟道层、隧道绝缘膜、电荷储存膜和阻挡绝缘膜，并且各自连接至相应的行线。
每个单元串的源极选择晶体管SST连接在公共源极线CSL和存储器单元MC1至MCp之间。源极选择晶体管SST的栅极共同连接至源极选择线SSL。
每个单元串的第一存储器单元MC1至第n存储器单元MCn可以连接在源极选择晶体管SST和漏极选择晶体管DST之间。
第一存储器单元MC1至第n存储器单元MCn可以被划分为第一存储器单元MC1至第p存储器单元MCp以及第(p+1)存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn可以通过管式晶体管PT连接。第一存储器单元MC1至第p存储器单元MCp可以沿-Z方向顺序地布置。第一存储器单元MC1至第p存储器单元MCp可以串联连接在源极选择晶体管SST和管式晶体管PT之间。第(p+1)存储器单元MCp+1至第n存储器单元MCn可以沿+Z方向顺序层叠。第(p+1)存储器单元MCp+1至第n存储器单元MCn可以串联连接在管式晶体管PT和漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极分别连接至第一字线WL1至第n字线WLn。
每个单元串的管式晶体管PT的栅极可以连接至管道线PL。
每个单元串的漏极选择晶体管DST可以连接在相应位线与存储器单元MCp+1至MCn之间。第一行的单元串CS11至CS1m的漏极选择晶体管DST可以连接至第一漏极选择线DSL1。第二行的单元串CS21至CS2m的漏极选择晶体管DST可以连接至第二漏极选择线DSL2。
最后，布置在相同行(+X方向)中的单元串(例如，CS11至CS1m)可以通过相应漏极选择晶体管连接到相同的漏极选择线(例如，DSL1)。布置在不同行中的单元串(例如，CS11和CS21)可以连接到不同的漏极选择线DSL1和DSL2。
图4是例示图2的存储块BLK1至BLKz中的任何一个存储块的另一实施方式的电路图。
参照图4，第一存储块BLK1'可以包括多个单元串CS11'至CS1m'和CS21'至CS2m'。在第一存储块BLK1'中，m个单元串可以在行方向(即，+X方向)上布置。在行方向上布置的m个单元串可以分别连接至第一位线BL1至第m位线BLm。q(q是自然数)个单元串可以在列方向(即，+Y方向)上布置。在图4中，为了便于描述，仅示出了在列方向上布置的两个单元串。
多个单元串CS11'至CS1m'和CS21'至CS2m'中的每个可以沿+Z方向延伸。多个单元串CS11'至CS1m'和CS21'至CS2m'中的每个可以包括在存储块BLK1'下方层叠在基板(未示出)上的源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、以及漏极选择晶体管DST。
每个单元串的源极选择晶体管SST可以共同连接至公共源极线CSL。每个单元串的源极选择晶体管SST可以连接在公共源极线CSL与存储器单元MC1至MCn之间。每个单元串的源极选择晶体管SST的栅极可以连接至源极选择线SSL。
每个单元串的第一存储器单元MC1至第n存储器单元MCn可以串联连接在源极选择晶体管SST和漏极选择晶体管DST之间。相同高度的存储器单元可以连接到相同的字线。第一存储器单元MC1至第n存储器单元MCn可以分别连接至第一字线WL1至第n字线WLn。
每个单元串的漏极选择晶体管DST可以连接在相应位线与存储器单元MC1至MCn之间。布置在相同行(+X方向)中的单元串的漏极选择晶体管可以连接至相同的漏极选择线。第一行的单元串CS11'至CS1m'的漏极选择晶体管DST可以连接至第一漏极选择线DSL1。第二行的单元串CS21'至CS2m'的漏极选择晶体管DST可以连接至第二漏极选择线DSL2。
结果，除了从图4中的每个单元串排除了管式晶体管PT的事实之外，图4的存储块BLK1'可以具有与图3的存储块BLK1的电路类似的电路。
在图4中，在行方向上布置的第一单元串至第m单元串CS11'至CS1m'或CS21'至CS2m'可以分别连接至第一位线BL1至第m位线BLm。作为另一实施方式，可以提供偶数位线和奇数位线代替第一位线BL1至第m位线BLm。另外，可以理解，在行方向上布置的单元串CS11'至CS1m'或CS21'至CS2m'当中的偶数编号的单元串可以连接至偶数位线。此外，在行方向上布置的单元串CS11'至CS1m'或CS21'至CS2m'中的奇数编号的单元串可以分别连接至奇数位线。
图5是例示图1的存储器单元阵列110的另一实施方式的框图。
本公开的技术精神可以应用于存储器单元被布置为二维结构的情况。参照图5，存储器单元阵列110可以包括多个平面存储块PBLK1至PBLKz。多个平面存储块PBLK1至PBLKz中的每个可以包括第一单元串CS1至第m单元串CSm。第一单元串CS1至第m单元串CSm可以分别连接至第一位线BL1至第m位线BLm。
单元串CS1至CSm中的每个可以包括全部串联连接的源极选择晶体管SST、多个存储器单元M1至Mn、和漏极选择晶体管DST。源极选择晶体管SST可以连接至源极选择线SSL。第一存储器单元M1至第n存储器单元Mn可以分别连接至第一字线WL1至第n字线WLn。漏极选择晶体管DST可以连接到漏极选择线DSL。源极选择晶体管SST的源极侧可以连接到公共源极线CSL。漏极选择晶体管DST的漏极侧可以连接到相应位线。源极选择线SSL、第一字线WL1至第n字线WLn以及漏极选择线DSL可以包括在图1的行线RL中。源极选择线SSL、第一字线WL1至第n字线WLn以及漏极选择线DSL可以由地址解码器120驱动。
作为实施方式，每个存储器单元可以是非易失性存储器单元。
图6A是例示在示例性半导体存储器装置中传送算法数据的配置的图。
如上所述，ROM可以存储算法数据以执行半导体存储器装置100的整体操作。算法数据可以包括由半导体存储器装置100的控制逻辑140执行的代码。
这样的算法数据DATA可以被传送给控制逻辑。控制逻辑可以整体地控制半导体存储器装置100以执行与所接收的算法数据相对应的操作。
图6A例示了其中控制逻辑接收ROM中存储的算法数据DATA的结构的示例。在这种情况下，控制逻辑可以被配置为微控制器。
在另一示例中，半导体存储器装置可能不使用微控制器和ROM作为配置控制逻辑的组件。在这种情况下，算法数据可能无法存储在ROM中，但可以通过以有限状态机的形式联接到控制逻辑来进行配置。
此外，根据图6A中所示的示例性配置，算法数据DATA可以仅存储在ROM中。因此，要求ROM具有存储所有算法数据的空间。在这种情况下，半导体存储器装置需要具有更大容量的ROM，这增加了半导体存储器装置的制造成本。
此外，如上所述，ROM是可以读取所存储的数据但是不能对所存储的数据进行任何更改的存储器。因此，当需要修改ROM中存储的算法数据时，需要更换ROM本身。这使得难以频繁地更正算法数据。在半导体存储器装置100的测试操作中，可能需要修改和应用算法数据。当所有算法数据存储在ROM中时，可能难以在测试操作期间应用各种算法数据。
图6B是例示传送根据本公开的实施方式的半导体存储器装置的算法数据的配置的图。
参照图6B，控制逻辑140可以从高速缓存缓冲器160以及ROM 170接收算法数据。也就是说，ROM 170可以向控制逻辑140提供算法数据中的第一算法数据DATA1。高速缓存缓冲器160可以向控制逻辑提供算法数据中的第二算法数据DATA2。
高速缓存缓冲器160可以包括与每条位线相对应的至少一个高速缓存锁存器。也就是说，高速缓存缓冲器160可以用作特定数据的储存空间。然而，由于高速缓存缓冲器160是易失性存储器，因此难以以与作为非易失性存储器的ROM 170相同的方式来使用高速缓存缓冲器160。也就是说，高速缓存缓冲器160无法永久地应用算法数据。然而，在一些情况下，算法数据可以临时存储在高速缓存缓冲器160中，并且控制逻辑140可以使用存储在高速缓存缓冲器160中的算法数据。
例如，在半导体存储器装置100的测试操作期间，算法数据中仅用于测试的至少一些算法数据可以存储在高速缓存缓冲器160中作为第二算法数据DATA2。可以从诸如测试设备之类的外部装置向高速缓存缓冲器160提供第二算法数据DATA2。在半导体存储器装置100的测试操作期间，控制逻辑140可以从ROM 170接收第一算法数据DATA1，并且从高速缓存缓冲器160接收第二算法数据DATA2。在这种情况下，在测试操作期间，可以容易地修改高速缓存缓冲器160中所存储的第二算法数据。从外部装置接收的经修改的第二算法数据可以存储在高速缓存缓冲器160中。此外，在用户操作期间，除了半导体存储器装置100的测试操作之外，第二算法数据DATA2可能不需要存储在高速缓存缓冲器160中。
也就是说，根据本公开的实施方式，控制逻辑140可以选择性地加载存储在高速缓存缓冲器160和ROM 170中的算法数据，并且基于所加载的算法数据执行操作。因此，可以减小ROM 170存储算法数据所需的大小。另外，可以容易地修改高速缓存缓冲器160中所存储的算法数据。因此，可以提高半导体存储器装置100的操作灵活性。
在图6B所示的实施方式中，第一算法数据DATA1存储在ROM中。然而，本公开不限于此，并且各种类型的储存装置可以包括在半导体存储器装置中作为存储第一算法数据DATA1的储存器。此外，在图6B所示的实施方式中，第二算法数据DATA2存储在高速缓存缓冲器中。然而，本公开不限于此，并且各种类型的缓冲器可以包括在半导体存储器装置中作为存储算法数据DATA2的组件。
图7是例示根据本公开的实施方式的控制逻辑的示例性实施方式的框图。图7示出了控制逻辑140、高速缓存缓冲器160和ROM 170。
参照图7，控制逻辑140可以包括微控制器141、解复用器143和多路复用器145。微控制器141可以是集成电路中嵌入有诸如处理器、存储器、输入/输出总线等的元件的控制器。微控制器141可以通过多路复用器145接收算法数据DATA，并且控制半导体存储器装置100的整体以执行与所接收的算法数据相对应的操作。微控制器141可以输出地址数据AX，该地址数据AX指示其中存储有要执行的算法数据的位置。输出地址数据AX可以传送给解复用器143。另外，微控制器141可以接收与输出地址数据AX相对应的算法数据DATA。此外，微控制器141可以输出DEMUX控制信号DMXCTR以控制解复用器143，并且可以输出MUX控制信号MXCTR以控制多路复用器145。
解复用器143可以基于DEMUX控制信号DMXCTR向ROM 170和高速缓存缓冲器160之一传送从微控制器141接收的地址数据AX。当地址数据AX是用于从ROM 170接收算法数据DATA的地址数据时，微控制器141可以输出DEMUX控制信号DMXCTR以控制解复用器143以向ROM 170传送地址数据AX。当地址数据AX是用于从高速缓存缓冲器160接收算法数据DATA的地址数据，微控制器141可以输出DEMUX控制信号DMXCTR，以控制解复用器143向高速缓存缓冲器160传送地址数据AX。
当地址数据AX是用于从ROM 170接收算法数据DATA的地址数据时，解复用器143可以向ROM 170传送地址数据AX作为ROM地址数据RAX。当地址数据AX是用于从高速缓存缓冲器160接收算法数据DATA的地址数据时，解复用器143可以向高速缓存缓冲器160传送地址数据AX作为高速缓存地址数据CAX。
多路复用器145可以基于MUX控制信号MXCTR而选择从ROM 170接收的第一算法数据DATA1和从高速缓存缓冲器160接收的第二算法数据DATA2中的任何一个。多路复用器145可以向微控制器141传送所选择的算法数据作为算法数据DATA。当地址数据AX是用于从ROM170接收算法数据DATA的地址数据时，微控制器141可以输出用于控制多路复用器145以输出第一算法数据DATA1的MUX控制信号MXCTR。当地址数据AX是用于从高速缓存缓冲器160接收算法数据DATA的地址数据时，微控制器141可以输出用于控制多路复用器145以输出第二算法数据DATA2的MUX控制信号MXCTR。
当地址数据AX作为ROM地址数据RAX被传送给ROM 170时，ROM 170可以向多路复用器145传送第一算法数据DATA1。在这种情况下，多路复用器145可以基于MUX控制信号MXCTR向微控制器141传送第一算法数据DATA1作为算法数据DATA。当地址数据AX作为高速缓存地址数据CAX被传送给高速缓存缓冲器160时，高速缓存缓冲器160可以向多路复用器145传送第二算法数据DATA2。在这种情况下，多路复用器145可以基于MUX控制信号MXCTR向微控制器141传送第二算法数据DATA2作为算法数据DATA。
在图7所示的实施方式中，第一算法数据DATA1存储在ROM中。然而，本公开不限于此，并且在半导体存储器装置中可以包括各种类型的储存装置作为存储第一算法数据DATA1的储存器。此外，在图6B所示的实施方式中，第二算法数据DATA2存储在高速缓存缓冲器中。然而，本公开不限于此，并且在半导体存储器装置中可以包括各种类型的缓冲器作为存储算法数据DATA2的组件。
此外，在图7所示的实施方式中，微控制器141可以是控制半导体存储器装置100的整体以通过多路复用器145接收算法数据并执行与所接收的算法数据相对应的操作的组件。然而，本公开不限于此，并且除了微控制器之外，各种类型的控制器可以被配置为控制半导体存储器装置100的整体以接收算法数据DATA并执行与所接收的算法数据相对应的操作。
图8是例示将算法数据存储在图7所示的控制逻辑的高速缓存缓冲器中的操作的图。
可以要求高速缓存缓冲器160首先存储第二算法数据DATA2，使得高速缓存缓冲器160向微控制器141传送第二算法数据DATA2。第二算法数据DATA2可以从诸如测试装置之类的外部装置输入至高速缓存缓冲器160。在另一实施方式中，第二算法数据DATA2可以从存储器控制器输入至高速缓存缓冲器160。在又一实施方式中，第二算法数据DATA2可以存储在存储器单元阵列110的特定区域中，由读写电路130读取，并且输入至高速缓存缓冲器160。高速缓存缓冲器160可以向微控制器141传送第二算法数据DATA2。
图9A和图9B是例示图7所示的控制逻辑的第一操作的图。更具体地，图9A和图9B是例示从ROM 170向微控制器141传送第一算法数据DATA1的过程的图。
首先，参照图9A，当在操作期间需要微控制器141加载算法数据时，微控制器141可以确定相应算法数据是存储在ROM 170中还是高速缓存缓冲器160中。当算法数据存储在ROM 170中时，微控制器141可以输出指示相应算法数据的储存位置的地址数据AX。另外，微控制器141可以输出高电平的DEMUX控制信号DMXCTR。高电平的DEMUX控制信号DMXCTR可以是控制解复用器143以向ROM 170传送输入的数据的信号。因此，基于高电平的DEMUX控制信号DMXCTR，解复用器143向ROM 170输出地址数据AX。在这种情况下，从解复用器143输出的地址数据可以用作ROM地址数据RAX。
参照图9B，ROM 170可以响应于ROM地址数据RAX而输出第一算法数据DATA1。微控制器141可以输出高电平的MUX控制信号MXCTR。高电平的MUX控制信号MXCTR可以是控制多路复用器145以选择从ROM 170接收的数据并向微控制器141输出该数据的信号。因此，基于高电平的MUX控制信号MXCTR，多路复用器145选择从ROM 170接收到的第一算法数据DATA1，并且向微控制器141输出第一算法数据DATA1作为算法数据DATA。
图10A和图10B是例示图7所示的控制逻辑的第二操作的图。更具体地，图10A和图10B是例示从高速缓存缓冲器160向微控制器141传送第二算法数据DATA2的过程的图。
首先，参照图10A，当在操作期间微控制器141需要加载算法数据时，微控制器141可以确定相应算法数据是存储在ROM 170中还是高速缓存缓冲器160中。当算法数据存储在高速缓存缓冲器160中时，微控制器141可以输出指示相应算法数据的储存位置的地址数据AX。另外，微控制器141可以输出低电平的DEMUX控制信号DMXCTR。低电平的DEMUX控制信号DMXCTR可以是控制解复用器143以向高速缓存缓冲器160传送输入的数据的信号。因此，基于低电平的DEMUX控制信号DMXCTR，解复用器143向高速缓存缓冲器160输出地址数据AX。在这种情况下，从解复用器143输出的地址数据可以用作高速缓存地址数据CAX。
参照图10B，高速缓存缓冲器160可以响应于高速缓存地址数据CAX而输出第二算法数据DATA2。微控制器141可以输出低电平的MUX控制信号MXCTR。低电平的MUX控制信号MXCTR可以是控制多路复用器145以选择从高速缓存缓冲器160接收的数据并向微控制器141输出该数据的信号。因此，基于低电平的MUX控制信号MXCTR，多路复用器145选择从高速缓存缓冲器160接收的第二算法数据DATA2，并向微控制器141输出第二算法数据DATA2作为算法数据DATA。
图11是例示根据本公开的实施方式的操作半导体存储器装置的方法的流程图。
参照图11，首先，将算法数据输入到半导体存储器装置100的高速缓存缓冲器160(S100)。如图8所示，在步骤S100中输入到高速缓存缓冲器160的算法数据是第二算法数据DATA2，并且可以是与ROM 170中所存储的第一算法数据DATA1不同的数据。
此后，选择性地加载高速缓存缓冲器160和ROM 170中所存储的算法数据，并且基于所加载的算法数据来执行操作(S200)。在步骤S200中，微控制器141可以向高速缓存缓冲器160或ROM 170输出地址数据，该地址数据指示其中存储有要接收的算法数据的位置。微控制器141可以与其相应地加载从高速缓存缓冲器160和ROM 170之一输出的算法数据。加载算法数据可以意味着将算法数据存储在微控制器141的内部存储器中。微控制器141可以基于所加载的算法数据而执行与算法数据相对应的操作。
将参照图12描述步骤S200的更详细的实施方式。
图12是例示图11的步骤S200的示例性实施方式的流程图。
参照图12，首先，可以确定微控制器141要执行的下一算法数据是否存储在ROM中(S210)。当要执行的算法数据存储在ROM 170中(S210：是)时，向解复用器143施加第一状态的DEMUX控制信号DMXCTR，以向ROM 170传送地址数据AX(S220)。可以以与参照图9A所描述的方式基本相同的方式来执行步骤S220。在这种情况下，第一状态的DEMUX控制信号DMXCTR可以意味着高电平的DEMUX控制信号DMXCTR。根据步骤S220，可以向ROM 170传送从微控制器141输出的地址数据AX，作为ROM地址数据RAX。
此后，向多路复用器145施加第一状态的MUX控制信号MXCTR，以将从ROM 170接收的算法数据加载至微控制器141(S240)。可以以与参照图9B所描述的方式基本相同的方式来执行步骤S240。在这种情况下，第一状态的MUX控制信号MXCTR可以意味着高电平的MUX控制信号MXCTR。根据步骤S240，可以向微控制器141传送从ROM 170输出的第一算法数据DATA1，作为算法数据DATA。
当要执行的算法数据存储在高速缓存缓冲器160中(S210：否)时，第二状态的DEMUX控制信号DMXCTR被施加到解复用器143以向高速缓存缓冲器160传送地址数据AX(S230)。可以以与参照图10A所描述的方式基本相同的方式来执行步骤S230。在这种情况下，第二状态的DEMUX控制信号DMXCTR可以意味着低电平的DEMUX控制信号DMXCTR。根据步骤S230，可以向高速缓存缓冲器160传送从微控制器141输出的地址数据AX，作为高速缓存地址数据CAX。
此后，第二状态的MUX控制信号MXCTR被施加到多路复用器145，以将从高速缓存缓冲器160接收的算法数据加载至微控制器141(S250)。可以以与参照图10B所描述的方式基本相同的方式来执行步骤S250。在这种情况下，第二状态的MUX控制信号MXCTR可以意味着低电平的MUX控制信号MXCTR。根据步骤S250，可以向微控制器141传送从高速缓存缓冲器160输出的第二算法数据DATA2，作为算法数据DATA。
在执行步骤S240或步骤S250之后，微控制器141执行与加载至微控制器141的算法数据DATA相对应的操作(S260)。此后，可以确定所执行的算法数据是否是最后的算法数据(S270)。当所执行的算法数据是最后的算法数据(S270：是)时，步骤S200可以结束。当所执行的算法数据不是最后的算法数据(S270：否)时，处理可以再次返回到步骤S210以重复地执行上述操作。
如上所述，根据操作半导体存储器装置100的方法，根据本公开的实施方式，可以选择性地加载ROM 170和高速缓存缓冲器160中所存储的算法数据，并且可以基于所加载的算法数据来执行操作。因此，可以提高半导体存储器装置100的操作灵活性。
另外，根据操作半导体存储器装置100的方法，可以通过在高速缓存缓冲器中存储算法数据以在半导体存储器装置的生产之后以及出厂之前使用该算法数据进行故障分析，来更高效地执行故障分析。另外，当在生产和销售之后用户使用半导体存储器装置时，可以以固件更新形式容易地提供存储器控制器的新功能。例如，当应用通过存储器控制器的固件更新而最新地应用的防御代码等时，用于此的算法数据可以存储在高速缓存缓冲器中以供使用。
图13是例示包括图1的半导体存储器装置100的存储器***1000的框图。
参照图13，存储器***1000包括半导体存储器装置100和控制器1200。
半导体存储器装置100可以以与参照图1至图12描述的方式相同的方式配置和操作。在下文中，省略重复的描述。
控制器1200连接到主机Host和半导体存储器装置1300。控制器1200可以被配置为响应于来自主机Host的请求而访问半导体存储器装置100。例如，控制器1200可以被配置为控制半导体存储器装置100的读取操作、写入操作、擦除操作和后台操作。控制器1200可以被配置为提供半导体存储器装置100与主机Host之间的接口。控制器1200可以被配置为驱动用于控制半导体存储器装置100的固件。
控制器1200可以包括随机存取存储器(RAM)1210、处理单元1220、主机接口1230、存储器接口1240和纠错块1250。RAM 1210可以用作处理单元1220的操作存储器、半导体存储器装置100与主机Host之间的高速缓存缓冲器、半导体存储器装置100与主机Host之间的缓冲存储器中的至少一个。处理单元1220可以控制控制器1200的全部操作。
主机接口1230可以包括用于执行主机Host和控制器1200之间的数据交换的协议。作为示例性实施方式，控制器1200可以被配置为通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、***组件互连(PCI)协议、***组件互连-快速(PCI-express)协议、高级技术附件(ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议、小型计算机小接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议和专用协议之类的各种接口协议中的至少一个与主机Host通信。
存储器接口1240可以与半导体存储器装置100接口连接。例如，存储器接口可以包括NAND接口或NOR接口。
纠错块1250可以被配置为使用纠错码(ECC)来检测和纠正从半导体存储器装置100接收的数据的错误。
控制器1200和半导体存储器装置100可以集成到一个半导体装置中。作为示例性实施方式，控制器1200和半导体存储器装置100可以集成到一个半导体装置中以形成存储卡。例如，控制器1200和半导体存储器装置100可以集成到一个半导体装置中以形成诸如PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑型闪存卡(CF)智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或微型MMC)、SD卡(SD、迷你SD、微型SD或SDHC)和通用闪存(UFS)之类的存储卡。
控制器1200和半导体存储器装置100可以集成到一个半导体装置中以形成半导体驱动器(固态驱动器(SSD))。半导体驱动器(SSD)可以包括被配置为在半导体存储器中存储数据的储存装置。当存储器***1000用作半导体驱动器(SSD)时，可以显著提高连接到存储器***1000的主机Host的操作速度。
作为另一示例，存储器***1000可以设置为诸如计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑匣子、数码相机、3维电视、数字音频记录仪、数字音频播放器、数字图片记录仪、数字图片播放器、数字视频记录仪和数字视频播放器、能够在无线环境中发送和接收信息的装置、配置家庭网络的各种电子装置之一、配置计算机网络的各种电子装置之一、配置远程信息处理网络的各种电子装置之一、RFID装置或配置计算***的各种组件之一之类的电子装置的各种组件之一。
作为示例性实施方式，半导体存储器装置100或存储器***1000可以安装为各种类型的封装件。例如，半导体存储器装置100或存储器***1000可以以诸如封装体叠层(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、华夫包中晶片、晶圆形式晶片、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平包(TQFP)、小轮廓集成电路(SOIC)、收缩型小轮廓封装(SSOP)、薄型小轮廓封装(TSOP)、***级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或晶圆级加工层叠封装(WSP)之类的方法进行封装和安装。
图14是例示图13的存储器***1000的应用示例2000的框图。
参照图14，存储器***2000可以包括半导体存储器装置2100和控制器2200。半导体存储器装置2100可以包括多个半导体存储器芯片。多个半导体存储器芯片可以划分成多个组。
在图14中，多个组可以分别通过第一通道CH1至第k通道CHk与控制器2200通信。每个半导体存储器芯片可以以与参照图1描述的半导体存储器装置100相似的方式配置和操作。
每个组可以被配置为通过一个公共通道与控制器2200通信。控制器2200可以类似于参照图13描述的控制器1200来配置，并且可以被配置为通过多个通道CH1至CHk来控制半导体存储器装置2100的多个存储器芯片。
在图14中，多个半导体存储器芯片可以连接到一个通道。然而，将理解，存储器***2000可以变型为使得一个半导体存储器芯片连接到一个通道。
图15是例示包括参照图14描述的存储器***2000的计算***3000的框图。
参照图15，计算***3000可以包括中央处理装置3100、随机存取存储器(RAM)3200、用户接口3300、电源3400、***总线3500和存储器***2000。
存储器***2000可以通过***总线3500电连接到中央处理装置3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供或由中央处理装置3100处理的数据存储在存储器***2000中。
在图15中，半导体存储器装置2100可以通过控制器2200连接到***总线3500。然而，半导体存储器装置2100可以被配置为直接连接到***总线3500。这时，控制器2200的功能可以由中央处理装置3100和RAM 3200执行。
在图15中，设置有参照图14描述的存储器***2000。然而，存储器***2000可以用参照图13描述的存储器***1000代替。作为实施方式，计算***3000可以被配置为包括参照图13描述的存储器***1000和参照图14描述的存储器***2000二者。
相关申请的交叉引用
本申请要求于2019年11月28日在韩国知识产权局提交的韩国专利申请No.10-2019-0155939的优先权，其全部公开内容通过引用合并于此。

Claims (17)

1.一种半导体存储器装置，该半导体存储器装置包括：
储存器，所述储存器被配置为存储第一算法数据；
缓冲器，所述缓冲器被配置为存储与所述第一算法数据至少部分不同的第二算法数据；以及
控制逻辑，所述控制逻辑被配置为选择性地接收所述第一算法数据和所述第二算法数据，
其中，所述控制逻辑包括：
控制器，所述控制器被配置为输出地址数据，所述地址数据指示存储有要执行的所述第一算法数据或所述第二算法数据的位置；
解复用器，所述解复用器被配置为基于所述控制器而选择性地向所述储存器和所述缓冲器中的一个传送所述地址数据；以及
多路复用器，所述多路复用器被配置为基于所述控制器而向所述控制器选择性地传送所述第一算法数据和所述第二算法数据中的一个。
2.根据权利要求1所述的半导体存储器装置，其中，所述控制器向所述解复用器传送第一状态的DEMUX控制信号，并且所述解复用器基于所述第一状态的DEMUX控制信号而向所述储存器传送所述地址数据。
3.根据权利要求2所述的半导体存储器装置，其中，所述储存器响应于接收到所述地址数据而输出所述第一算法数据。
4.根据权利要求3所述的半导体存储器装置，其中，所述控制器向所述多路复用器传送第一状态的MUX控制信号，并且所述多路复用器基于所述第一状态的MUX控制信号而向所述控制器传送所述第一算法数据。
5.根据权利要求1所述的半导体存储器装置，其中，所述控制器向所述解复用器传送第二状态的DEMUX控制信号，并且所述解复用器基于所述第二状态的DEMUX控制信号而向所述缓冲器传送所述地址数据。
6.根据权利要求5所述的半导体存储器装置，其中，所述缓冲器响应于接收到所述地址数据而输出所述第二算法数据。
7.根据权利要求6所述的半导体存储器装置，其中，所述控制器向所述多路复用器传送第二状态的MUX控制信号，并且所述多路复用器基于所述第二状态的MUX控制信号而向所述控制器传送所述第二算法数据。
8.根据权利要求1所述的半导体存储器装置，其中，所述储存器由只读存储器ROM构成。
9.根据权利要求1所述的半导体存储器装置，其中，所述缓冲器是高速缓存缓冲器。
10.一种半导体存储器装置，该半导体存储器装置包括：
存储器单元阵列，所述存储器单元阵列包括多个存储器单元；
读写电路，所述读写电路被配置为对所述存储器单元阵列执行编程操作、读取操作和擦除操作中的任何一个；
缓冲器，所述缓冲器被配置为存储输入至所述读写电路的数据和从所述读写电路输出的数据中的至少一个；
储存器，所述储存器被配置为存储第一算法数据；以及
控制逻辑，所述控制逻辑被配置为控制所述读写电路以及所述缓冲器的操作，
其中，所述缓冲器存储与所述第一算法数据至少部分不同的第二算法数据，
其中，所述控制逻辑被配置为选择性地接收所述第一算法数据和所述第二算法数据，并且
其中，所述控制逻辑包括：
控制器，所述控制器被配置为输出地址数据，所述地址数据指示存储有要执行的所述第一算法数据或所述第二算法数据的位置；
解复用器，所述解复用器被配置为基于所述控制器而选择性向所述储存器和所述缓冲器中的一个传送所述地址数据；以及
多路复用器，所述多路复用器被配置为基于所述控制器而向所述控制器选择性地传送所述第一算法数据和所述第二算法数据中的一个。
11.根据权利要求10所述的半导体存储器装置，其中，所述储存器由只读存储器ROM构成。
12.根据权利要求10所述的半导体存储器装置，其中，所述缓冲器是高速缓存缓冲器。
13.一种操作半导体存储器装置的方法，该半导体存储器装置包括存储第一算法数据的储存器、缓冲器和控制逻辑，该方法包括以下步骤：
向所述缓冲器输入与所述第一算法数据至少部分不同的第二算法数据；以及
选择性地将所述第一算法数据和所述第二算法数据中的一个加载至所述控制逻辑并基于所加载的算法数据来执行操作，
其中，选择性地将所述第一算法数据和所述第二算法数据中的一个加载至所述控制逻辑并基于所加载的算法数据来执行操作的步骤包括以下步骤：
确定要执行的算法数据是存储在所述储存器中还是存储在所述缓冲器中；
基于确定的结果而从所述控制逻辑输出地址数据；
基于所输出的地址数据而将所述要执行的算法数据加载至所述控制逻辑；以及
执行与所加载的算法数据相对应的操作。
14.根据权利要求13所述的方法，其中，当所述要执行的算法数据被存储在所述储存器中时，基于所述确定的结果而从所述控制逻辑输出所述地址数据的步骤包括以下步骤：对所述地址数据进行解复用并向所述储存器传送所述地址数据。
15.根据权利要求14所述的方法，其中，基于所输出的地址数据而将所述要执行的算法数据加载至所述控制逻辑的步骤包括以下步骤：响应于所述地址数据，复用所述第一算法数据并向所述控制逻辑传送所述第一算法数据。
16.根据权利要求13所述的方法，其中，当所述要执行的算法数据被存储在所述缓冲器中时，基于所述确定的结果而从所述控制逻辑输出所述地址数据的步骤包括以下步骤：对所述地址数据进行解复用并向所述缓冲器传送所述地址数据。
17.根据权利要求16所述的方法，其中，基于所输出的地址数据而将所述要执行的算法数据加载至所述控制逻辑的步骤包括以下步骤：响应于所述地址数据，复用所述第二算法数据并向所述控制逻辑传送所述第二算法数据。
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