CN112635479B - 具有外延生长的半导体沟道的三维存储器件及其形成方法 - Google Patents

具有外延生长的半导体沟道的三维存储器件及其形成方法 Download PDF

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Abstract

公开了3D存储器件及其形成方法的实施例。在示例中，一种三维(3D)存储器件包括衬底、位于衬底上方且包括交替的导电层和电介质层的存储堆叠体以及垂直延伸穿过存储堆叠体的存储器串。存储器串包括位于该存储器串的下部中的单晶硅插塞、位于单晶硅插塞上方并且沿该存储器串的侧壁的存储膜、以及位于存储膜之上并且沿存储器串的侧壁的单晶硅沟道。

Description

具有外延生长的半导体沟道的三维存储器件及其形成方法
本申请是申请日为2019年09月29日，发明名称为“具有外延生长的半导体沟道的三维存储器件及其形成方法”，申请号为201980002316.5的专利申请的分案申请。
技术领域
本公开的实施例涉及三维(3D)存储器件及其制作方法。
背景技术
通过改进工艺技术、电路设计、程序设计算法和制作工艺使平面存储单元缩小到了更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面加工和制作技术变得更加困难而且成本更加高昂。结果，平面存储单元的存储密度接近上限。
3D存储架构能够解决平面存储单元中的密度限制。3D存储架构包括存储阵列以及用于控制往返于存储阵列的信号的***器件。
发明内容
本文公开了3D存储器件及其形成方法的实施例。
在一个示例中，一种三维(3D)存储器件包括衬底、位于衬底上方的包括交替的导电层和电介质层的存储堆叠体以及垂直延伸穿过所述存储堆叠体的存储器串。所述存储器串包括位于所述存储器串的下部中的单晶硅插塞、位于所述单晶硅插塞上方并且沿所述存储器串的侧壁的存储膜以及位于所述存储膜之上并且沿所述存储器串的侧壁的单晶硅沟道。
在另一示例中，一种三维(3D)存储器件包括衬底、位于所述衬底上方的包括交替的导电层和电介质层的存储堆叠体以及垂直延伸穿过所述存储堆叠体的存储器串。所述存储器串包括位于所述存储器串的下部中的半导体插塞；位于所述半导体插塞上方并且沿所述存储器串的侧壁的存储膜；位于所述存储膜之上并且沿所述存储器串的侧壁的半导体沟道；以及突出到半导体插塞上方并且穿过所述存储膜和所述半导体沟道的底部的半导体插塞突出部。
在又一个示例中，公开了一种用于形成3D存储器件的方法。在衬底上方形成垂直延伸的沟道开口。在所述沟道开口的下部中形成半导体插塞。在所述半导体插塞上方并且沿着所述沟道开口的侧壁依次形成存储膜和沟道牺牲层。形成突出到所述半导体插塞上方并且穿过所述存储膜和所述沟道牺牲层的底部的半导体插塞突出部。在所述沟道开口中并且在所述沟道牺牲层上方形成帽盖层。所述帽盖层覆盖所述半导体插塞突出部。通过利用从所述半导体插塞突出部外延生长的半导体材料替代所述沟道牺牲层而在所述存储膜和所述帽盖层之间形成半导体沟道。
附图说明
被并入本文并且形成说明书的一部分的附图示出了本公开的实施例并且与说明书一起进一步用于解释本公开的原理，并使相关领域的技术人员能够做出和使用本公开。
图1示出了3D存储器件的截面。
图2示出了根据本公开的一些实施例具有外延生长半导体沟道的示例性3D存储器件的截面。
图3A-图3H示出了根据本公开的一些实施例用于形成具有外延生长半导体沟道的3D存储器件的示例性制作过程。
图4示出了根据本公开的一些实施例用于形成具有外延生长半导体沟道的3D存储器件的示例性方法的流程图。
将参考附图描述本公开的实施例。
具体实施方式
尽管讨论了具体配置和布置，但是应当理解所述讨论只是为了处于例示的目的。本领域技术人员将认识到可以使用其他配置和布置而不脱离本公开的实质和范围。对于本领域技术人员显而易见的是也可以将本公开用到各种各样的其他应用当中。
应当指出，在说明书中提到“一个实施例”、“实施例”、“示例实施例”、“一些实施例”等表示所述的实施例可以包括特定的特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这样的短语未必是指同一实施例。此外，在结合实施例描述特定特征、结构或特性时，结合明确或未明确描述的其他实施例实现这样的特征、结构或特性处于本领域技术人员的知识范围之内。
一般而言，应当至少部分地由语境下的使用来理解术语。例如，至少部分地根据语境，文中采用的术语“一个或多个”可以用于从单数的意义上描述任何特征、结构或特性，或者可以用于从复数的意义上描述特征、结构或特性的组合。类似地，至少部分地取决于语境，还可以将术语“一”、“一个”或“该”理解为传达单数用法或者传达复数用法。此外，还是至少部分地取决于语境，可以将术语“基于”理解为未必意在传达排他的一组因素，相反可以允许存在其他的未必明确表述的因素。
应当容易地理解，应当按照最宽的方式解释本公开中的“在……上”、“在……上方”和“在……之上”，使得“在……上”不仅意味着直接位于某物上，还包括在某物上且其间具有中间特征或层的含义，“在……上方”或者“在……之上”不仅意味着在某物上方或之上的含义，还包括在某物上方或之上且其间没有中间特征或层的含义(即，直接位于某物上)。
此外，文中为了便于说明可以采用空间相对术语，例如，“下面”、“以下”、“下方”、“以上”、“上方”等，以描述一个元件或特征与其他元件或特征的如图所示的关系。空间相对术语意在包含除了附图所示的取向之外的处于使用或操作中的器件的不同取向。所述设备可以具有其他取向(旋转90度或者位于其他取向上)，并照样相应地解释文中采用的空间相对描述词。
如本文所使用的，术语“衬底”是指在上面添加后续材料层的材料。能够对衬底本身图案化。添加到衬底的顶部上的材料可以被图案化或者可以保持未被图案化。此外，衬底可以包括很宽范围内的一系列材料，例如，硅、锗、砷化镓、磷化铟等。或者，衬底可以由非导电材料，例如，玻璃、塑料或者蓝宝石晶圆等形成。
如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构上方延伸，或者其范围可以小于下层或上层结构的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶表面和底表面之间的任何一对水平平面之间或在顶表面和底表面处。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是层，衬底可以在其中包括一层或多层，和/或衬底可以在其上、上方和/或其下具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触部层(其中形成有互连线和/或过孔接触部)以及一个或多个电介质层。
如本文所使用的，术语“标称/标称上”是指在产品或工艺的设计阶段期间设定的部件或工艺操作的特性或参数的期望值或目标值、以及高于和/或低于期望值的值的范围。值的范围可以是由于制造工艺或公差的轻微变化而引起的。如本文所使用的，术语“大约”表示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定的技术节点，术语“大约”可以表示给定量的值，该给定量的值例如在该值的10-30％内变化(例如，值的±10％、±20％或±30％)。
如本文所使用的，术语“3D存储器件”是指在横向取向的衬底上具有垂直取向的存储单元晶体管串(在本文中称为“存储器串”，例如NAND存储器串)的半导体器件，使得存储器串相对于衬底在垂直方向上延伸。如本文所使用的，术语“垂直/垂直地”表示标称上垂直于衬底的横向表面。
一种制作3D NAND存储器件的方式是在存储堆叠体的形成之后形成沟道，因而采取多晶硅作为沟道材料。然而，多晶材料富含缺陷和晶粒边界，它们从根本上限制了沟道中的电流传导。结果，沟道驱动电流(ION)变低，并随着存储单元的3D堆叠而进一步下降，因而使得具有多晶硅沟道的3D NAND存储器件的长期缩放不可持续。
例如，图1示出了3D存储器件100的截面。3D存储器件100包括形成于衬底102上方的存储堆叠体104，存储堆叠体104包括多个对，每一对包括导电层106和电介质层108。3D存储器件100的NAND存储器串110垂直延伸穿过存储堆叠体104。如图1所示，NAND存储器串110包括沟道结构111以及分别位于NAND存储器串110的下部和上部的两个插塞，即半导体插塞112和沟道插塞126。沟道结构111包括沿径向朝沟道结构111的中心布置的存储膜114、半导体沟道122和帽盖层124。存储膜114是包括沿径向朝沟道结构111的中心布置的阻挡层116、存储层118和隧穿层120的复合电介质层。
半导体沟道122沿存储器串110的侧壁由沉积于存储膜114的隧穿层120之上的一层多晶硅形成，并且通过垂直延伸穿过存储膜114的底部的半导体接触部128电连接至半导体插塞112。半导体接触部128还包括被沉积到穿过存储膜114的底部到达半导体插塞112的开口中的多晶硅。如上所述，多晶硅的特性限制了半导体沟道122中的电流传导，从而影响3D存储器件100的性能。
根据本公开的各种实施例提供了外延生长半导体沟道及其制作方法，以改善3D存储器件的电气性能。所述3D存储器件的半导体沟道可以由沿存储器串的侧壁选择性地外延生长于存储膜之上的单晶材料形成。在一些实施例中，所述衬底是硅衬底，并且所述外延生长半导体沟道包括单晶硅，其与多晶硅相比具有优秀的电气特性，例如，具有更高的迁移率。在一些实施例中，本文公开的3D存储器件进一步包括突出到从衬底外延生长的半导体插塞上方并且穿过存储膜和外延生长沟道的底部的半导体插塞突出部。半导体插塞突出部可以是从外延生长半导体插塞(例如，包括单晶硅)选择性地外延生长的，并且起着能够由其选择性地外延生长半导体沟道的源的作用。此外，在制作工艺期间，半导体插塞突出部能够在介于侧壁开口的形成和半导体沟道的形成之间的阶段支撑要向其内外延生长半导体沟道的侧壁开口，由此提高产率。
图2示出了根据本公开的一些实施例具有外延生长半导体沟道的示例性3D存储器件200的截面。3D存储器件200可以包括衬底202，衬底202可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或者任何其他适当材料。在一些实施例中，衬底202是通过研磨、蚀刻、化学机械抛光(CMP)或其任何组合而被减薄的减薄后衬底(例如，半导体层)。应当指出，在图2中包括x轴和y轴是为了进一步例示3D存储器件200中的部件的空间关系。3D存储器件200的衬底202包括两个沿x方向(即，横向方向)横向延伸的横向表面(例如，顶表面和底表面)。如文中所使用的，当衬底在y方向上处于3D存储器件的最低平面中时，所述3D存储器件(例如，3D存储器件200)的一个部件(例如，层或器件)是位于另一部件(例如，层或器件)“上”、“上方”还是“以下”是沿y方向(即，垂直方向)相对于所述3D存储器件的衬底(例如，衬底202)确定的。在本公开中将通篇采用相同的概念来描述空间关系。
3D存储器件200可以是单片式3D存储器件的部分。术语“单片式”是指3D存储器件的部件(例如，***器件和存储阵列器件)都形成在单个衬底上。对于单片式3D存储器件而言，由于***器件加工和存储阵列器件加工的褶积的原因，制造将面临额外的限制。例如，存储阵列器件(例如，NAND存储器串)的制造受到与已经形成到或者将要形成到同一衬底上的***器件相关的热预算的限制。
或者，3D存储器件200可以是非单片式3D存储器件的部分，在非单片式3D存储器件中，部件(例如，***器件和存储阵列器件)可以单独形成到不同衬底上，之后按照(例如)面对面方式接合。在一些实施例中，存储阵列器件衬底(例如，衬底202)作为接合的非单片式3D存储器件的衬底保留下来，并使***器件(例如，包括任何用于有助于3D存储器件200的操作的适当数字、模拟和/或混合信号***电路，例如，页缓冲器、解码器和锁存器；未示出)倒装，并且朝下面向存储阵列器件(例如，NAND存储器串)，以实施混合接合。应当理解，在一些实施例中，存储阵列器件衬底(例如，衬底202)倒装并且向下朝向***器件(未示出)以实施混合接合，使得在经接合的非单片式3D存储器件中，所述存储阵列器件位于所述***器件上方。所述存储阵列器件衬底(例如，衬底202)可以是减薄的衬底(其并非经接合的非单片式3D存储器件的衬底)，并且可以在所述减薄的存储阵列器件衬底的背面上形成所述非单片式3D存储器件的后道工序(BEOL)互连。
在一些实施例中，3D存储器件200是NAND闪速存储器件，其中，存储单元是以NAND存储器串210的阵列的形式提供的，所述NAND存储器串210在衬底202上方垂直延伸。所述存储阵列器件可以包括延伸穿过多个对的NAND存储器串210，每一所述对包括导电层206和电介质层208(本文被称为“导电/电介质层对”)。所堆叠的导电/电介质层对在文中又被称为“存储堆叠体”204。在一些实施例中，在衬底202和存储堆叠体204之间形成焊盘层(未示出)，例如，氧化硅层。存储堆叠体204中的导电/电介质层对的数量(例如，32、64、96、128、192或256)决定着3D存储器件200中的存储单元的数量。存储堆叠体204可以包括多个交替的导电层206和电介质层208。存储堆叠体204中的导电层206和电介质层208可以在竖直方向上交替。导电层206可以包括导电材料，所述导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。电介质层208可以包括电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。尽管未示出，但是应当理解在一些实施例中，存储堆叠体204具有多层架构，所述多层架构包括彼此堆叠的多个存储层，以提高导体/电介质层对的数量。
如图2所示，NAND存储器串210可以包括位于NAND存储器串210的下部中(例如，位于其下端)的半导体插塞212。如文中所使用的，在衬底202置于3D存储器件200的最低平面中时，部件(例如，NAND存储器串210)的“上端”是在y方向上离衬底202较远的一端，部件(例如，NAND存储器串210)的“下端”是在y方向上离衬底202较近的一端。半导体插塞212可以包括从衬底202沿任何适当方向外延生长的单晶半导体材料(又称为“单晶体半导体材料”)，例如，单晶硅。在单晶材料当中，整个样本的晶格可以是一直到样本的边缘都连续不间断的，即没有晶粒边界。在一些实施例中，导电插塞212包括单晶硅，即与衬底202相同的材料。换言之，导电插塞212可以包括与衬底202的材料相同的外延生长半导体层。例如，衬底202可以是硅衬底，并且半导体插塞212可以是单晶硅插塞。半导体插塞212可以起着受到NAND存储器串210的源极选择栅控制的沟道的作用。
如图2所示，NAND存储器串210还可以包括位于半导体插塞212上方并且垂直延伸穿过存储堆叠体204的沟道结构211。沟道结构211可以包括以半导体材料(例如，作为半导体沟道222)和电介质材料(例如，作为存储膜214)填充的沟道孔。在一些实施例中，存储膜214是位于半导体插塞212上方并且沿NAND存储器串210的沟道结构211的侧壁的复合层。在一些实施例中，存储膜214的底部进一步在半导体插塞212的顶表面之上横向延伸。存储膜214可以包括隧穿层220、存储层218(又称为“电荷捕获层”)和阻挡层216。隧穿层220可以包括氧化硅、氮氧化硅或其任何组合。存储层218可以包括氮化硅、氮氧化硅、硅或其任何组合。阻挡层216可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储膜214可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合电介质层。
在一些实施例中，半导体沟道222位于半导体插塞212上方并且位于存储膜214的隧穿层220之上。半导体沟道222可以是沿NAND存储器串210的沟道结构211的侧壁形成的。在一些实施例中，半导体沟道222的底部进一步在存储膜214的隧穿层220的底部之上横向延伸。在一些实施例中，半导体沟道222包括单晶半导体材料，例如，单晶硅。在一些实施例中，半导体沟道222的单晶材料与衬底202的材料相同。例如，衬底202可以是硅衬底，并且半导体沟道222可以是单晶硅沟道，单晶硅沟道与多晶硅半导体沟道(例如，图1中的122)相比具有优异的电气特性，例如更高的迁移率以及所产生的更高的沟道驱动电流(ION)。
沟道结构211的其余空间可以部分地或者完全地被包括电介质材料(例如，氧化硅)的帽盖层224填充(其内有或没有气隙)。在一些实施例中，帽盖层224形成于半导体沟道222之上。沟道结构211可以具有圆柱形状(例如，柱形形状)。根据一些实施例，帽盖层224、半导体沟道222、存储膜214的隧穿层220、存储层218和阻挡层216沿径向从柱的中心朝其外表面按这一顺序(即，沿径向背离NAND存储器串210的沟道结构211的中心)布置。
根据一些实施例，如图2所示，3D存储器件200的NAND存储器串210还包括半导体插塞突出部228。半导体插塞突出部228可以突出到半导体插塞212上方并且穿过存储膜214和半导体沟道222的底部。根据一些实施例，半导体插塞突出部228的上端位于半导体沟道222的底部的上方。半导体插塞突出部228的下端可以位于半导体插塞212的顶表面上或该顶表面以下。也就是说，半导体插塞突出部228可以与半导体沟道222和半导体插塞212两者都接触，从而(例如)对半导体沟道222和半导体插塞212进行电连接。根据一些实施例，帽盖层224覆盖半导体插塞突出部228。例如，半导体插塞突出部228的位于半导体沟道222的底部的上方的部分可以与帽盖层224接触，与气隙相对。类似地，半导体插塞突出部228的位于半导体沟道222的底部以下的部分可以与存储膜214接触。结果，半导体插塞突出部228可以在(例如)制作工艺期间在没有半导体沟道222的情况下机械连接至并且保持存储膜214和帽盖层224。如下文详细，所述半导体插塞突出部228可以在形成半导体沟道222之前支撑在其内形成半导体沟道222的侧壁开口。
在一些实施例中，半导体插塞突出部228包括单晶半导体材料，例如，单晶硅。在一些实施例中，半导体插塞突出部228的单晶材料与衬底202的材料相同。例如，衬底202可以是硅衬底，并且半导体插塞突出部228可以是单晶硅插塞突出部。在一些实施例中，半导体插塞突出部228是从半导体插塞212外延生长的，并且半导体沟道222是从半导体插塞突出部228外延生长的。结果，半导体插塞212、半导体沟道222和半导体插塞突出部228可以包括相同的半导体材料，例如，最初从衬底202外延生长的相同单晶半导体材料。例如，衬底202可以是硅衬底，半导体插塞212可以是单晶硅插塞，半导体插塞突出部228可以是单晶硅插塞突出部，并且半导体沟道222可以是单晶硅沟道。也就是说，半导体插塞212、半导体沟道222和半导体插塞突出部228可以形成连续的单晶硅结构，其与多晶硅相比具有更少的或者没有缺陷和晶粒边界。
在一些实施例中，存储堆叠体204中的导电层206(均作为字线的部分)起着NAND存储器串210中的存储单元的栅极导体的作用。导电层206可以包括多个NAND存储单元的多个控制栅，并且可以作为终止于存储堆叠体204的边缘的字线横向延伸(例如，在存储堆叠体204的一个或多个阶梯结构中)。在一些实施例中，NAND存储器串210中的存储单元晶体管包括由W构成的栅极导体(即，与沟道结构211毗邻的导电层206的部分)、包括钛/氮化钛(Ti/TiN)或者钽/氮化钽(Ta/TaN)的粘合层(未示出)、由高k电介质材料构成的栅极电介质层(未示出)以及包括单晶硅的沟道结构211。
在一些实施例中，NAND存储器串210还包括位于NAND存储器串210的上部(例如，位于其上端)中的沟道插塞226。沟道插塞226可以位于半导体沟道222上方并与其上端接触。沟道插塞226可以包括半导体材料(例如，多晶硅)。通过在3D存储器件200的制作期间覆盖沟道结构211的上端，沟道插塞226能够起着蚀刻停止层的作用，从而防止蚀刻沟道结构211中填充的电介质，例如氧化硅和氮化硅。在一些实施例中，沟道插塞226还起着NAND存储器串210的漏极的作用。
尽管在图2中未示出，但是应当理解可以包括任何其他适当部件作为3D存储器件200的部分。例如，可以在3D存储器件100中包括栅极线缝隙、阵列公共源极(ACS)和局部接触部，例如位线接触部、字线接触部和源极线接触部，以实现焊盘引出，即，对NAND存储器串210进行电连接，以实现至互连(例如，中道工序(MEOL)互连和BEOL互连)的金属路由。在一些实施例中，3D存储器件200还包括用于有助于3D存储器件200的操作的***电路，例如任何适当的数字、模拟和/或混合信号***电路。例如，所述***电路可以包括页缓冲器、解码器(例如，行解码器或列解码器)、感测放大器、驱动器、电荷泵、电流或电压参考或者所述电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一者或多者。
图3A-图3H示出了根据本公开的一些实施例用于形成具有外延生长半导体沟道的3D存储器件的示例性制作过程。图4示出了根据本公开的一些实施例用于形成具有外延生长半导体沟道的3D存储器件的示例性方法400的流程图。图3A-图3H以及图4中描绘的3D存储器件的示例包括图2中描绘的3D存储器件200。将对图3A-图3H以及图4一起描述。应当理解，方法400中所示的操作并不具有排他性，也可以在所示操作中的任何操作之前、之后或之间执行其他操作。此外，所述操作中的一些可以是同时执行的或者可以是按照不同于图4所示的顺序执行的。
参考图4，方法400开始于操作402，在该操作中，在衬底上方形成垂直延伸的沟道开口。所述衬底可以是硅衬底。在一些实施例中，在衬底上方形成包括交替的牺牲层和电介质层的电介质堆叠体，并且形成穿过所述电介质堆叠体的沟道开口。
如图3A中所示，在硅衬底302上方形成包括多对第一电介质层306和第二电介质层(被称为“牺牲层”)308(在本文中一起被称为“电介质层对”)的电介质堆叠体304。在一些实施例中，通过在形成电介质堆叠体304之前在硅衬底302上沉积诸如氧化硅的电介质材料或热氧化而在电介质堆叠体304和硅衬底302之间形成焊盘层(未示出)。根据一些实施例，电介质堆叠体304包括交替的牺牲层308和电介质层306。电介质层306和牺牲层308可以交替沉积在硅衬底302上方，以形成电介质堆叠体304。在一些实施例中，每一电介质层306包括一层氧化硅，并且每一牺牲层308包括一层氮化硅。电介质堆叠体304可以是由一种或多种薄膜沉积工艺形成的，所述工艺包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合。
如图3A中所示，沟道孔310是垂直延伸穿过电介质堆叠体304形成的开口。在一些实施例中，形成穿过电介质堆叠体304的多个开口，使得每一开口变成用于在后面的工艺当中生长各个NAND存储器串的位置。在一些实施例中，用于形成沟道孔310的制作过程包括湿法蚀刻和/或干法蚀刻，例如，深离子反应蚀刻(DRIE)。在一些实施例中，沟道孔310还延伸穿过硅衬底302的顶部。穿过电介质堆叠体304的蚀刻工艺可以不停止于硅衬底302的顶表面处，并且可以继续蚀刻掉硅衬底302的部分。在一些实施例中，在蚀穿电介质堆叠体304之后，采用单独的蚀刻工艺蚀刻硅衬底302的部分。
方法400进行至操作404，如图4中所示，在所述操作中在沟道开口的下部中形成半导体插塞。在一些实施例中，为了形成半导体插塞，从衬底外延生长半导体材料。所述半导体材料可以是单晶硅。
如图3A中所示，单晶硅插塞312可以是通过利用从硅衬底302沿任何适当方向(例如，从底表面和/或侧表面)外延生长的单晶硅选择性地填充沟道孔310的下部而形成的。用于外延生长单晶硅插塞312的制作工艺包括但不限于气相外延(VPE)、液相外延(LPE)、分子束外延(MPE)或者它们的任何组合。可以在沟道孔310的下部中选择性地生长单晶硅插塞312。
方法400进行至操作406，如图4中所示，在该操作中，在半导体插塞上方并且沿沟道开口的侧壁依次形成存储膜和沟道牺牲层。在一些实施例中，为了依次形成存储膜和沟道牺牲层，在半导体插塞上方沿沟道开口的侧壁按以下顺序依次形成第一氧化硅层、氮化硅层、第二氧化硅层和多晶硅层。
如图3B中所示，接下来在单晶硅插塞312上方沿沟道孔310的侧壁形成存储膜314(包括阻挡层316、存储层318和隧穿层320)以及沟道牺牲层322。在一些实施例中，首先沿沟道孔310的侧壁并且在单晶硅插塞312的顶表面之上沉积上存储膜314，之后在存储膜314之上沉积沟道牺牲层322。接下来可以使用诸如ALD、CVD、PVD、任何其他适当工艺或其任何组合的一种或多种薄膜沉积工艺按以下顺序沉积阻挡层316、存储层318和隧穿层320，从而形成存储膜314。之后，可以通过使用诸如ALD、CVD、PVD、任何其他适当工艺或其任何组合的一种或多种薄膜沉积工艺在存储膜314的隧穿层320上沉积诸如多晶硅的将在后面工艺当中去除的任何适当牺牲材料来形成沟道牺牲层322。根据一些实施例，为了避免存储膜314被与沟道牺牲层322一起被去除，沟道牺牲层322和存储膜314包括不同材料。如图3B中所示，存储膜314和沟道牺牲层322可以覆盖沟道孔310的底表面(位于单晶硅插塞312上)和侧壁二者。在一些实施例中，接下来沉积第一氧化硅层、氮化硅层、第二氧化硅层和多晶硅层(“SONO”结构)，以形成存储膜314和沟道牺牲层322。
方法400进行至操作408，如图4中所示，在该操作中，形成突出到半导体插塞上方并穿过存储膜和沟道牺牲层的底部的半导体插塞突出部。在一些实施例中，为了形成半导体插塞突出部，蚀刻出穿过存储膜和沟道牺牲层的底部到达半导体插塞的突出部开口，并且从半导体插塞外延生长穿过突出部开口并且到达突出部开口上方的半导体材料，使得半导体插塞突出部的包括所述半导体材料的上端位于沟道牺牲层的底部的上方。所述半导体材料可以包括单晶硅。
如图3C中所示，使用一种或多种湿法蚀刻工艺和/或干法蚀刻工艺(例如，DRIE)形成穿过存储膜314和沟道牺牲层322到达单晶硅插塞312的突出部开口324。在一些实施例中，在形成由沟道牺牲层322和存储膜314构成的“SONO”结构时，采用被称为“SONO打孔”的工艺蚀穿沟道牺牲层322和存储膜314的底部并到达单晶硅插塞312。在一些实施例中，突出部开口324还延伸到单晶硅插塞312的顶部中。穿过存储膜314的蚀刻工艺可以不停止在单晶硅插塞312的顶表面处，并且可以继续蚀刻单晶硅插塞312的部分。在一些实施例中，在蚀穿存储膜314之后，采用单独的蚀刻工艺蚀刻单晶硅插塞312的部分。
如图3D中所示，可以通过利用从单晶硅插塞312沿任何适当方向(例如，如果突出部开口324延伸到了单晶硅插塞312中，则从底表面和/或侧表面)外延生长的单晶硅选择性地填充突出部开口324(如图3C中所示)来形成单晶硅插塞突出部326。在一些实施例中，单晶硅的外延生长在填充突出部开口324之后继续进行，使得单晶硅插塞突出部326的上端位于沟道牺牲层322的底部的上方。也就是说，单晶硅插塞突出部326可以进一步突出到沟道孔310中。用于外延生长单晶硅插塞突出部326的制作工艺可以包括但不限于VPE、LPE、MPE或者它们的任何组合。
方法400进行至操作410，如图4中所示，在所述操作中在沟道开口中并且在沟道牺牲层之上形成帽盖层。帽盖层可以覆盖半导体插塞突出部。在一些实施例中，为了形成帽盖层，沉积氧化硅层，使之完全或者部分地填充沟道开口。
如图3E中所示，在沟道孔310(如图3D中所示)中并且在沟道牺牲层322之上形成帽盖层328，以完全或者部分地填充沟道开口330(例如，有或没有气隙)。然而，帽盖层328覆盖单晶硅插塞突出部326。结果，单晶硅插塞突出部326能够将帽盖层328机械连接至存储膜314的底部和单晶硅插塞312。之后，可以通过使用诸如ALD、CVD、PVD、任何其他适当工艺或其任何组合的一种或多种薄膜沉积工艺沉积诸如氧化硅的电介质材料而形成帽盖层328。
方法400进行至操作412，如图4中所示，在该操作中，通过利用从半导体插塞突出部外延生长的半导体材料替代沟道牺牲层而在存储膜和帽盖层之间形成半导体沟道。在一些实施例中，为了形成半导体沟道，蚀刻掉沟道牺牲层，以形成侧壁开口，并且通过侧壁开口从半导体插塞突出部外延生长半导体材料，以填充侧壁开口。所述半导体材料可以包括单晶硅。在一些实施例中，半导体插塞突出部在半导体沟道形成之前支撑侧壁开口。
如图3F中所示，可以通过湿法蚀刻和/或干法蚀刻去除沟道牺牲层322(图3E中所示)，从而在帽盖层328和存储膜314的隧穿层320之间形成侧壁开口330。在一些实施例中，由于沟道牺牲层322包括多晶硅，同时存储膜314和帽盖层328包括电介质，因而使用能够通过存储膜314和帽盖层328的电介质停止的四乙基氢氧化铵(TMAH)蚀刻剂蚀刻掉沟道牺牲层322。在填充侧壁开口330之前，将帽盖层328机械连接至存储膜314的底部和单晶硅插塞312的单晶硅插塞突出部326能够支撑侧壁开口330。换言之，可以通过单晶硅插塞突出部326防止侧壁开口330的塌陷。
如图3G中所示，可以通过利用从单晶硅插塞突出部326沿任何适当方向外延生长的单晶硅选择性地填充侧壁开口330(图3F中所示)来形成单晶硅沟道332。用于外延生长单晶硅沟道332的制作工艺包括但不限于VPE、LPE、MPE或者它们的任何组合。可以通过侧壁开口330选择性地生长单晶硅沟道332，以填充侧壁开口330。结果，在帽盖层328和存储膜314的隧穿层320之间形成单晶硅沟道332，即替代沟道牺牲层322(图3E中所示)。在形成单晶硅沟道332之前(包括在单晶硅沟道332的外延生长期间)，可以通过单晶硅插塞突出部326支撑侧壁开口330。也就是说，单晶硅插塞突出部326可以具有双重作用，其既起着单晶硅沟道332的外延生长源的作用，又在单晶硅沟道332的外延生长之前和期间起着侧壁开口330的机械支撑的作用。
方法400进行至操作414，如图4中所示，在所述操作中在半导体沟道上方形成与半导体沟道接触的沟道插塞。如图3H中所示，在单晶硅沟道332上方形成与之接触的沟道插塞338。在一些实施例中，通过CMP、湿法蚀刻和干法蚀刻去除单晶硅沟道332和帽盖层328(以及一些情况下的存储膜314)的部分，以形成凹陷(未示出)。之后，可以通过诸如CVD、PVD、ALD、电镀、化学镀或其任何组合的一种或多种薄膜沉积工艺将诸如多晶硅的半导体材料沉积到凹陷中来形成沟道插塞338。
如图3H中所示，在一些实施例中，在形成沟道插塞338之后，可以通过栅极替换工艺，即通过利用导电层334替代牺牲层308(图3A中所示)来形成存储堆叠体336。因而，存储堆叠体336可以包括位于硅衬底302上方的交替的导电层334和电介质层306。由此形成了垂直延伸穿过存储堆叠体336的NAND存储器串340。在一些实施例中，为了形成存储堆叠体336，形成穿过电介质堆叠体304(图3G中所示)的缝隙开口(例如，栅极线缝隙未示出)；可以通过所述缝隙开口施加蚀刻剂，从而蚀刻掉电介质堆叠体304中的牺牲层308，以形成多个横向凹陷；并且可以将导电层334沉积到横向凹陷中。
应当理解，在一些实施例中，包括交替的导电层和电介质层的存储堆叠体可以替代图3A中的电介质堆叠体304。也就是说，可以不首先形成电介质堆叠体304并且之后再用导电层334替代牺牲层308以形成存储堆叠体336，而是可以在形成沟道孔310之前直接形成存储堆叠体，这样将不需要栅极替代工艺。之后，形成穿过存储堆叠体的沟道孔310，随后继之以和上文参考图3A-图3H描述的基本类似的工艺。
根据本公开的一个方面，一种三维(3D)存储器件包括衬底、位于所述衬底上方且包括交替的导电层和电介质层的存储堆叠体以及垂直延伸穿过存储堆叠体的存储器串。所述存储器串包括位于所述存储器串的下部中的单晶硅插塞、位于单晶硅插塞上方并且沿所述存储器串的侧壁的存储膜、以及位于存储膜之上并且沿所述存储器串的侧壁的单晶硅沟道。
在一些实施例中，单晶硅插塞是从衬底外延生长的。
在一些实施例中，存储器串还包括突出到单晶硅插塞上方并且穿过存储膜和单晶硅沟道的底部的单晶硅插塞突出部。
在一些实施例中，单晶硅插塞突出部是从单晶硅插塞外延生长的。在一些实施例中，单晶硅沟道是从单晶硅插塞突出部外延生长的。
在一些实施例中，单晶硅插塞突出部的上端位于单晶硅沟道的底部的上方。
在一些实施例中，单晶硅插塞突出部与单晶硅沟道和单晶硅插塞接触。
在一些实施例中，存储器串还包括位于单晶硅沟道之上并且覆盖单晶硅插塞突出部的帽盖层。
在一些实施例中，存储膜包括阻挡层、存储层和隧穿层。
在一些实施例中，存储器串还包括位于单晶硅沟道上方并与单晶硅沟道接触的沟道插塞。
根据本公开的另一方面，一种三维(3D)存储器件包括衬底、位于衬底上方且包括交替的导电层和电介质层的存储堆叠体以及垂直延伸穿过存储堆叠体的存储器串。存储器串包括位于存储器串的下部中的半导体插塞；位于半导体插塞上方并且沿存储器串的侧壁的存储膜；位于存储膜之上并且沿存储器串的侧壁的半导体沟道；以及突出到半导体插塞上方并且穿过存储膜和半导体沟道的底部的半导体插塞突出部。
在一些实施例中，半导体插塞、半导体沟道和半导体插塞突出部包括相同的半导体材料。在一些实施例中，所述半导体材料包括单晶硅。
在一些实施例中，半导体插塞是从衬底外延生长的，半导体插塞突出部是从所述半导体插塞外延生长的，并且半导体沟道是从半导体插塞突出部外延生长的。
在一些实施例中，半导体插塞突出部的上端位于半导体沟道的底部的上方。
在一些实施例中，半导体插塞突出部与半导体沟道和半导体插塞接触。
在一些实施例中，存储器串还包括位于半导体沟道之上并且覆盖半导体插塞突出部的帽盖层。
在一些实施例中，存储膜包括阻挡层、存储层和隧穿层。
在一些实施例中，存储器串还包括位于单晶硅沟道上方并与单晶硅沟道接触的沟道插塞。
根据本公开的又一方面，公开了一种用于形成3D存储器件的方法。在衬底上方形成垂直延伸的沟道开口。在沟道开口的下部中形成半导体插塞。在半导体插塞上方并且沿沟道开口的侧壁依次形成存储膜和沟道牺牲层。形成突出到半导体插塞上方并且穿过存储膜和沟道牺牲层的底部的半导体插塞突出部。在沟道开口中并且在沟道牺牲层之上形成帽盖层。帽盖层覆盖半导体插塞突出部。通过利用从半导体插塞突出部外延生长的半导体材料替代沟道牺牲层而在存储膜和帽盖层之间形成半导体沟道。
在一些实施例中，为了形成半导体插塞，从衬底外延生长半导体材料。在一些实施例中，所述半导体材料包括单晶硅。
在一些实施例中，为了依次形成存储膜和沟道牺牲层，在半导体插塞上方并且沿沟道开口的侧壁按以下顺序依次沉积第一氧化硅层、氮化硅层、第二氧化硅层和多晶硅层。
在一些实施例中，为了形成半导体插塞突出部，蚀刻出穿过存储膜和沟道牺牲层的底部到达半导体插塞的突出部开口，并且从半导体插塞外延生长通过突出部开口并且到达突出部开口上方的半导体材料，使得半导体插塞突出部的包括所述半导体材料的上端位于沟道牺牲层的底部的上方。在一些实施例中，所述半导体材料包括单晶硅。
在一些实施例中，为了形成帽盖层，沉积氧化硅层，以完全或者部分填充沟道开口。
在一些实施例中，为了形成半导体沟道，蚀刻掉沟道牺牲层，以形成侧壁开口，并且通过侧壁开口从半导体插塞突出部外延生长半导体材料，以填充侧壁开口。在一些实施例中，半导体插塞突出部在半导体沟道形成之前支撑侧壁开口。在一些实施例中，所述半导体材料包括单晶硅。
在一些实施例中，在半导体沟道上方形成与半导体沟道接触的沟道插塞。
上文对具体实施例的描述将因而揭示本公开的概括实质，本领域技术人员不需要过多的试验就能够通过应用本领域的知识和技能容易地针对各种应用修改和/或调整这样的具体实施例，而不脱离本公开的一般原理。因此，基于文中提供的教导和指引，意在使这样的调整和修改落在所公开的实施例的含义以及等价方案的范围内。应当理解，文中的措辞或术语是为了达到描述而非限定目的，因而本领域技术人员应当根据所述教导和指引对本说明书的术语或措辞加以解释。
上文借助于示出所指定的功能及其关系的实施方式的功能构建块描述了本公开的实施例。为了描述的方便起见，任意地定义了这些功能构建块的边界。可以定义替代边界，只要适当地执行指定功能及其关系即可。
发明内容部分和摘要部分可能阐述了本发明人设想的本公开的一个或多个示范性实施例，而非全部的示范性实施例，因而并非意在通过任何方式对本公开和所附权利要求构成限制。
本公开的宽度和范围不应由上述示范性实施例中的任何示范性实施例限制，而是仅根据所附权利要求及其等价方案界定。

Claims (27)

1.一种三维(3D)存储器件，包括：
衬底；
位于所述衬底上方且包括交替的导电层和电介质层的存储堆叠体；以及
垂直延伸穿过所述存储堆叠体的存储器串，所述存储器串包括：
位于所述存储器串的下部中的单晶硅插塞；
位于所述单晶硅插塞上方并且沿所述存储器串的侧壁的存储膜；以及
位于所述存储膜之上并且沿所述存储器串的所述侧壁的单晶硅沟道，
其中，所述存储器串还包括突出到所述单晶硅插塞上方并且穿过所述存储膜和所述单晶硅沟道的底部的半导体插塞突出部，所述半导体插塞突出部的上端位于所述单晶硅沟道的所述底部上表面的上方，并且延伸到所述单晶硅沟道所包围的空间中。
2.根据权利要求1所述的三维存储器件，其中，所述半导体插塞突出部是单晶硅插塞突出部。
3.根据权利要求1所述的三维存储器件，其中，所述单晶硅插塞是从所述衬底外延生长的。
4.根据权利要求2所述的三维存储器件，其中，所述单晶硅插塞突出部是从所述单晶硅插塞外延生长的。
5.根据权利要求2或4所述的三维存储器件，其中，所述单晶硅沟道是从所述单晶硅插塞突出部外延生长的。
6.根据权利要求2或4所述的三维存储器件，其中，所述单晶硅插塞突出部与所述单晶硅沟道和所述单晶硅插塞接触。
7.根据权利要求2或4所述的三维存储器件，其中，所述存储器串还包括位于所述单晶硅沟道之上并且覆盖所述单晶硅插塞突出部的帽盖层。
8.根据权利要求1-4中的任一项所述的三维存储器件，其中，所述存储膜包括阻挡层、存储层和隧穿层。
9.根据权利要求1-4中的任一项所述的三维存储器件，其中，所述存储器串还包括位于所述单晶硅沟道上方并且与所述单晶硅沟道接触的沟道插塞。
10.一种三维(3D)存储器件，包括：
衬底；
位于所述衬底上方且包括交替的导电层和电介质层的存储堆叠体；以及
垂直延伸穿过所述存储堆叠体的存储器串，所述存储器串包括：
位于所述存储器串的下部中的半导体插塞；
位于所述半导体插塞上方并且沿所述存储器串的侧壁的存储膜；
位于所述存储膜之上并且沿所述存储器串的所述侧壁的半导体沟道；以及
突出到所述半导体插塞上方并且穿过所述存储膜和所述半导体沟道的底部的单晶硅插塞突出部，
其中，所述单晶硅插塞突出部的上端位于所述半导体沟道的所述底部上表面的上方，并且延伸到所述半导体沟道所包围的空间中。
11.根据权利要求10所述的三维存储器件，其中，所述半导体插塞和所述半导体沟道的材料均为相同的单晶硅。
12.根据权利要求10或11所述的三维存储器件，其中，
所述半导体插塞是从所述衬底外延生长的；
所述单晶硅插塞突出部是从所述半导体插塞外延生长的；并且
所述半导体沟道是从所述单晶硅插塞突出部外延生长的。
13.根据权利要求10或11所述的三维存储器件，其中，所述单晶硅插塞突出部与所述半导体沟道和所述半导体插塞接触。
14.根据权利要求10或11所述的三维存储器件，其中，所述存储器串还包括位于所述半导体沟道之上并且覆盖所述单晶硅插塞突出部的帽盖层。
15.根据权利要求10或11所述的三维存储器件，其中，所述存储膜包括阻挡层、存储层和隧穿层。
16.根据权利要求10或11所述的三维存储器件，其中，所述存储器串还包括位于所述半导体沟道上方并且与所述半导体沟道接触的沟道插塞。
17.一种用于形成三维(3D)存储器件的方法，包括：
在衬底上方形成垂直延伸的沟道开口；
在所述沟道开口的下部中形成半导体插塞；
在所述半导体插塞上方并且沿所述沟道开口的侧壁依次形成存储膜和沟道牺牲层；
形成突出到所述半导体插塞上方并且穿过所述存储膜和所述沟道牺牲层的底部的单晶硅插塞突出部；
在所述沟道开口中并且在所述沟道牺牲层之上形成帽盖层，所述帽盖层覆盖所述单晶硅插塞突出部；以及
通过利用从所述单晶硅插塞突出部外延生长的半导体材料替代所述沟道牺牲层而在所述存储膜和所述帽盖层之间形成半导体沟道。
18.根据权利要求17所述的方法，其中，形成所述半导体插塞包括从所述衬底外延生长半导体材料。
19.根据权利要求18所述的方法，其中，所述半导体材料包括单晶硅。
20.根据权利要求17-19中的任一项所述的方法，其中，依次形成所述存储膜和所述沟道牺牲层包括在所述半导体插塞上方并且沿所述沟道开口的所述侧壁按下列顺序依次沉积第一氧化硅层、氮化硅层、第二氧化硅层和多晶硅层。
21.根据权利要求17-19中的任一项所述的方法，其中，形成所述单晶硅插塞突出部包括：
蚀刻出穿过所述存储膜和所述沟道牺牲层的底部到达所述半导体插塞的突出部开口；以及
从所述半导体插塞外延生长穿过所述突出部开口并且到达所述突出部开口上方的半导体材料，使得所述单晶硅插塞突出部的包括所述半导体材料的上端位于所述沟道牺牲层的所述底部上表面的上方。
22.根据权利要求21所述的方法，其中，所述半导体材料包括单晶硅。
23.根据权利要求17-19中的任一项所述的方法，其中，形成所述帽盖层包括沉积氧化硅层，以完全或者部分填充所述沟道开口。
24.根据权利要求17-19中的任一项所述的方法，其中，形成所述半导体沟道包括：
蚀刻掉所述沟道牺牲层，以形成侧壁开口；以及
通过所述侧壁开口从所述单晶硅插塞突出部外延生长所述半导体材料，以填充所述侧壁开口。
25.根据权利要求24所述的方法，其中，所述单晶硅插塞突出部在所述半导体沟道的形成之前支撑所述侧壁开口。
26.根据权利要求24所述的方法，其中，所述半导体材料包括单晶硅。
27.根据权利要求17-19中的任一项所述的方法，还包括在所述半导体沟道上方形成与所述半导体沟道接触的沟道插塞。
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