TWI505446B

TWI505446B - 半導體元件及其製造方法

Info

Publication number: TWI505446B
Application number: TW102117799A
Authority: TW
Inventors: Yu Cheng Chiao; Wen Yueh Jang
Original assignee: Winbond Electronics Corp
Priority date: 2013-05-20
Filing date: 2013-05-20
Publication date: 2015-10-21
Also published as: TW201445701A

Description

半導體元件及其製造方法

本發明是有關於一種整合電阻式隨機存取記憶體與動態隨機存取記憶體之半導體元件及其製造方法。

目前的記憶體可分為兩大類型。其中一種類型的記憶體稱為工作記憶體，其可以快速讀取與寫入且具有很好的耐久性(endurance)，這一類型的記憶體例如是靜態隨機存取記憶體(SRAM)以及動態隨機存取記憶體(DRAM)。另一種類型的記憶體具有非揮發特性，所存入的資料在斷電後也不會消失，這一類型的記憶元件例如是快閃記憶體。對於高密度記憶體的應用，以動態隨機存取記憶體來做為操作記憶體是最佳的選擇。然而，由於其製程較為複雜，因此將動態隨機存取記憶以及快閃記憶體整合一個晶片的製程的成本非常高。

電阻式隨機存取記憶體(resistive random access memory，RRAM)是目前積極發展的一種下一世代非揮發性記憶體。電阻式隨機存取記憶體是一種簡單的金屬-絕緣-金屬(MIM)結構，可以透過額外的兩個罩幕步驟整合到後段的金屬製程。然而，這種方式所形成的電阻式隨機存取記憶體，可能會因為金屬內連線的間距過大，而導致記憶胞尺寸增加的問題，並且還會增加額外的製程成本。

本發明提出一種半導體元件，可以透過簡單的製程將電阻式隨機存取記憶體與動態隨機存取記憶體整合在單一個晶片上。

本發明提出一種半導體元件，可以提升將電阻式隨機存取記憶體與動態隨機存取記憶體整合在單一個晶片上之電阻式隨機存取記憶體的切換特性。

本發明提出一種半導體元件的製造方法，可以整合電阻式隨機存取記憶體與動態隨機存取記憶體之製程，且不會增加過多的製程成本。

本發明提出一種RRAM記憶胞，其具有小於動態隨機存取記憶體的尺寸。

本發明提出一種RRAM記憶胞的製造方法，其可以與動態隨機存取記憶體的製程整合。

本發明提出一種半導體元件，包括基底、絕緣層、DRAM電容器與RRAM記憶胞。基底包括DRAM晶胞區與RRAM晶胞區。絕緣層位於基底上，在DRAM晶胞區上具有第一開口，且在RRAM晶胞區上具有第二開口。DRAM電容器位於DRAM晶胞區上的絕緣層的第一開口中。RRAM記憶胞位於RRAM晶胞區上的絕緣層的第二開口中。DRAM電容器的第一電極的尺寸大於RRAM記憶胞的第二電極的尺寸。

本發明提出一種半導體元件的製造方法，包括提供基底。基底包括DRAM晶胞區與RRAM晶胞區。於基底上形成絕緣層，覆蓋DRAM晶胞區與RRAM晶胞區。在上述DRAM晶胞區上的絕緣層中形成第一開口，且在RRAM晶胞區上的絕緣層中形成第二開口。於第一開口的底部與側壁形成第一電極。於第二開口中形成第二電極。上述第二電極的尺寸小於第一電極的尺寸，且第二電極覆蓋第二開口的底部以及第一部分側壁，裸露第二開口的第二部分側壁。於DRAM晶胞區的第一開口中的第一電極以及絕緣層上形成第一介電層。於RRAM晶胞區的第二電極以及第二開口的第二部分側壁以及絕緣層上形成第二介電層。於第一介電層上形成第三電極。於第二介電層上形成第四電極。第一電極、第一介電層與第三電極組成DRAM電容器，而第二電極、第二介電層以及第四電極組成RRAM記憶胞。

依據本發明一實施例所述，上述形成第一電極與形成第二電極的步驟包括在上述基底上形成電極材料層，覆蓋上述DRAM晶胞區與上述RRAM晶胞區之上述絕緣層以及上述第一開口以及上述第二開口的側壁與底部。於上述基底上形成犧牲層，覆蓋上述DRAM晶胞區與上述RRAM晶胞區之上述電極材料層，並填滿上述第一開口與上述第二開口。移除上述DRAM晶胞區與上述RRAM晶胞區之上述絕緣層上的上述犧牲層與上述電極材料層，裸露出上述絕緣層的表面。在上述基底上形成罩幕層，覆蓋上述DRAM晶胞區。以上述罩幕層為罩幕，移除上述第二開口中的部分犧牲層，使上述第二開口中的上述犧牲層的高度低於上述第一開口中的上述犧牲層的高度。以上述罩幕層以及上述犧牲層為罩幕，回蝕刻上述第二開口中的上述電極材料層，留在上述第二開口中的上述電極材料層形成上述第二電極，留在上述第一開口中的上述電極材料層形成上述第一電極。移除上述罩幕層。移除上述犧牲層，裸露出上述第一電極以及上述第二電極與上述第二開口的上述第二部分側壁。

本發明之半導體元件與製造方法將電阻式隨機存取記憶體與動態隨機存取記憶體整合在單一個晶片上。

本發明之半導體元件，可以提升將電阻式隨機存取記憶體與動態隨機存取記憶體整合在單一個晶片上之電阻式隨機存取記憶體的切換特性。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

10‧‧‧基底

12‧‧‧DRAM晶胞區

14‧‧‧RRAM晶胞區

16、22‧‧‧絕緣層

18、20‧‧‧插塞

24、26‧‧‧開口

26a、26b‧‧‧部分側壁

28‧‧‧電極材料層

30、30a、30b、60‧‧‧犧牲層

32、48、62、68‧‧‧罩幕層

34、36、44、46‧‧‧電極

38、58、64‧‧‧介電層

54、74‧‧‧DRAM電容器

56、76‧‧‧RRAM記憶胞

66‧‧‧金屬層

圖1A至圖1E為依據本發明一實施例之一種半導體元件的製造方法的剖面圖。

圖2A至圖2F是依據本發明另一實施例之一種半導體元件的製造方法的剖面圖。

本發明將DRAM電容器的底電極的尺寸縮小來製作RRAM記憶胞的底電極，因此，本發明可以將RRAM與DRAM的製程整合，利用簡易的製程將RRAM與DRAM製作在同一個晶片上。以下舉兩個實施例來說明，然本發明並不以此為限。

請參照圖1A，提供基底10，此基底10包括DRAM晶胞區12與RRAM晶胞區14。基底10的材料可以是半導體或是半導體化合物，例如是矽或是矽化鍺。基底10也可以是絕緣層上有矽(SOI)。基底10上可以是已形成各種元件，例如是金氧半電晶體、二極體或電容等(但並不以此為限)，於圖式中並未將這些元件繪示出來。在基底10上形成絕緣層16。絕緣層16的材料例如是氮化矽，形成的方法例如是化學氣相沉積法，厚度例如是30nm至60nm。接著，在DRAM晶胞區12的絕緣層16中形成插塞18，並在RRAM晶胞區14的絕緣層16中形成插塞20。插塞18與插塞20可分別與絕緣層16下方的另一導體層電性連接。在一實施例中，所述另一導體層可以為基底10中的摻雜區(未繪示)。在另一實施例中，所述另一導體層也可以為基底100上的多晶矽閘極或金屬層(未繪示)。插塞18與插塞20的形成方法例如是分別在DRAM晶胞區12與RRAM晶胞區14的絕緣層16中形成插塞開口，然後形成導體層(未繪示)，此導體層覆蓋於絕緣層16上並且填入於插塞開口中，之後再經由化學機械研磨製程或回蝕刻製程移除絕緣層16上的導體層。導體層的材料例如是鎢或氧化鈦。其後，在基底10上形成絕緣層22。絕緣層22的材料與絕緣層16不同，例如是氧化矽，形成的方法例如是化學氣相沉積法，厚度例如是1000nm至1600nm。

接著，請參照圖1B，利用微影與蝕刻製程，在DRAM晶胞區12的絕緣層22中形成開口24，並在RRAM晶胞區14的絕緣層22中形成開口26。開口24裸露出插塞18；開口26裸露出插塞20。

之後，在基底10上形成電極材料層28。電極材料層28覆蓋絕緣層22以及開口24、26的側壁與底部。電極材料層28的材料例如是氮化鈦，形成的方法例如是物理氣相沉積法(PVD)，厚度例如是5nm至10nm。其後，在基底10上形成犧牲層30。犧牲層30覆蓋電極材料層28，並填滿開口24與開口26。犧牲層30的材料例如是氧化矽或硼摻雜氧化矽，形成的方法例如是塗佈法或化學氣相沉積法，厚度例如是100nm至300nm。

其後，請參照圖1C，移除絕緣層22上的犧牲層30與電極材料層28，裸露出絕緣層22的表面。移除的方法可以採用化學機械研磨法進行平坦化。由於此移除步驟是利用化學機械研磨法而非回蝕刻法，所以可避免回蝕刻法之電荷累積而造成的天線效應(antenna effect)。

之後，請參照圖1D，在基底10上形成罩幕層32。罩幕層32覆蓋DRAM晶胞區12，裸露出RRAM晶胞區14。罩幕層32例如是光阻層。之後，移除RRAM晶胞區14上之開口26中的部分犧牲層30，使留在開口26中的犧牲層30b的高度低於DRAM晶胞區12之開口24中的犧牲層30a的高度。其後，回蝕刻開口26中電極材料層28。留在開口24中的電極材料層做為電極34(或稱為底電極)，與插塞18電性連接；而留在開口26的部分側壁26a上的電極材料層做為電極36(或稱為底電極)，與插塞20電性連接。

繼之，請參照圖1E，移除罩幕層32，接著，移除DRAM晶胞區12開口24中的犧牲層30a，裸露出電極34，並移除RRAM晶胞區14之開口26中的犧牲層30b，以裸露出電極36以及開口26的部分側壁26b。之後，在基底10上形成介電層38，覆蓋DRAM晶胞區12以及RRAM晶胞區14。DRAM晶胞區12上的介電層38覆蓋絕緣層22以及開口24中的電極34。RRAM晶胞區14上的介電層38覆蓋絕緣層22、開口26中的電極36以及開口26的部分側壁26a。介電層38的材料可以是可變電阻材料，例如是氧化矽或是過渡金屬氧化物(例如ZrO₂ 、HfO₂ 、Ta₂ O₅ 、Al₂ O₃ 或TiO₂ ，其形成方法包括進行原子層沉積法(ALD)，厚度例如是5nm至 20nm。其後，在基底10上形成電極材料層，並利用微影與蝕刻製程將其圖案化，以形成電極44與電極46(或稱為頂電極)。電極材料層可以採用金屬、金屬氮化物或其組合之堆疊層，例如是鈦、氮化鈦或其堆疊層(比如Ti/TiN)，且其形成方法包括進行原子層沉積法、物理氣相沉積法或化學氣相沉積法。電極44覆蓋於DRAM晶胞區12的介電層38上；電極46覆蓋於RRAM晶胞區14的介電層38上。DRAM晶胞區12上的電極34、介電層38以及電極44組成DRAM的電容器54。RRAM晶胞區14上的電極36、介電層38以及電極46組成RRAM記憶胞56。

請參照圖1E，本發明實施例之半導體元件包括基底10、絕緣層22、DRAM的電容器54以及RRAM記憶胞56。基底10包括DRAM晶胞區12與RRAM晶胞區14。絕緣層22位於基底10上，在DRAM晶胞區12上具有開口24。DRAM電容器54位於DRAM晶胞區12上，其包括電極34、介電層38以及電極44。電極34位於開口24的底部與側壁。介電層38覆蓋開口24中的電極34上，並延伸覆蓋於絕緣層22上。電極44覆蓋於介電層38上。在RRAM晶胞區14上的絕緣層22具有開口26。RRAM記憶胞56位於RRAM晶胞區14上，其包括電極36、介電層38以及電極46。電極36位於開口26的底部，並延伸覆蓋至開口26的部分側壁26a，裸露開口26的部分側壁26b。介電層38覆蓋電極36，並延伸覆蓋於開口26的部分側壁26b以及絕緣層22上。電極46覆蓋於介電層38上。由於DRAM的電容器54以及RRAM記憶胞 56是嵌於同一層的絕緣層22的不同開口24與26之中，因此，RRAM記憶胞56的電極36的底部與DRAM電容器54的電極34的底部在大致相同的高度；RRAM記憶胞56的電極46的也與DRAM電容器54的電極44在大致相同的高度，且其中DRAM電容器54的電極34的尺寸大於RRAM記憶胞56的電極36。

以上的實施例中，DRAM電容器54的介電層38與RRAM記憶胞56的介電層38是以相同的材料來製作，然而，本發明必不以此為限，在其他的實施例中，DRAM電晶體的介電層與RRAM記憶胞的介電層也可以不同的材料來製作，以下舉一實施例來說明，然而，本發明並不以此為限。

請參照圖2A，依照圖1A至圖1D的方法，在基底10上形成絕緣層16與22、插塞18與20，並且在絕緣層16的開口24中形成電極34與犧牲層30a，在絕緣層16的開口26中形成電極36與犧牲層30b，並移除罩幕層32(如圖1D)。之後，在RRAM晶胞區14上形成罩幕層48。罩幕層48例如是光阻層。

請參照圖2A與2B，以罩幕層48為蝕刻罩幕，蝕刻移除位於DRAM晶胞區12上之開口26中的犧牲層30a，裸露出電極34的表面。其後，移除罩幕層48。然後，在基底10上形成介電層58，覆蓋DRAM晶胞區12與RRAM晶胞區14。介電層58適於做為DRAM電容器的介電層，其材料例如是ZrO₂ ，形成的方法例如是原子層沉積法，厚度例如是5nm至20nm。其後，在基底10上形成另一犧牲層60，覆蓋DRAM晶胞區12以及RRAM晶胞區14上的介電層58。犧牲層60的材料例如是氧化矽或硼摻雜氧化矽，形成的方法例如是塗佈法或化學氣相沉積法，厚度例如是100nm至300nm。之後，在基底10上形成罩幕層62，覆蓋DRAM晶胞區12上的犧牲層60。罩幕層62例如是光阻層。

請參照圖2C，以罩幕層62為蝕刻罩幕，蝕刻移除RRAM晶胞區14上的犧牲層60、介電層58以及犧牲層30b，裸露出開口26中的電極36。

之後，請參照圖2D，移除罩幕層62。接著，在基底10上形成介電層64，覆蓋DRAM晶胞區12上的犧牲層60以及RRAM晶胞區14上的絕緣層22以及開口26的部分側壁26b與開口26中的電極36。介電層64的材料與介電層58不同。介電層64適用來做為RRAM記憶胞的介電層。介電層64的材料可以是可變電阻材料，例如是氧化矽或是過渡金屬氧化物(例如ZrO₂ 、HfO₂ 、Ta₂ O₅ 、Al₂ O₃ 或TiO₂ )，且其形成方法包括進行原子層沉積法，厚度例如是5nm至20nm。其後，可以選擇性在基底10上形成金屬層66，以覆蓋介電層64。金屬層66的材料例如是鈦，其形成方法包括進行原子層沉積法，厚度例如是5nm至20nm。之後，在RRAM晶胞區14上形成罩幕層68。罩幕層68例如是光阻層。

其後，請參照圖2E，以罩幕層68為蝕刻罩幕，蝕刻移除DRAM晶胞區12上的金屬層66、介電層64以及犧牲層60，裸露出DRAM晶胞區12的介電層58。

之後，請參照圖2F，移除罩幕層68，裸露出RRAM晶胞區14上的金屬層66。在不形成金屬層66的實施例中，電極44則是形成在介電層64上。其後再於DRAM晶胞區12的介電層58上形成上述電極44，並於RRAM晶胞區14上的金屬層66上形成上述電極46。DRAM晶胞區12上的電極34、介電層58以及電極44組成DRAM的電容器74。RRAM晶胞區14上的電極36、介電層64、金屬層66以及電極46組成RRAM記憶胞76，且其中DRAM電容器74的電極34的尺寸大於RRAM記憶胞76的電極36。

在以上的實施例中，是以先形成DRAM的電容器74的介電層58，然後再形成RRAM記憶胞76的介電層64以及金屬層66來說明，然而，本發明並不以此為限。在其他的實施例中，亦可以先形成RRAM記憶胞76的介電層64以及金屬層66，而後再形成DRAM的電容器74的介電層58。

請參照圖2F，本發明實施例之半導體元件包括基底10、絕緣層22、DRAM的電容器74以及RRAM記憶胞76。基底10包括DRAM晶胞區12與RRAM晶胞區14。絕緣層22位於基底10上，在DRAM晶胞區12上的絕緣層22中具有開口24。DRAM電容器74，位於DRAM晶胞區12上，其包括電極34、介電層58以及電極44。電極34位於開口24的底部與側壁。介電層58覆蓋開口24中的電極34上，並延伸覆蓋於絕緣層22上。電極44覆蓋於介電層58上。在RRAM晶胞區14上的絕緣層22中具有開口 26。RRAM記憶胞76，位於RRAM晶胞區14上，其包括電極36、介電層64以及電極46。電極36位於開口26的底部，並延伸覆蓋至開口26的部分側壁26a，裸露開口26的部分側壁26b。介電層64覆蓋在電極36上，並延伸覆蓋於開口26的部分側壁26b以及絕緣層22上。電極46覆蓋於介電層64上。RRAM記憶胞76還可選擇性包括金屬層66位於介電層64與電極46之間。由於DRAM的電容器74以及RRAM記憶胞76是嵌於同一層的絕緣層22的不同開口24與26之中，因此，RRAM記憶胞76的電極36的底部與DRAM電容器74的電極34的底部在大致相同的高度；RRAM記憶胞76的電極46的也與DRAM電容器74的電極44在大致相同的高度。此外，本發明之實施例中，DRAM與RRAM選用不同的介電層，並且可在RRAM記憶胞的MIM電容器上增加金屬層，因此可用來改善其切換特性(switching characteristics)。

綜合以上所述，本發明整合RRAM與DRAM的製程，藉由將DRAM的底電極的尺寸縮小來製作RRAM記憶胞的底電極，因此，RRAM與DRAM可以製作在同一個晶片上，且在晶片上的高度大致相同，不需要透過後續的金屬內連線製程再額外形成RRAM。此外，本發明實施例藉由將RRAM記憶胞的底電極的尺寸縮小，因此可以減少RRAM記憶胞的電容，提升元件的阻值切換特性，使RRAM適於高速操作。再者，本發明之實施例還可以改變RRAM的介電層的材料，或在RRAM記憶胞的MIM電容器上增加金屬層，用來改善其切換特性。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10‧‧‧基底

12‧‧‧DRAM晶胞區

14‧‧‧RRAM晶胞區

16、22‧‧‧絕緣層

18、20‧‧‧插塞

24、26‧‧‧開口

26a、26b‧‧‧部分側壁

34、36、44、46‧‧‧電極

38‧‧‧介電層

54‧‧‧DRAM電容器

56‧‧‧RRAM記憶胞

Claims

一種半導體元件，包括：一基底，該基底包括一DRAM晶胞區與一RRAM晶胞區；一絕緣層，位於該基底上，在該DRAM晶胞區上具有一第一開口，且在該RRAM晶胞區上具有一第二開口；一DRAM電容器，位於該DRAM晶胞區上的該絕緣層的該第一開口中；以及一RRAM記憶胞，位於該RRAM晶胞區上的該絕緣層的該第二開口中，其中該DRAM電容器的一第一電極的尺寸大於該RRAM記憶胞的一第二電極的尺寸，其中該第二電極位於該第二開口的底部，並延伸覆蓋至該第二開口的一第一部分側壁，裸露該第二開口的一第二部分側壁。
如申請專利範圍第1項所述之半導體元件，其中該DRAM電容器包括：該第一電極，位於該第一開口的底部與側壁；一第一介電層，覆蓋該第一開口中的該第一電極上，並延伸覆蓋於該絕緣層上；以及一第三電極，覆蓋於該第一介電層上；以及該RRAM記憶胞包括：該第二電極；一第二介電層，覆蓋該第二電極上，並延伸覆蓋於該第二開口的該第二部分側壁以及該絕緣層上；以及一第四電極，覆蓋於該第二介電層上。
如申請專利範圍第2項所述之半導體元件，其中該第一介電層與該第二介電層的材料相同。
如申請專利範圍第2項所述之半導體元件，其中該第一介電層與該第二介電層的材料不同。
如申請專利範圍第4項所述之半導體元件，其中該第二介電層的材料包括可變電阻材料。
如申請專利範圍第4項所述之半導體元件，更包括一金屬層，位於該第二介電層與該第四電極之間。
一種半導體元件的製造方法，包括：提供一基底，該基底包括一DRAM晶胞區與一RRAM晶胞區；於該基底上形成一絕緣層，覆蓋該DRAM晶胞區與該RRAM晶胞區；在該DRAM晶胞區上的該絕緣層中形成一第一開口，且在該RRAM晶胞區上的該絕緣層中形成一第二開口；於該第一開口的底部與側壁形成一第一電極；於該第二開口中形成一第二電極，該第二電極的尺寸小於第一電極的尺寸，且該第二電極覆蓋該第二開口的底部以及一第一部分側壁，裸露該第二開口的一第二部分側壁；於該DRAM晶胞區的該第一開口中的該第一電極以及該絕緣層上形成一第一介電層；於該RRAM晶胞區的該第二電極以及該第二開口的該第二部分側壁以及該絕緣層上形成一第二介電層；於該第一介電層上形成一第三電極；以及於該第二介電層上形成一第四電極，其中該第一電極、該第一介電層與該第三電極組成一DRAM電容器，而該第二電極、該第二介電層以及該第四電極組成一RRAM記憶胞。
如申請專利範圍第7項所述之半導體元件的製造方法，其中形成該第一電極與形成該第二電極的步驟包括：在該基底上形成一電極材料層，覆蓋該DRAM晶胞區與該RRAM晶胞區之該絕緣層以及該第一開口以及該第二開口的側壁與底部；於該基底上形成一犧牲層，覆蓋該DRAM晶胞區與該RRAM晶胞區之該電極材料層，並填滿該第一開口與該第二開口；移除該DRAM晶胞區與該RRAM晶胞區之該絕緣層上的該犧牲層與該電極材料層，裸露出該絕緣層的表面；在該基底上形成一罩幕層，覆蓋該DRAM晶胞區；以該罩幕層為罩幕，移除該第二開口中的部分犧牲層，使該第二開口中的該犧牲層的高度低於該第一開口中的該犧牲層的高度；以該罩幕層以及該犧牲層為罩幕，回蝕刻該第二開口中的該電極材料層，留在該第二開口中的該電極材料層形成該第二電極，留在該第一開口中的該電極材料層形成該第一電極；移除該罩幕層；以及移除該犧牲層，裸露出該第一電極以及該第二電極與該第二開口的該第二部分側壁。
如申請專利範圍第7項所述之半導體元件的製造方法，其中該第一介電層與該第二介電層的材料相同且是同時形成。
如申請專利範圍第7項所述之半導體元件的製造方法，其中該第一介電層與該第二介電層的材料不同且是不同時形成。
如申請專利範圍第10項所述之半導體元件的製造方法，其中該第二介電層的材料包括可變電阻材料。
如申請專利範圍第10項所述之半導體元件的製造方法，更包括在該第二介電層與該第四電極之間形成一金屬層。