CN112543021B - 输入输出电路和电路*** - Google Patents

Abstract

本发明公开了一种输入输出电路和电路***。该输入输出电路的第一反相单元的第二输入端与偏置单元的第一端连接，第一反相单元的输出端与第一输出单元的控制端连接，第一输出单元的输入端与电源信号输入端连接，第一输出单元的第一输出端与偏置单元的第一端连接，第一输出单元的第二输出端和第二输出单元的输出端作为输入输出电路的输出端，偏置单元的第二端与电源信号输入端连接，偏置单元的第三端与输入输出电路的输出端连接，偏置单元的第四端与地端连接，偏置单元用于在电源信号输入端提供的电源信号等于零时偏置第一输出单元。可以在不增加功耗的基础上实现对输入输出电路的掉电保护，同时降低了电路***损坏的概率。

Description

输入输出电路和电路***

技术领域

本发明实施例涉及电路保护技术领域，尤其涉及一种输入输出电路和电路***。

背景技术

在电路***中，经常会出现外部信号先于电源信号上电情况。例如，电路***中与输入/输出（Input/Output，I/O）电路连接的其他电路启动后正常工作，会给I/O电路的输出端口提供一个的外部信号。或者被驱动的端口存在PULL-UP结构，此时外部信号或被驱动的端口会通过I/O电路的驱动晶体管或者静电防护结构对电路***中的电源反向漏电，导致电路***异常上电或功能错误，甚至可以能烧毁电路***。

现有技术中，可以在电路***中设置电流检测电路，当电流检测电路检测到异常电流流入I/O电路时，可以对电路***进行复位，预防电路***功能异常。此时需要电路***处于上电状态，而且不能抑制外部信号带入的电压和电流，瞬间大电流容易损坏电路***。或者在I/O电路与其他电路之间设置防倒灌电路，隔离I/O电路与其他电路的电流倒灌。或者利用电压检测电路，通过开关控制I/O电路的驱动晶体管的各个端口到电路***中的电源的通路，当检测到异常电压或者电流时关断相应的通路，实现保护功能。此时结构复杂，而且需要一直为电压检测电路提供电源，功耗比较大。

发明内容

本发明提供一种输入输出电路和电路***，以实现在不增加输入输出电路的功耗的基础上，实现对输入输出电路的掉电保护，同时可以抑制外部信号，避免异常信号通过输入输出电路损坏电路***。

第一方面，本发明实施例提供了一种输入输出电路，包括第一反相单元、第一输出单元、第二输出单元和偏置单元；

所述第一反相单元的控制端与第一控制信号输出端连接，所述第一反相单元的第一输入端与地端连接，所述第一反相单元的第二输入端与所述偏置单元的第一端连接，所述第一反相单元的输出端与所述第一输出单元的控制端连接，所述第一输出单元的输入端与电源信号输入端连接，所述第一输出单元的第一输出端与所述偏置单元的第一端连接，所述第一输出单元的第二输出端和所述第二输出单元的输出端作为所述输入输出电路的输出端，所述第二输出单元的控制端与第二控制信号输出端连接，所述第二输出单元的输入端与所述地端连接；所述偏置单元的第二端与所述电源信号输入端连接，所述偏置单元的第三端与所述输入输出电路的输出端连接，所述偏置单元的第四端与所述地端连接，所述偏置单元用于在所述电源信号输入端提供的电源信号等于零时偏置所述第一输出单元。

可选地，所述偏置单元包括第一P型晶体管；所述第一P型晶体管的栅极与所述电源信号输入端连接，所述第一P型晶体管的第一极与所述第一输出单元的第二输出端连接，所述第一P型晶体管的第二极和所述第一P型晶体管的基极与所述第一反相单元的第二输入端和所述第一输出单元的第一输出端连接。

可选地，所述偏置单元还包括第二P型晶体管、第三P型晶体管、第四P型晶体管、第一N型晶体管和第二N型晶体管；

所述第二P型晶体管的栅极与所述地端连接，所述第二P型晶体管的第一极和所述第二P型晶体管的基极、所述第三P型晶体管的第一极和所述第三P型晶体管的基极，以及所述第四P型晶体管的第二极和所述第四P型晶体管的基极与所述第一输出单元的第一输出端连接，所述第二P型晶体管的第二极与所述第三P型晶体管的栅极以及所述第一N型晶体管的第二极连接，所述第一N型晶体管的栅极与所述第一输出单元的第二输出端连接，所述第一N型晶体管的第一极和所述第二N型晶体管的栅极与所述电源信号输入端连接，所述第一N型晶体管的基极与所述地端连接，所述第三P型晶体管的第二极与所述第四P型晶体管的栅极和所述第二N型晶体管的第二极连接，所述第二N型晶体管的第一极和所述第二N型晶体管的基极与所述地端连接，所述第四P型晶体管的第一极与所述电源信号输入端连接。

可选地，所述第二P型晶体管的沟道宽长比小于所述第一N型晶体管的沟道宽长比。

可选地，所述第三P型晶体管的沟道宽长比大于所述第二N型晶体管的沟道宽长比。

可选地，所述第一反相单元包括第五P型晶体管和第三N型晶体管；

所述第五P型晶体管的栅极和所述第三N型晶体管的栅极作为所述第一反相单元的控制端，所述第五P型晶体管的第一极和所述第五P型晶体管的基极作为所述第一反相单元的第二输入端，所述第五P型晶体管的第二极和所述第三N型晶体管的第二极作为所述第一反相单元的输出端；所述第三N型晶体管的第一极和所述第三N型晶体管的基极作为所述第一反相单元的第一输入端。

可选地，所述第一输出单元包括第六P型晶体管；所述第二输出单元包括第四N型晶体管；

所述第六P型晶体管的栅极作为所述第一输出单元的控制端，所述第六P型晶体管的第一极作为所述第一输出单元的输入端，所述第六P型晶体管的基极作为所述第一输出单元的第一输出端，所述第六P型晶体管的第二极作为所述第一输出单元的第二输出端；所述第四N型晶体管的栅极作为所述第二输出单元的控制端，所述第四N型晶体管的第一极和基极作为所述第二输出单元的输入端，所述第四N型晶体管的第二极作为所述第二输出单元的输出端。

可选地，输入输出电路还包括第二反相单元和或非门；

所述第二反相单元的电源输入端和所述或非门的电源输入端与所述电源信号输入端连接，所述第二反相单元的输入端与数据信号输入端连接，所述第二反相单元的输出端与所述或非门的第一输入端连接，所述或非门的第二输入端与使能信号输入端连接，所述或非门的输出端作为所述第一控制信号输出端。

可选地，输入输出电路还包括第三反相单元、与非门和第四反相单元；

所述第三反相单元的电源输入端、所述与非门的电源输入端和所述第四反相单元的电源输入端与所述电源信号输入端连接，所述第三反相单元的输入端与所述使能信号输入端连接，所述第三反相单元的输出端与所述与非门的第一输入端连接，所述与非门的第二输入端与所述第二反相单元的输出端连接，所述与非门的输出端与所述第四反相单元的输入端连接，所述第四反相单元的输出端作为所述第二控制信号输出端。

第二方面，本发明实施例还提供了一种电路***，包括第一方面任一项所述的输入输出电路。

本发明实施例的技术方案，通过在输入输出电路掉电时，偏置单元控制第一输出单元偏置，从而可以避免输入输出电路的输出端受外部信号的影响出现对电源信号输入端的倒灌现象，实现了对输入输出电路的掉电保护，同时可以抑制外部信号通过第一输出单元传输至电源信号输入端，避免外部信号通过电源信号输入端传输至输入输出电路以为的其他电路造成的电路***损坏。另外，偏置单元在电源信号为高电平时无功耗，在电源信号为零时能够工作，无需一直提供电源信号，避免了偏置单元的功耗，避免输入输出额外增加功耗。

附图说明

图1为本现有技术提供的一种I/O电路的结构示意图；

图2为现有技术提供的一种电流/电压检测电路的结构示意图；

图3为现有技术通过的一种I/O电路的保护电路的结构示意图；

图4为本发明实施例提供的一种输入输出电路的结构示意图；

图5为本发明实施例提供的另一种输入输出电路的结构示意图；

图6为本发明实施例提供的另一种输入输出电路的结构示意图；

图7为本发明实施例提供的另一种输入输出电路的结构示意图；

图8为本发明实施例提供的另一种输入输出电路的结构示意图。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

图1为本现有技术提供的一种I/O电路的结构示意图。如图1所示，该I/O电路包括第一反相器101、或非门102、第二反相器103、第一驱动晶体管MP1、第三反相器104、与非门105、第四反相器106和第二驱动晶体管MN1。第一反相器101、或非门102、第二反相器103、第三反相器104、与非门105和第四反相器106的电源输入端均与I/O电路的电源Vdd连接，I/O电路的输入端DATA与第一反相器101的输入端连接，第一反相器101的输出端与或非门102的第一输入端和与非门105的第一输入端连接，I/O电路的使能端en与或非门102的第二输入端和第三反相器104的输入端连接，或非门102的输出端与第二反相器103的输入端连接，第二反相器103的输出端与第一驱动晶体管MP1的栅极连接，第一驱动晶体管MP1的源极和基极与电源Vdd连接，漏极作为I/O电路的输出端OUT。第三反相器104的输出端与与非门105的第二输入端连接，与非门105的输出端与第四反相器106的输入端连接，第四反相器106的输出端与第二驱动晶体管MN1的栅极连接，第二驱动晶体管MN1的源极和基极与地端GND连接，漏极与第一驱动晶体管MP1的漏极连接，作为I/O电路的输出端OUT。由图1可知，当电源Vdd未上电时，即电源Vdd为零时，第二反相器103的电源输入端输入的电源Vdd为零，第二反相器103输出的信号为低电平信号，则第一驱动晶体管MP1的栅极为低电平信号，第一驱动晶体管MP1导通。如果外部信号使得I/O电路的输出端OUT的输出信号大于电源Vdd一个PN结正向导通电压的差值，则第一驱动晶体管MP1的漏极和基极之间的PN结会正向导通，第一驱动晶体管MP1的基极与电源Vdd之间导通，I/O电路的输出端OUT提供的外部信号通过第一驱动晶体管MP1倒灌至电源Vdd，导致电路***异常上电或形成大电流。图2为现有技术提供的一种电流/电压检测电路的结构示意图。如图2所示，电流检测电路包括第一比较器201和复位电路202，第一比较器201的第一输入端与I/O电路的输出端OUT连接，第一比较器201的第二输入端与参考电压输入端VREF连接，第一比较器201的输出端与复位电路202的输入端连接，复位电路202的输出端与I/O电路连接。当I/O电路的输出端OUT输出异常电流或者电压时，可以与参考电压输入端VREF提供的参考电流或参考电压进行比较，并形成异常复位信号输出至复位电路202，复位电路202根据异常复位信号输出复位信号，对电路***进行复位。图2所示的电流/电压检测电路输出复位信号对电路***进行复位时，电路***需要处于上电状态，而且不能抑制I/O电路输出端OUT输出的异常信号，当异常信号为瞬间大电流时，容易损坏电路***。图3为现有技术通过的一种I/O电路的保护电路的结构示意图。结合图1和图3，该保护电路包括第二比较器301、反相器302以及第一开关S1和第二开关S2。第二比较器301的第一输入端与I/O电路的输出端OUT连接，第二比较器301的第二输入端与参考电压输入端VREF连接，第二比较器301的输出端与反相器302的输入端和第一开关S1的控制端连接，反相器302的输出端与第二开关S2的控制端连接，两个第一开关S1分别串联在第一驱动晶体管MP1的栅极与源极，以及基极与漏极之间，两个第二开关S2分别串联在第一驱动晶体管MP1的源极与基极，以及栅极与漏极之间。当I/O电路的输出端OUT输出异常电流或者电压时，可以与参考电压输入端VREF提供的参考电流或参考电压进行比较，并控制两个第一开关S1导通，两个第二开关S2断开，从而可以控制第一驱动晶体管MP1为截止状态，实现I/O电路的异常保护。由图3可知，保护电路包括多个开关，结构比较复杂，而且参考电压输入端VREF提供的参考电压和第二比较器301需要电源，增加了I/O电路的功耗。

针对上述技术问题，本发明实施例提供了一种输入输出电路。图4为本发明实施例提供的一种输入输出电路的结构示意图。如图4所示，该输入输出电路包括第一反相单元110、第一输出单元120、第二输出单元130和偏置单元140；第一反相单元110的控制端与第一控制信号输出端CTRL1连接，第一反相单元110的第一输入端与地端GND连接，第一反相单元110的第二输入端与偏置单元140的第一端连接，第一反相单元110的输出端与第一输出单元120的控制端C1连接，第一输出单元120的输入端与电源信号输入端VDD连接，第一输出单元120的第一输出端与偏置单元140的第一端连接，第一输出单元120的第二输出端和第二输出单元130的输出端作为输入输出电路的输出端OUT1，第二输出单元130的控制端与第二控制信号输出端CTRL2连接，第二输出单元130的输入端与地端GND连接；偏置单元140的第二端与电源信号输入端VDD连接，偏置单元140的第三端与输入输出电路的输出端OUT1连接，偏置单元140的第四端与地端GND连接，偏置单元140用于在电源信号输入端VDD提供的电源信号等于零时偏置第一输出单元120。

具体地，第一控制信号输入端CTRL1提供第一控制信号至第一反相单元110的控制端，用于控制第一反相单元110的反相状态。第二控制信号输入端CTRL2提供第二控制信号至第二输出单元130，用于控制第二输出单元130的输出状态。当输入输出电路未上电时，电源信号输入端VDD提供的电源信号等于零，输入输出电路的输出端OUT1输出的输出信号可以通过偏置单元140提供至第一反相单元110的第二输入端，控制第一反相单元110输出输出信号至第一输出单元120的控制端C1。当输入输出电路的输出端OUT1输出的信号异常时，可以控制第一输出单元120截止，从而可以避免输入输出电路未上电时，输入输出电路的输出端OUT1受外部信号的影响出现对电源信号输入端VDD的倒灌现象，实现了对输入输出电路的掉电保护，同时可以抑制外部信号通过第一输出单元120传输至电源信号输入端VDD，避免外部信号通过电源信号输入端VDD传输至输入输出电路以为的其他电路造成的电路***损坏。同时，偏置单元140在电源信号为零时能够工作，无需一直提供电源信号，减小了偏置单元140的功耗。

另外，当输入输出电路上电后，电源信号输入端VDD提供的电源信号为高电平，第一输出单元120的第一输出端可以输出高电平至偏置单元140的第一端，由于第一输出单元120本身具有导通压降，因此偏置单元140的第一端电位小于电源信号。同时偏置单元140的第二端接入电源信号，从而可以拉高偏置单元140的第一端，使得偏置单元140的第一端的电位为电源信号，减小偏置单元140在输入输出电路上电后的功耗，从而可以降低了偏置单元140在输入输出电路正常工作时额外增加的功耗。

图5为本发明实施例提供的另一种输入输出电路的结构示意图。如图5所示，偏置单元140包括第一P型晶体管P1；第一P型晶体管P1的栅极与电源信号输入端VDD连接，第一P型晶体管P1的第一极与第一输出单元120的第二输出端连接，第一P型晶体管P1的第二极和第一P型晶体管P1的基极与第一反相单元110的第二输入端和第一输出单元120的第一输出端连接。

具体地，第一P型晶体管P1在低电平时导通，在高电平时截止。当输入输出电路未上电时，电源信号输入端VDD提供的电源信号等于零，第一P型晶体管P1导通，输入输出电路的输出端OUT1输出的信号可以通过第一P型晶体管P1传输至第一反相单元110的第二输入端，控制第一反相单元110输出输出信号至第一输出单元120的控制端C1。当输入输出电路的输出端OUT1输出的信号异常时，例如为高电平，可以控制第一输出单元120截止，从而可以避免输入输出电路未上电时，输入输出电路的输出端OUT1受外部信号的影响出现对电源信号输入端VDD的倒灌现象，实现了对输入输出电路的掉电保护，同时可以抑制外部信号通过第一输出单元120传输至电源信号输入端VDD，避免外部信号通过电源信号输入端VDD传输至输入输出电路以为的其他电路造成的电路***损坏。

继续参考图5，偏置单元140还包括第二P型晶体管P2、第三P型晶体管P3、第四P型晶体管P4、第一N型晶体管N1和第二N型晶体管N2；第二P型晶体管P2的栅极与地端GND连接，第二P型晶体管P2的第一极和第二P型晶体管P2的基极、第三P型晶体管P3的第一极和第三P型晶体管P3的基极，以及第四P型晶体管P4的第二极和第四P型晶体管P4的基极与第一输出单元120的第一输出端连接，第二P型晶体管P2的第二极与第三P型晶体管P3的栅极以及第一N型晶体管N1的第二极连接，第一N型晶体管N1的栅极与第一输出单元120的第二输出端连接，第一N型晶体管N1的第一极和第二N型晶体管N2的栅极与电源信号输入端VDD连接，第一N型晶体管N1的基极与地端GND连接，第三P型晶体管P3的第二极与第四P型晶体管P4的栅极和第二N型晶体管N2的第二极连接，第二N型晶体管N2的第一极和第二N型晶体管N2的基极与地端GND连接，第四P型晶体管P4的第一极与电源信号输入端VDD连接。

具体地，第二P型晶体管P2、第三P型晶体管P3、第四P型晶体管P4在低电平时导通，在高电平时截止。第一N型晶体管N1和第二N型晶体管N2在高电平时导通，在低电平时截止。第二P型晶体管P2的栅极与地端GND连接，因此第二P型晶体管P2一直处于导通状态。当输入输出电路未上电时，电源信号输入端VDD提供的电源信号等于零，第一P型晶体管P1导通，输入输出电路的输出端OUT1输出的输出信号可以通过第一P型晶体管P1传输至第一反相单元110的第二输入端，控制第一反相单元110输出输出信号至第一输出单元120的控制端C1。当输入输出电路的输出端OUT1输出的信号异常时，例如为高电平，可以控制第一输出单元120截止，从而可以避免输入输出电路未上电时，输入输出电路的输出端OUT1受外部信号的影响出现对电源信号输入端VDD的倒灌现象。而且，第一P型晶体管P1、第二P型晶体管P2、第三P型晶体管P3、第四P型晶体管P4、第一N型晶体管N1和第二N型晶体管N2都是由电源信号输入端VDD提供的电源信号作为电源，信号传输通路上不存在开关等大电阻的器件，因此输入输出电路的工作频率不受影响。

另外，当输入输出电路上电后，电源信号输入端VDD提供的电源信号为高电平，第一P型晶体管P1截止，第二N型晶体管N2导通。第一输出单元120的第一输出端可以输出高电平至偏置单元140的第一端，由于第一输出单元120本身具有导通压降，因此偏置单元140的第一端电位小于电源信号。地端GND的低电平通过第二N型晶体管N2传输至第四P型晶体管P4的栅极，控制第四P型晶体管P4导通，电源信号输入端VDD提供的电源信号通过第四P型晶体管P4传输至偏置单元140的第一端。而且，第四P型晶体管P4传输高电平时，阈值损耗压降近似为零，因此可以提高偏置单元140的第一端电位至电源信号输入端VDD提供的电源信号，使得偏置单元140内部分位置没有压差，从而可以减小偏置单元140的功耗。同时，偏置单元140在电源信号为零时能够工作，无需一直提供电源信号，进一步地减小了偏置单元140的功耗。

在上述技术方案的基础上，第二P型晶体管P2的沟道宽长比小于第一N型晶体管N1的沟道宽长比。

具体地，第二P型晶体管P2的栅极与地端GND连接，因此第二P型晶体管P2一直处于导通状态。当输入输出电路的输出端OUT1输出的信号为异常信号时，例如大于电源信号，输入输出电路的输出端OUT1输出的信号控制第一N型晶体管N1导通，此时第二P型晶体管P2和第一N型晶体管N1同时导通，通过设置第二P型晶体管P2的沟道宽长比小于第一N型晶体管N1的沟道宽长比，使得第二P型晶体管P2和第一N型晶体管N1输出的电位接近于电源电压，即接近于零，此时第三P型晶体管P3导通，且第二N型晶体管N2的栅极输入电源信号，为截止状态，因此第四P型晶体管P4的栅极为输入输出电路的输出端OUT1输出的异常信号，控制第四P型晶体管P4关断，从而可以限制输入输出电路掉电且输入输出电路的输出端OUT1输出的信号大于电源信号时灌入电源的电流，避免了电源异常上电或输入大电流，实现掉电保护功能。

需要说明的是，第二P型晶体管P2的沟道宽长比远小于第一N型晶体管N1的沟道宽长比，使得第三P型晶体管P3的栅极电位为零，控制第三P型晶体管P3导通。示例性地，第二P型晶体管P2的宽长比可以为设置为远小于1，此时流过第二P型晶体管P2的电流可控且很小，可以实现偏置单元140的小功耗。

在上述技术方案的基础上，第三P型晶体管P3的沟道宽长比大于第二N型晶体管N2的沟道宽长比。

具体地，当输入输出电路上电时，电源信号输入端VDD提供的电源信号由零上升为高电平的过程中，电源信号控制第二N型晶体管N2导通，且输入输出电路正常工作。当输入输出电路的输出端OUT1输出的信号为高电平时，控制第一N型晶体管N1导通，第三P型晶体管P3的栅极电位逐渐上升，第三P型晶体管P3与第二N型晶体管N2存在同时导通的可能。通过设置第三P型晶体管P3的沟道宽长比大于第二N型晶体管N2的沟道宽长比，使得第三P型晶体管P3与第二N型晶体管N2输出的电位接近于第一输出单元120的第一输出端提供的电压，为高电平，则可以保证第四P型晶体管P4截止，减小了输入输出电路上电过程中的功耗。

可选地，第三P型晶体管P3的沟道宽长比远大于第二N型晶体管N2的沟道宽长比，使得第三P型晶体管P3与第二N型晶体管N2输出的电位接近于第一输出单元120的第一输出端提供的电压，保证第四P型晶体管P4截止。

图6为本发明实施例提供的另一种输入输出电路的结构示意图。如图6所示，第一反相单元110包括第五P型晶体管P5和第三N型晶体管N3；第五P型晶体管P5的栅极和第三N型晶体管N3的栅极作为第一反相单元110的控制端，第五P型晶体管P5的第一极和第五P型晶体管P5的基极作为第一反相单元110的第二输入端，第五P型晶体管P5的第二极和第三N型晶体管N3的第二极作为第一反相单元110的输出端；第三N型晶体管N3的第一极和第三N型晶体管N3的基极作为第一反相单元110的第一输入端。

具体地，第五P型晶体管P5和第三N型晶体管N3形成反相器，第一P型晶体管P1提供的输入输出电路的输出端OUT1输出的信号为第五P型晶体管P5提供电源，地端GND为第三N型晶体管N3提供电源。当输入输出电路未上电时，电源信号输入端VDD提供的电源信号等于零，第一P型晶体管P1导通，输入输出电路的输出端OUT1输出的信号可以通过第一P型晶体管P1传输至第五P型晶体管P5。此时第一控制信号输出端CTRL1输出低电平，控制第五P型晶体管P5导通，第三N型晶体管N3截止，则输入输出电路的输出端OUT1输出的信号通过第五P型晶体管传输至第一输出单元120的控制端C1，当输入输出电路的输出端OUT1输出的信号异常时，例如为高电平，可以控制第一输出单元120截止，从而可以避免输入输出电路未上电时，输入输出电路的输出端OUT1受外部信号的影响出现对电源信号输入端VDD的倒灌现象。

另外，当输入输出电路未上电，电源信号输入端VDD提供的电源信号等于零时，第二控制信号输出端CTRL2输出低电平，控制第二输出单元130截止。

图7为本发明实施例提供的另一种输入输出电路的结构示意图。如图7所示，第一输出单元120包括第六P型晶体管P6；第二输出单元130包括第四N型晶体管N4；第六P型晶体管P6的栅极作为第一输出单元120的控制端，第六P型晶体管P6的第一极作为第一输出单元120的输入端，第六P型晶体管P6的基极作为第一输出单元120的第一输出端，第六P型晶体管P6的第二极作为第一输出单元120的第二输出端；第四N型晶体管N4的栅极作为第二输出单元130的控制端，第四N型晶体管N4的第一极和基极作为第二输出单元130的输入端，第四N型晶体管N4的第二极作为第二输出单元130的输出端。

具体地，第六P型晶体管P6在低电平时导通，在高电平时截止。当输入输出电路未上电时，电源信号输入端VDD提供的电源信号等于零，第一P型晶体管P1导通，输入输出电路的输出端OUT1输出的信号可以通过第一P型晶体管P1传输至第五P型晶体管P5，此时第五P型晶体管P5导通，输入输出电路的输出端OUT1输出的信号通过第五P型晶体管P5传输至第六P型晶体管P6的栅极，当输入输出电路的输出端OUT1输出的信号异常时，例如大于电源信号，则第六P型晶体管P6截止，从而可以避免输入输出电路未上电时，输入输出电路的输出端OUT1受外部信号的影响出现对电源信号输入端VDD的倒灌现象，实现了输入输出电路的掉电保护。当输入输出电路未上电，电源信号输入端VDD提供的电源信号等于零时，第二控制信号输出端CTRL2输出低电平，控制第四N型晶体管N4截止，避免第四N型晶体管N4输入地端GND的低电平。

图8为本发明实施例提供的另一种输入输出电路的结构示意图。如图8所示，输入输出电路还包括第二反相单元150和或非门160；第二反相单元150的电源输入端和或非门160的电源输入端与电源信号输入端VDD连接，第二反相单元150的输入端与数据信号输入端IN连接，第二反相单元150的输出端与或非门160的第一输入端连接，或非门160的第二输入端与使能信号输入端EN连接，或非门160的输出端作为第一控制信号输出端CTRL1。

具体地，第二反相单元150的电源输入端和或非门160的电源输入端与电源信号输入端VDD连接，当输入输出电路未上电，电源信号输入端VDD提供的电源信号等于零时，或非门160的输出端输出低电平，即第一控制信号输出端CTRL1输出低电平。此时可以控制第五P型晶体管P5导通，第三N型晶体管N3截止，输入输出电路的输出端OUT1输出的信号控制第六P型晶体管P6截止，避免输入输出电路未上电时，输入输出电路的输出端OUT1受外部信号的影响出现对电源信号输入端VDD的倒灌现象。

继续参考图8，输入输出电路还包括第三反相单元170、与非门180和第四反相单元190；第三反相单元170的电源输入端、与非门180的电源输入端和第四反相单元190的电源输入端与电源信号输入端VDD连接，第三反相单元170的输入端与使能信号输入端EN连接，第三反相单元170的输出端与与非门180的第一输入端连接，与非门180的第二输入端与第二反相单元150的输出端连接，与非门180的输出端与第四反相单元190的输入端连接，第四反相单元190的输出端作为第二控制信号输出端CTRL2。

具体地，第三反相单元170的电源输入端、与非门180的电源输入端和第四反相单元190的电源输入端与电源信号输入端VDD连接，当输入输出电路未上电，电源信号输入端VDD提供的电源信号等于零时，第四反相单元190的输出端输出低电平，即第二控制信号输出端CTRL2输出低电平，控制第四N型晶体管N4截止，避免第四N型晶体管N4输入地端GND的低电平。

另外，当输入输出电路上电，电源信号输入端VDD提供的电源信号为高电平时，输入输出电路正常工作。当使能信号输入端EN提供低电平时，数据信号输入端IN提供的数据信号通过第二反相单元150反相，然后通过或非门160后再次反相，再经过第一反相单元110反相，传输至第六P型晶体管P6的栅极。同时，使能信号输入端EN提供的低电平经过第三反相单元170后输出至与非门180，与非门180的第二输入端与第二反相单元150的输出端连接，即与非门180的第二输入端输入数据信号的反相信号。与非门180对数据信号再次反相，再经过第四反相单元190进行反相，传输至第四N型晶体管N4的栅极。当数据信号为高电平时，第六P型晶体管P6的栅极为低电平，第四N型晶体管N4的栅极为低电平，控制第六P型晶体管P6导通，第四N型晶体管N4截止，输入输出电路的输出端OUT1输出电源信号，为高电平。当数据信号为低电平时，第六P型晶体管P6的栅极为高电平，第四N型晶体管N4的栅极为高电平，控制第六P型晶体管P6截止，第四N型晶体管N4导通，输入输出电路的输出端OUT1输出地端GND信号，为低电平。由此实现了输入输出电路的正常工作。

另外，当使能信号输入端EN提供高电平时，不管数据信号为高电平或低电平，第六P型晶体管P6的栅极为高电平，第四N型晶体管N4的栅极为低电平，第六P型晶体管P6和第四N型晶体管N4均截止，输入输出电路停止工作。

本发明实施例还提供一种电路***。该电路***包括本发明任意实施例提供的输入输出电路。

具体地，电路***可以集成于晶圆上形成芯片。该芯片内包括输入输出电路，由于输入输出电路包括偏置单元，因此可以在输入输出电路掉电时对第一输出单元进行偏置，避免芯片内与输入输出电路连接的其他电路输出反向电流通过第一输出单元传输至电源，从而可以对输入输出电路进行掉电保护，避免芯片的电源异常或输入大电流。同时可以降低偏置单元的功耗。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (6)

1.一种输入输出电路，其特征在于，包括第一反相单元、第一输出单元、第二输出单元和偏置单元；

所述第一反相单元的控制端与第一控制信号输出端连接，所述第一反相单元的第一输入端与地端连接，所述第一反相单元的第二输入端与所述偏置单元的第一端连接，所述第一反相单元的输出端与所述第一输出单元的控制端连接，所述第一输出单元的输入端与电源信号输入端连接，所述第一输出单元的第一输出端与所述偏置单元的第一端连接，所述第一输出单元的第二输出端和所述第二输出单元的输出端作为所述输入输出电路的输出端，所述第二输出单元的控制端与第二控制信号输出端连接，所述第二输出单元的输入端与所述地端连接；所述偏置单元的第二端与所述电源信号输入端连接，所述偏置单元的第三端与所述输入输出电路的输出端连接，所述偏置单元的第四端与所述地端连接，所述偏置单元用于在所述电源信号输入端提供的电源信号等于零时偏置所述第一输出单元；

所述偏置单元包括第一P型晶体管；所述第一P型晶体管的栅极与所述电源信号输入端连接，所述第一P型晶体管的第一极与所述第一输出单元的第二输出端连接，所述第一P型晶体管的第二极和所述第一P型晶体管的衬底与所述第一反相单元的第二输入端和所述第一输出单元的第一输出端连接；

所述偏置单元还包括第二P型晶体管、第三P型晶体管、第四P型晶体管、第一N型晶体管和第二N型晶体管；

所述第二P型晶体管的栅极与所述地端连接，所述第二P型晶体管的第一极和所述第二P型晶体管的衬底、所述第三P型晶体管的第一极和所述第三P型晶体管的衬底，以及所述第四P型晶体管的第二极和所述第四P型晶体管的衬底与所述第一输出单元的第一输出端连接，所述第二P型晶体管的第二极与所述第三P型晶体管的栅极以及所述第一N型晶体管的第二极连接，所述第一N型晶体管的栅极与所述第一输出单元的第二输出端连接，所述第一N型晶体管的第一极和所述第二N型晶体管的栅极与所述电源信号输入端连接，所述第一N型晶体管的衬底与所述地端连接，所述第三P型晶体管的第二极与所述第四P型晶体管的栅极和所述第二N型晶体管的第二极连接，所述第二N型晶体管的第一极和所述第二N型晶体管的衬底与所述地端连接，所述第四P型晶体管的第一极与所述电源信号输入端连接；

所述第一反相单元包括第五P型晶体管和第三N型晶体管；

所述第五P型晶体管的栅极和所述第三N型晶体管的栅极作为所述第一反相单元的控制端，所述第五P型晶体管的第一极和所述第五P型晶体管的衬底作为所述第一反相单元的第二输入端，所述第五P型晶体管的第二极和所述第三N型晶体管的第二极作为所述第一反相单元的输出端；所述第三N型晶体管的第一极和所述第三N型晶体管的衬底作为所述第一反相单元的第一输入端；所述第一控制信号输入端提供第一控制信号控制所述第五P型晶体管和所述第三N型晶体管的导通或关断；

所述第一输出单元包括第六P型晶体管；所述第二输出单元包括第四N型晶体管；

所述第六P型晶体管的栅极作为所述第一输出单元的控制端，所述第六P型晶体管的第一极作为所述第一输出单元的输入端，所述第六P型晶体管的衬底作为所述第一输出单元的第一输出端，所述第六P型晶体管的第二极作为所述第一输出单元的第二输出端；所述第四N型晶体管的栅极作为所述第二输出单元的控制端，所述第四N型晶体管的第一极和衬底作为所述第二输出单元的输入端，所述第四N型晶体管的第二极作为所述第二输出单元的输出端。

2.根据权利要求1所述的输入输出电路，其特征在于，所述第二P型晶体管的沟道宽长比小于所述第一N型晶体管的沟道宽长比。

3.根据权利要求2所述的输入输出电路，其特征在于，所述第三P型晶体管的沟道宽长比大于所述第二N型晶体管的沟道宽长比。

4.根据权利要求1所述的输入输出电路，其特征在于，还包括第二反相单元和或非门；

所述第二反相单元的电源输入端和所述或非门的电源输入端与所述电源信号输入端连接，所述第二反相单元的输入端与数据信号输入端连接，所述第二反相单元的输出端与所述或非门的第一输入端连接，所述或非门的第二输入端与使能信号输入端连接，所述或非门的输出端作为所述第一控制信号输出端。

5.根据权利要求4所述的输入输出电路，其特征在于，还包括第三反相单元、与非门和第四反相单元；

所述第三反相单元的电源输入端、所述与非门的电源输入端和所述第四反相单元的电源输入端与所述电源信号输入端连接，所述第三反相单元的输入端与所述使能信号输入端连接，所述第三反相单元的输出端与所述与非门的第一输入端连接，所述与非门的第二输入端与所述第二反相单元的输出端连接，所述与非门的输出端与所述第四反相单元的输入端连接，所述第四反相单元的输出端作为所述第二控制信号输出端。

6.一种电路***，其特征在于，包括权利要求1-5任一项所述的输入输出电路。

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