CN112509533A - 一种新型的gip电路及其驱动方法 - Google Patents
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Abstract
本发明提供了一种新型的GIP电路及其驱动方法,T1的输入端与直流高电压连接,T1的输出端与Q连接,T1的控制端与Vg(n‑4)连接;T2的输入端与直流高电压连接,T2的输出端与Q1连接,T2的控制端与Q连接;T3的输入端与直流高电压连接,T3的输出端与Q2连接,T3的控制端与CK(n‑4)连接;T6的输入端与Q连接,T6的输出端与Q1连接,T6控制端与Q2连接;T8的输入端与Q连接,T8的输出端与Q1连接,T8控制端与Q2连接。通过改变GIP的电路结构,使得GIP的Q电压变得稳定,使得下拉的TFT没有漏电产生,或者使漏电变得极小,可以忽略不计;同时改善GIP的输出波形,以此改善显示屏的显示效果,同时提高显示屏的显示品质。
Description
技术领域
本发明涉及LCD显示屏领域,尤其涉及一种新型的GIP电路及其驱动方法。
背景技术
显示屏的GIP电路的输出波形由于受耗TFT漏电的影响,从而导致GIP输出波形会失真,GIP波形的失真会使得显示屏内显示区域的TFT开启和关闭出现问题,从而导致显示屏的显示异常。
发明内容
为此,需要提供一种新型的GIP电路,通过改变GIP的电路结构,改善GIP的输出波形,使得显示屏显示区域内的TFT漏电变得极小,可以忽略不计,从而改善显示屏的显示效果。
为实现上述目的,本申请提供了一种新型的GIP电路,包括晶体管:T1、T2、T3、T4、T5、T6、T7、T8、T9和T10,还包括电容:C1;
所述T1的输入端与直流高电压连接,所述T1的输出端与Q点连接,所述T1的控制端与Vg(n-4)连接;
所述T2的输入端与直流高电压连接,所述T2的输出端与Q1点连接,所述T2的控制端与Q点连接;
所述T3的输入端与直流高电压连接,所述T3的输出端与Q2点连接,所述T3的控制端与CK(n+4)连接;
所述T4的输入端与CKn连接,所述T4的输出端与Vg(n)连接,所述T4的控制端与Q点连接;
所述T5的输入端与T3的输出端连接,所述T5的输出端与直流低电压连接,所述T5的控制端与T1的输出端连接;
所述T6的输入端与Q点连接,所述T6的输出端与Q1连接,所述T6的控制端与Q2点连接;
所述T7的输入端与Q1点连接,所述T7的输出端与直流低电压连接,所述T7的控制端与Q2点连接;
所述T8的输入端与Q点连接,所述T8的输出端与Q1点连接,所述T8的控制端与Vg(n+4)连接;
所述T9的输入端与Q1点连接,所述T9的输出端与直流低电压连接,所述T9的控制端与Vg(n+4)连接;
所述T10的输入端与Vg(n)连接,所述T10的输出端与直流低电压连接,所述T10的控制端与Q2点连接;
所述C1一极板连接Q点,所述C1另一极板连接Vg(n)。
进一步地,所述T1、T2、T3、T4、T5、T6、T7、T8、T9和T10均为耗尽型的晶体管。
进一步地,所述T1、T2、T3、T4、T5、T6、T7、T8、T9和T10均为薄膜晶体管。
进一步地,所述T1、T2、T3、T4、T5、T6、T7、T8、T9和T10均为薄膜晶体管,且所述T1、T2、T3、T4、T5、T6、T7、T8、T9和T10设置在显示面板上。
进一步地,所述显示面板为LCD显示面板。
本申请还提供了一种新型的GIP电路驱动方法,应用于上述任意一项所述的一种GIP电路,包括如下步骤:
在t1阶段,FW写入高电位,VGL写入低电位,Vg(n-4)写入高电位,Vg(n+4)写入低电位;
在t2阶段,FW写入高电位,VGL写入低电位,Vg(n-4)写入低电位,Vg(n+4)写入低电位;
在t3阶段,FW写入高电位,VGL写入低电位,Vg(n-4)写入低电位,Vg(n+4)写入高电位。
进一步地,
在t1阶段还包括,CK(n+4)写入低电位,CKn写入低电位;
在t2阶段还包括,CK(n+4)写入低电位,CKn写入高电位;
在t3阶段还包括,CK(n+4)写入高电位,CKn写入低电位。
区别于现有技术,上述技术方案通过改变GIP的电路结构,使得GIP的Q点电压变得稳定,使得下拉的TFT没有漏电产生,或者使漏电变得极小,可以忽略不计;同时改善GIP的输出波形,以此改善显示屏的显示效果,同时提高显示屏的显示品质。
附图说明
图1为所述一种新型的GIP电路结构图;
图2为所述一种新型的GIP电路时序图。
具体实施方式
为详细说明技术方案的技术内容、构造特征、所实现目的及效果,以下结合具体实施例并配合附图详予说明。
请参阅图1至图2,本申请提供了一种新型的GIP电路,包括晶体管:T1、T2、T3、T4、T5、T6、T7、T8、T9、T10和电容:C1;
所述T1的输入端与直流高电压连接,所述T1的输出端与Q点连接,所述T1的控制端与Vg(n-4)连接;
所述T2的输入端与直流高电压连接,所述T2的输出端与Q1点连接,所述T2的控制端与Q点连接;
所述T3的输入端与直流高电压连接,所述T3的输出端与Q2点连接,所述T3的控制端与CK(n-4)连接;
所述T4的输入端与CKn连接,所述T4的输出端与Vg(n)连接,所述T4的控制端与Q点连接;
所述T5的输入端与T3的输出端连接,所述T5的输出端与直流低电压连接,所述T5的控制端与T1的输出端连接;
所述T6的输入端与Q点连接,所述T6的输出端与Q1连接,所述T6的控制端与Q2点连接;
所述T7的输入端与Q1点连接,所述T7的输出端与直流低电压连接,所述T7的控制端与Q2点连接;
所述T8的输入端与Q点连接,所述T8的输出端与Q1点连接,所述T8的控制端与Q2点连接;
所述T9的输入端与Q1点连接,所述T9的输出端与直流低电压连接,所述T9的控制端与Vg(n+4)连接;
所述T10的输入端与Vg(n)连接,所述T10的输出端与直流低电压连接,所述T10的控制端与Q2点连接;
所述C1一极板连接Q点,所述C1另一极板连接Vg(n)。
请参阅图1,需要说明的是,在本申请中的晶体管可以为P型或者为N型,即,在N型晶体管中输入端为漏极,输出端为源极;在P型晶体管中输入端为源极,输出端为漏极;且不论哪种晶体管控制端均为栅极。Vg(n)为输出电压,且Vg(n)与一个像素点连接;Vg为栅极电压,CK为时钟信号线;本申请中Vg(n)中的n表示某一行的第n个子像素;Vg(n+4)和Vg(n-4)中的(n-4)以及(n+4)用于表示某行中像素点的启动周期,即,每个周期中有多少个像素点依次开启。显示面板中有多个这样的GIP电路,每个GIP电路通过Vg(n)连接到一个子像素中,Vg(n+4)和Vg(n-4)连接驱动ic中。多个的子像素是阵列排布在显示面板上,而每个子像素的一侧均设置有一个GIP电路。在实施例一中,本申请的每一级GIP电路共有10颗TFT,1个电容C1,FW是直流高电压,设为15V,VGL是直流低电压,设为-10V,在本专利中,CKn的高电位是FW电位,CKn的低电位是VGL电位,CKn的高电位和低电位只是和FW、VGL在数值上相等,并不是同一根信号。对Q点来说,将电压上拉的TFT有T1、T4,将电压下拉的TFT有T6、T7、T8、T9、T10。本专利通过控制Q1节点的电压,使得T6、T8没有漏电产生,从而Q点没有了漏电路径,Q点没有漏电产生,Vg(n)的波形才不会失真。以下介绍GIP的驱动过程,请参阅图2时序图:在t1时刻,Vg(n-4)为高电位,此时T1、T2、T4、T5打开,T3处于关闭状态,直到CK(n+4)变为高电位时才由低电位变为高电位。Q和Q1节点充电到FW高电压;Q点的电位升高,T4、T5打开,T5打开,Q2被拉到低电位VGL,T6、T7、T10关闭;T4打开,此时CKn为低电位,请参阅图2,Vg(n)的波形图,Vg(n)节点的电压为低电位VGL。Vg(n+4)为低电压状态,T8、T9关闭;在t2时刻,当Vg(n)对应的CKn,请参阅图2,Vg(n)的波形图,由低电位变为高电位,Vg(n-4)为低电位时,T1关闭,由于Q点电位依然为高电位,因此T2依旧是打开的,Q1维持FW高电位,T5也是打开状态,Q2维持VGL低电位。因为T1的关闭以及Q点是与T2、T5的栅极相连,此时Q点没有通电路径,则Q点处于不固定的状态。Vg(n)节点电位为低电位VGL变为高电位FW,此时由于电容C1的耦合作用,Q节点的电压再次从原来的高电位FW变为FW+FW,此时T4打开得最好,与T4相连的CKn的波形传给Vg(n)。
在整个Vg(n)波形产生的过程中,在Q点处于高电位状态时,Q1节点一直处于高电位FW状态,Q2和Vg(n+4)节点一直为低电位状态,此时T6、T8两颗TFT的Vgs为比较负电压的值。在本专利中,T6、T8的Vgs为VGL-FW=-10V-15V=-25V,根据TFT的Ids-Vgs曲线,Vgs在这个范围的TFT漏电极其小,因此本专利的T6、T8漏电直接可以忽略,可看做无漏电产生。由于T6、T8没漏电产生,Q点的电位变得稳定,T4打开的就越好,CKn传给Vg(n)的波形就不会失真,Vg(n)波形不失真,Vg(n)才能更好的打开显示屏显示区域的TFT。在t3时刻,CKn为低电位,由于电容C1的耦合作用,Q点从FW+FW降低到FW电压。当Vg(n+4)由低电压VGL变为高电压FW时,T8、T9、T3,CK(n+4)也由低电位变为高电位,亲参阅图2,此时Vg(n+4)波形打开,对应的Q和Q1节点直接被拉到低电位VGL,T2、T5、T4关闭,由于T5关闭,T3打开,Q2充电充到FW高电位,T6、T7、T10打开,将Q点电位拉到VGL低电位。
本实施例还有另一个优点:由于TFT的特性,当TFT长时间处于一种状态,比如实施例一的T3一直处于常开启状态时,由于栅极上面的绝缘层GI有缺陷(只要是材料,都会有缺陷),栅极电压一直为高电压FW,此时会吸引TFT沟道内的载流子电子进入GI,这样会造成T3的Vth漂移。T3的Vth漂移,将会造成Q2节点的电压不稳定,Q2节点电压的不稳定将会造成Q节点的放电(由高电压变为低电压)受影响。本发明采用交流信号驱动T3,可避免T3的Vth漂移现象产生。
晶体管的种类有很多,T1、T2、T3、T4、T5、T6、T7、T8、T9和T10可以为薄膜晶体管、MOS管(即金属-氧化物-半导体场效应管MOSFET)、结场效应管等。
优选的,T1、T2、T3、T4、T5、T6、T7、T8、T9和T10均为薄膜晶体管(Thin FilmTransistor,缩写TFT),薄膜晶体管作为开关来驱动液晶像素点可以达到高速度、高亮度、高对比度的特点。
在优选的实施例中,所述GIP电路设置在LCD显示面板上,LCD是Liquid CrystalDisplay的简称,中文为液晶显示器。LCD显示面板的优势是体积小、功耗低和高亮度。
或者在某些实施例中,所述GIP电路还可以设置在OLED显示面板上,OLED是Organic Light-Emitting Diode的简称,中文为有机电激光显示或者有机发光半导体。OLED显示面板具有轻薄、亮度高、功耗低、响应快、清晰度高、柔性好、发光效率高等特点给,能满足消费者对显示技术的新需求。
请参阅图2,本申请还包括一种新型的GIP电路驱动方法,需要说明的是:在t1阶段,FW写入高电位,VGL写入低电位,Vg(n-4)写入高电位,Vg(n)输出低电位,Vg(n+4)写入低电位;CK(n+4)写入低电位,CKn写入低电位;
在t2阶段,FW写入高电位,VGL写入低电位,Vg(n-4)写入低电位,Vg(n)输出高电位,Vg(n+4)写入低电位;CK(n+4)写入低电位,CKn写入高电位;
在t3阶段,FW写入高电位,VGL写入低电位,Vg(n-4)写入低电位,Vg(n)输出低电位,Vg(n+4)写入高电位,CK(n+4)写入高电位,CKn写入低电位。
需要说明的是,尽管在本文中已经对上述各实施例进行了描述,但并非因此限制本发明的专利保护范围。因此,基于本发明的创新理念,对本文所述实施例进行的变更和修改,或利用本发明说明书及附图内容所作的等效结构或等效流程变换,直接或间接地将以上技术方案运用在其他相关的技术领域,均包括在本发明的专利保护范围之内。
Claims (7)
1.一种新型的GIP电路,其特征在于,包括晶体管:T1、T2、T3、T4、T5、T6、T7、T8、T9和T10,还包括电容:C1;
所述T1的输入端与直流高电压连接,所述T1的输出端与Q点连接,所述T1的控制端与Vg(n-4)连接;
所述T2的输入端与直流高电压连接,所述T2的输出端与Q1点连接,所述T2的控制端与Q点连接;
所述T3的输入端与直流高电压连接,所述T3的输出端与Q2点连接,所述T3的控制端与CK(n+4)连接;
所述T4的输入端与CKn连接,所述T4的输出端与Vg(n)连接,所述T4的控制端与Q点连接;
所述T5的输入端与T3的输出端连接,所述T5的输出端与直流低电压连接,所述T5的控制端与T1的输出端连接;
所述T6的输入端与Q点连接,所述T6的输出端与Q1连接,所述T6的控制端与Q2点连接;
所述T7的输入端与Q1点连接,所述T7的输出端与直流低电压连接,所述T7的控制端与Q2点连接;
所述T8的输入端与Q点连接,所述T8的输出端与Q1点连接,所述T8的控制端与Vg(n+4)连接;
所述T9的输入端与Q1点连接,所述T9的输出端与直流低电压连接,所述T9的控制端与Vg(n+4)连接;
所述T10的输入端与Vg(n)连接,所述T10的输出端与直流低电压连接,所述T10的控制端与Q2点连接;
所述C1一极板连接Q点,所述C1另一极板连接Vg(n)。
2.根据权利要求1所述一种新型的GIP电路,其特征在于,所述T1、T2、T3、T4、T5、T6、T7、T8、T9和T10均为耗尽型的晶体管。
3.根据权利要求1或2所述一种新型的GIP电路,其特征在于,所述T1、T2、T3、T4、T5、T6、T7、T8、T9和T10均为薄膜晶体管。
4.根据权利要求1所述一种新型的GIP电路,其特征在于,所述一种新型的GIP电路阵列设置于显示面板上,且每个所述一种新型的GIP电路的Vg(n)与一个像素点连接。
5.根据权利要求4所述一种新型的GIP电路,其特征在于,所述显示面板为LCD显示面板。
6.一种新型的GIP电路驱动方法,其特征在于,应用于权利要求1至5任意一项所述的一种GIP电路,包括如下步骤:
在t1阶段,FW写入高电位,VGL写入低电位,Vg(n-4)写入高电位,Vg(n+4)写入低电位;
在t2阶段,FW写入高电位,VGL写入低电位,Vg(n-4)写入低电位,Vg(n+4)写入低电位;
在t3阶段,FW写入高电位,VGL写入低电位,Vg(n-4)写入低电位,Vg(n+4)写入高电位。
7.根据权利要求6所述的一种新型的GIP电路驱动方法,其特征在于,
在t1阶段还包括,CK(n+4)写入低电位,CKn写入低电位;
在t2阶段还包括,CK(n+4)写入低电位,CKn写入高电位;
在t3阶段还包括,CK(n+4)写入高电位,CKn写入低电位。
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