CN113140244B - 静态随机存取存储器器件及其形成方法 - Google Patents

静态随机存取存储器器件及其形成方法 Download PDF

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Abstract

静态随机存取存储器(SRAM)器件包括第一存储器阵列，该第一存储器阵列包括多个存储器单元，每个存储器单元包括连接至位线的具有第一阈值电压的第一传输门晶体管。SRAM器件还包括第二存储器阵列，该第二存储器阵列包括多个存储器单元，每个存储器单元包括连接至位线的具有第二阈值电压的第二传输门晶体管。SRAM器件还包括连接至位线的***输入输出电路。SRAM器件还包括写入电流跟踪单元的列，每个跟踪单元设置在第一存储器阵列和第二存储器阵列的行内，其中第一存储器阵列位于***输入输出电路和第二存储器阵列之间。本发明的实施例还涉及形成静态随机存取存储器器件的方法。

Description

静态随机存取存储器器件及其形成方法
技术领域
本发明的实施例涉及静态随机存取存储器器件及其形成方法。
背景技术
通常类型的集成电路存储器是静态随机存取存储器(SRAM)器件。典型的SRAM存储器器件具有存储器单元的阵列。在一些示例中，每个存储器单元使用连接在上参考电位和下参考电位(通常为接地)之间的六个晶体管，使得两个存储节点之一可以由要存储的信息占据，而互补信息则存储在另一个存储节点处。SRAM单元中的每个位都存储在其中的四个晶体管中，这四个晶体管形成两个交叉耦合的反相器。其他两个晶体管连接至存储器单元字线，以通过选择性地将单元连接至其位线来控制在读取和写入操作期间对存储器单元的存取。当字线被使能时，连接至位线的感测放大器感测并输出所存储的信息。当处理存储器单元数据时，经常使用连接至位线的输入/输出(I/O)电路。这样的电路通常位于存储器单元的阵列的区域的外部和***的***区。与距离存储器阵列中的I/O电路较近的存储器单元相比，距离I/O电路较远的存储器单元在存储器阵列的位线上存在较大的电压降，导致较低的写入电流和写入这些单元的难度。
发明内容
本发明的实施例提供了一种静态随机存取存储器(SRAM)器件，包括：第一存储器阵列，包括多个存储器单元，每个存储器单元包括连接至位线的具有第一阈值电压的第一传输门晶体管；第二存储器阵列，包括多个存储器单元，每个存储器单元包括连接至所述位线的具有第二阈值电压的第二传输门晶体管；以及***输入输出(I/O)电路，连接至所述位线；其中，所述第一存储器阵列位于所述***输入输出电路和所述第二存储器阵列之间。
本发明的另一实施例提供了一种静态随机存取存储器(SRAM)器件，包括：第一存储器阵列，包括连接至位线的多个存储器单元，所述多个存储器单元中的每个具有第一阈值电压；第二存储器阵列，包括连接至所述位线的多个存储器单元，所述多个存储器单元中的每个具有第二阈值电压；***输入输出(I/O)电路，连接至所述位线；写入电流跟踪单元的列，每个跟踪单元设置在所述第一存储器阵列和所述第二存储器阵列的行内；其中，所述第一存储器阵列位于所述***输入输出电路和所述第二存储器阵列之间。
本发明的又一实施例提供了一种形成静态随机存取存储器(SRAM)器件的方法，包括：提供包括多个存储器单元的第一存储器阵列，每个存储器单元包括具有第一阈值电压的第一传输门晶体管；提供包括多个存储器单元的第二存储器阵列，每个存储器单元包括具有第二阈值电压的第二传输门晶体管；将所述第一传输门晶体管耦合至位线，并且将所述第二传输门晶体管耦合至所述位线；将***输入输出(I/O)电路耦合至所述位线，其中，所述第一存储器阵列位于所述***输入输出电路和所述第二存储器阵列之间；以及提供写入电流跟踪单元的列，所述写入电流跟踪单元包括设置在所述第一存储器阵列的行内并且具有第一跟踪阈值电压的第一跟踪单元以及设置在所述第二存储器阵列的行内并且具有第二跟踪阈值电压的第二跟踪单元。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是示出根据一些实施例的存储器器件的示例的框图。
图2是示出根据一些实施例的示例存储器单元的电路图。
图3是示出根据一些实施例的具有变化的Vth的存储器器件的示例的框图。
图4是示出根据一些实施例的示例存储器单元的布局图。
图5是示出根据一些实施例的跟踪单元的示例的框图。
图6是示出根据一些实施例的具有变化的Vth的存储器器件的另一示例的框图。
图7是示出根据一些实施例的具有变化的Vth的存储器器件的另一示例的框图。
图8是示出根据一些实施例的具有变化的Vth的存储器器件的另一示例的框图。
图9是根据一些实施例的示例方法的流程图。
具体实施方式
本发明提供了许多用于实现所提供主题的不同特征的不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间相对术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间相对描述符可以同样地作相应地解释。
静态随机存取存储器(SRAM)器件具有存储器单元的阵列，该存储器单元的阵列包括连接在上参考电位和下参考电位之间的晶体管，使得两个存储节点之一可以由要存储的信息占据，而互补信息存储在另一个存储节点处。例如，一种典型的SRAM存储器单元布置包括六个晶体管。SRAM单元中的每个位都存储在其中四个晶体管上，这四个晶体管形成两个交叉耦合的反相器。其他两个晶体管连接至存储器单元字线，以通过选择性地将单元连接至其位线来控制在读取和写入操作期间对存储器单元的存取。
例如，在读取操作中，存储器单元位线被预充电到预定阈值电压。当字线被使能时，连接至位线的感测放大器感测并输出所存储的信息。在一些示例中，位线上的数据被锁存，并且锁存器设置为将位线输出维持足够的时间段，以允许发生输入输出(I/O)操作。
在写入操作中，将存储器单元位线设置为与要存储的值对应的电压，例如0或1。位线输入驱动器比该单元中的晶体管强，使得当字线被使能时，写入电压将覆盖单元的交叉耦合的反相器值，并且写入新值。因此，连接包括单元的交叉耦合的反相器的晶体管的栅极晶体管也更强，需要将等于或大于栅极晶体管的阈值电压(Vth)的一定电压施加到字线，以允许对存储器单元进行存取。通常，形成为具有较低的Vth的栅极晶体管具有增大的写入裕度，但是相对于形成为具有较高的阈值电压的栅极晶体管也经受增大的电流泄漏。形成为具有较高Vth的栅极晶体管经受较小的电流泄漏，但是具有减小的写入裕度。
通常，输入输出(I/O)电路向位线施加电压，以将数据读取和写入至单元，该单元位于单元阵列***的区域中。因为导电字线和位线具有一些电阻，所以相对于更靠近I/O电路的存储器单元，那些线上的电压在远离I/O电路的存储器单元位置处较低。这样，这些“远端”存储器单元的读取速度和写入裕度都可能减小。降低远端存储器单元栅极晶体管的Vth可以提高那些单元的读取速度和写入裕度。本文公开的实施例针对于与单元和驱动读取/写入操作的I/O电路的距离成比例地改变阵列中的单元的栅极晶体管的Vth，以补偿沿着位线的电压降，沿着位线的电压降通常由位线的固有电阻引起。
在一些实施例中，条单元或“条”用于将具有不同Vth的阵列中的单元分隔开。在一些实施例中，条单元的使用可以减少与形成具有变化的Vth的存储器单元相关的制造限制。例如，与改变相邻单元中的栅极晶体管的Vth相反，可以通过使用条单元来放宽在栅极接触件处的有源区域中的层的掺杂期间的掩模的对准公差。
除了分隔开具有变化的Vth的存储器单元之外，条还可以用作形成有电路的拾取区，以促进存储器单元的存取操作。条也可用于防止闩锁，例如寄生结构破坏单元的功能。这样，将条用于分隔开具有不同Vth的单元不需要额外的面积。
图1是示出根据一些实施例的存储器器件1的示例的框图。在所示的示例中，存储器器件1包括存储器阵列10，存储器阵列10包括多个存储器单元100或位单元。存储器器件1还包括位于存储器阵列10***的***区域20。包括I/O电路的一个或多个***电路可以位于***区域20中。存储器单元100和***电路可以通过互补位线BL和BLB耦合，并且数据可以经由互补位线BL和BLB从存储器单元100读取和写入。
图2是示出根据一些实施例的示例存储器单元100的电路图。存储器单元100包括但不限于六晶体管(6T)SRAM结构。在一些实施例中，可以使用多于或少于六个的晶体管来实现存储器单元100。例如，在一些实施例中，存储器单元100可以使用4T、8T或10T SRAM结构，并且在其他实施例中可以包括类似存储器的位单元或构建单元。存储器单元100包括由NMOS/PMOS晶体管对M1和M2形成的第一反相器、由NMOS/PMOS晶体管对M3和M4形成的第二反相器以及存取晶体管/传输门M5和M6。晶体管M1、M3、M5和M6包括n型金属氧化物半导体(NMOS)晶体管，并且晶体管M2和M4包括p型金属氧化物半导体(PMOS)晶体管。
第一和第二反相器彼此交叉耦合以形成用于数据存储的锁存电路。晶体管M2和M4中的每个的第一端子耦合至电源VDD，而晶体管M1和M3中的每个的第一端子耦合至参考电压VSS，例如，接地。
传输门晶体管M6的栅极耦合至字线WL。传输门晶体管M6的漏极耦合至位线BL。此外，传输门晶体管M6的第一端子在节点Q处耦合至晶体管M4和M3的第二端子，并且还耦合至M2和M1的栅极。
类似地，传输门晶体管M5的栅极耦合至字线WL。传输门晶体管M5的漏极耦合至互补位线BLB。此外，传输门晶体管M5的第一端子在节点Qbar处耦合至晶体管M2和M1的第二端子，并且还耦合至晶体管M4和M3的栅极。
图3是示出具有变化的Vth的存储器器件1的示例的另一方面的框图。在所示的示例中，存储器器件1包括存储器阵列10和***区域20，***区域20包括位于存储器阵列10***的I/O电路。存储器单元(未示出)和I/O电路可以通过互补位线BL和BLB耦合，并且数据可以通过互补位线BL和BLB从存储器单元读取和写入，如上面关于图1所述和所示。
在所示示例中，存储器阵列10包括多个功能性存储器单元阵列12。每个阵列12包括具有第一Vth的存储器单元。存储器阵列10还包括多个功能性存储器单元阵列14，每个功能性存储器单元阵列14包括具有比第一Vth低的第二Vth的存储器单元。换句话说，存储器单元阵列12可以称为“较高Vth”阵列12，并且存储器单元阵列14可以称为“较低Vth”阵列14。在一些示例中，较高Vth阵列12包括具有第一(较高)Vth的传输门晶体管M5、M6(图2所示)，而较低Vth阵列14包括具有第二(较低)Vth的传输门晶体管M5、M6。在其他示例中，存储器单元的附加晶体管或除传输门晶体管M5、M6之外的晶体管限定较高和较低的Vth。
在所示的实施例中，每个较高Vth阵列12通过条302彼此分隔开，并且每个较低Vth阵列14通过条302彼此分隔开。在所示的实施例中，较高Vth阵列12布置在比较低Vth阵列14更靠近***区域20的存储器阵列10内。在所示实施例中，Vth边界条304将较高Vth阵列12与较低Vth阵列14分隔开。
在所示的实施例中，存储器阵列10包括具有两个不同的Vth的存储器单元，例如，在较高Vth阵列12内的具有较高Vth的存储器单元以及在较低Vth阵列14内的具有较低Vth的存储器单元，布置为使得具有较高Vth的存储器单元更靠近***区域20中的I/O电路，并且相对于具有较高Vth的单元，具有较低Vth的存储器单元远离***区域20中的I/O电路。
图4是示出根据一些实施例的示例存储器单元10的布局图。在所示的示例中，存储器阵列10包括较高Vth存储器阵列12、较低Vth存储器阵列14和Vth边界条304。图4所示的实施例还包括位于下文所述的半导体结构“之上”并且通过通孔414连接至某些半导体结构的互连金属层结构中的导线VSS和VDD。
在所示的实施例中，较高Vth存储器阵列12包括有源区域结构420、多晶硅结构422和切割或去除的多晶硅的区424。在一些实施例中，通过图案化OD结构420和多晶硅结构422并且以重复的图案形成连接以形成单独的存储器单元100来形成存储器阵列10。在所示的实施例中，区域402中的NMOS栅极晶体管PG0和NMOS下拉晶体管PD0具有“高NMOS”Vth。类似地，区域404中的NMOS栅极晶体管PG1和NMOS下拉晶体管PD1也具有“高NMOS”Vth。区域406中的上拉晶体管PU0和PU1具有“高PMOS”Vth。在一些实施例中，区域402和404中的晶体管的Vth具有比区406中的晶体管高的Vth。
在所示的实施例中，较低Vth存储器阵列14包括有源区域结构420、多晶硅结构422和切割或去除的多晶硅的区424。在一些实施例中，通过图案化OD结构420和多晶硅结构422并以重复的图案形成连接以形成单独的存储器单元400来形成存储器阵列10。在所示的实施例中，区域412中的NMOS栅极晶体管PG0和NMOS下拉晶体管PD0具有“低NMOS”Vth。类似地，区域414中的NMOS栅极晶体管PG1和NMOS下拉晶体管PD1也具有“低NMOS”Vth。区域416中的上拉晶体管PU0和PU1具有“低PMOS”Vth。在一些实施例中，区域412和414中的晶体管的Vth具有比区416中的晶体管高的Vth。在所示的实施例中，存储器单元400类似于存储器单元100，不同之处在于，存储器单元400的晶体管的Vth相应地低于存储器单元100的晶体管的对应Vth。
在一些实施例中，条304可用于提供从存储器阵列10中的存储器单元100到存储器单元400的Vth过渡，反之亦然。例如，在所示实施例中，区域408中的OD结构的掺杂产生对应于区域406的“高PMOS”Vth的Vth，该Vth低于区域402和404的“高NMOS”Vth。此外，在所示的实施例中，区域410中的OD结构的掺杂产生对应于区域412和414的“低NMOS”Vth的Vth，该Vth低于区域408的“高PMOS”Vth。这样，在所示的实施例中，条区域408和410将相应的晶体管的Vth从存储器单元100的较高Vth逐步降低至存储器单元400的较低Vth。
图5是示出根据一些实施例的具有变化的阈值电压的跟踪单元500的示例的框图。图5所示的示例包括低Vth跟踪单元514、跟踪条504、高Vth跟踪单元512和捆绑单元530。总的来说，跟踪是一种在存储器阵列的不同位置(诸如存储器单元10)处模拟信号的机制。在一些实施例中，来自相对于***区域20中的I/O电路的存储器阵列的拐角的信号可以失真。在一些实施例中，跟踪单元512、514可以用于检测存储器单元100、400的工艺角以改善SA定时。例如，由于由用于形成存储器单元100、400的制造工艺引起的变化，存储器单元100、400可以更慢或更快地操作，特别是在不同的操作环境下(例如，不同的温度、电压等)。在一些实施例中，跟踪单元512、514可以包括在存储器阵列10中，以跟踪这样的工艺角的定时效应。
在所示的实施例中，跟踪单元514包括模拟相应的存储器单元400的较低Vth的晶体管。跟踪单元512包括模拟相应的存储器单元100的较高Vth的晶体管。跟踪条504将较低Vth跟踪单元514与较高Vth跟踪单元512分隔开，并且可以在跟踪单元500的较低Vth和较高Vth之间提供Vth过渡。
在一些示例中，跟踪单元500包括逻辑502。在一些实施例中，逻辑502确定所存取的存储器单元100、400的地址，并且通过跟踪字线激活相应的跟踪单元512、514。例如，当存取存储器单元100时，通过跟踪字线激活相应的跟踪单元512。在一些实施例中，将电压施加到跟踪位线TRKBL，并且测量通过栅极晶体管TRKPG0和跟踪NMOS下拉晶体管TRKPD0使跟踪位线TRKBL放电的时间。在一些实施例中，跟踪单元514、512位于存储器阵列10中，并且包括与存储器单元100、400一起形成的晶体管，但是如图5所示那样连接。
在图5的示例中，跟踪单元500包括捆绑单元530。在一些示例中，捆绑单元可以用作隔离器件，其中捆绑器件的有源区设置为关闭状态。换句话说，这样的器件的栅极可以被偏置在关闭状态并且为另一器件提供隔离。此外，栅极晶体管TRKPG0的栅极连接至VSS，切断对捆绑单元530中的跟踪位线TRKBL的存取。在一些实施例中，捆绑单元530被包括为伪间隔件单元，其被禁用以减小跟踪不太重要并且因此未实现的I/O电路附近的存储器单元的功耗。
图6是示出根据一些实施例的具有变化的Vth的存储器器件1的示例的框图。图6所示的示例示出了可以与双端口存储器单元100、400一起使用的实施例，该双端口存储器单元可以由两组不同的I/O电路来存取。在所示示例中，存储器器件1包括存储器阵列10、沿所示示例中的存储器阵列10的一个***边缘定位的第一***区域20和沿存储器阵列10的不同***边缘(例如在所示示例中，存储器阵列10的与第一***区域20相对的边缘)定位的第二***区域22。第一***区域20和第二***区域22包括具有I/O电路的相应***电路。存储器单元(未示出)和两个***区域20、22的***I/O电路可以通过两组互补位线耦合，并且数据可以通过***区域20、22中的I/O电路中的一个或两个经由互补位线从存储器单元读取和写入到存储器单元。
在图6的示例中，存储器阵列10包括多个功能性存储器单元阵列12。每个阵列12包括具有第一Vth的存储器单元。存储器阵列10还包括多个功能性存储器单元阵列14，每个功能性存储器单元阵列14包括具有比第一Vth低的第二Vth的存储器单元。在所示的实施例中，每个较高Vth阵列12通过条302彼此分隔开，并且每个较低Vth阵列14通过条302彼此分隔开。在所示的实施例中，较高Vth阵列12布置在存储器阵列10内，相对于两个***区域20、22处于存储器阵列10的中心的位置，并且较低Vth阵列14布置在存储器阵列10内，更靠近***区域20、22。在所示的实施例中，对应于较低和较高Vth之间的两个过渡，两个Vth边界条304将较高Vth阵列12与较低Vth阵列14分隔开。
在所示的实施例中，较高Vth阵列12布置在存储器阵列10的中心以降低电流泄漏，并且较低Vth阵列14布置在存储器阵列10的边缘以提高写入性能，例如，写入裕度。
图7是示出根据一些实施例的具有变化的Vth的存储器器件1的另一示例的框图。在所示的示例中，存储器器件1包括存储器阵列10和位于存储器阵列10***的***区域20，***区域具有包括I/O电路的***电路。
在所示示例中，存储器阵列10包括多个功能性存储器单元阵列12。每个阵列12包括具有第一Vth的存储器单元。存储器阵列10还包括多个功能性存储器单元阵列14，每个功能性存储器单元阵列14包括具有比第一Vth低的第二Vth的存储器单元。存储器阵列10还包括多个功能性存储器单元阵列16，每个功能性存储器单元阵列16包括具有第三Vth的存储器单元，该第三Vth低于第一Vth并且高于第二Vth。换句话说，存储器单元阵列16可以称为“中间Vth”阵列16。在所示的实施例中，较高Vth阵列12、中间Vth阵列16和较低Vth阵列14中的每个通过Vth边界条304彼此分隔开。在所示的实施例中，较高Vth阵列12布置在存储器阵列10内，比中间Vth阵列16更靠近***区域20，并且中间Vth阵列16布置为比较低Vth阵列14更靠近***区域20。在一些实施例中，存在具有多个Vth电平的多个中间Vth阵列16，随着从***区域20的距离增加，多个Vth电平从最高到最低布置。
图8是示出根据一些实施例的具有变化的Vth的存储器器件1的另一示例的框图。在所示的示例中，存储器器件1包括存储器阵列10、沿一个边缘位于存储器阵列10的***的***区域20、位于存储器阵列10的***并且沿着与***区域20相邻的边缘的***区域30以及与***区域20、30相邻的控制区域32。***区域20、30包括诸如I/O电路的相应***电路和字线驱动器电路31。
在所示的示例中，存储器阵列10包括多个功能性存储器单元阵列12。每个阵列12包括具有第一Vth的存储器单元。存储器阵列10还包括多个功能性存储器单元阵列14，每个功能性存储器单元阵列14包括具有比第一Vth低的第二Vth的存储器单元。存储器阵列10还包括多个功能性存储器单元阵列16，每个功能性存储器单元阵列16包括具有第三Vth的存储器单元，该第三Vth低于第一Vth并且高于第二Vth。在所示的实施例中，较高Vth阵列12、中间Vth阵列16和较低Vth阵列14中的每个通过Vth边界条304彼此分隔开。在所示的实施例中，较高Vth阵列12布置在存储器阵列10内，比中间Vth阵列16和较低Vth阵列14更靠近***区域20和***区域30，例如，在如图所示的存储器阵列10的左下角中。中间Vth阵列16布置为比较高Vth阵列12更远离***区域20、30，并且比较低Vth阵列14更靠近***区域20、30，并且较低Vth阵列14布置为最远离***区域20、30。虽然图8示出了功能性存储器阵列与相关的Vth的特定布置，但是其他配置也在本发明的范围内，包括功能性阵列、变化的Vth单元、单元位置等的不同组合和结构。
图9是根据一些实施例的形成混合阈值电压存储器阵列的示例方法900的流程图。方法900开始于步骤902，在步骤902中，向存储器阵列提供具有高Vth的存储器单元的最靠近I/O电路的一部分。例如，如图3、图6至图8所示，存储器阵列10形成为具有最高Vth阵列12，该最高Vth阵列12布置为最靠近包括I/O电路的***区域，并且连接至较高Vth阵列12中的单元。在步骤904，向存储器阵列的存储器单元的第二部分提供比存储器单元的第一部分的高Vth低的Vth，该第二部分比第一部分更远离I/O电路。例如，如图3、图6至图8所示，存储器阵列10形成为具有较低Vth阵列14，该较低Vth阵列14布置为更远离***区域20。在步骤906中，可以形成存储器阵列10的其他部分，诸如中间Vth阵列16，使得存储器阵列10的单元具有随着与包括I/O的***区域的距离增加而减小的Vth值，如图7至图8所示，单元连接至例如较高Vth阵列12、较低Vth阵列14和中间Vth阵列16。在步骤908中，形成具有与存储器阵列10中的存储器单元的相应部分基本相同的Vth的跟踪单元。例如，跟踪单元500如图5所示。
通过提供具有混合阈值电压Vth的存储器阵列10，可以为布置为更远离存储器器件(例如，存储器器件1)中的I/O电路的存储器单元实现改善的写入裕度和读取速度。另外，可以减小与较低Vth相关联的泄漏电流。
因此，公开的实施例包括一种SRAM器件，该SRAM器件包括第一存储器阵列，该第一存储器阵列包括多个存储器单元，每个存储器单元包括连接至位线的具有第一阈值电压的第一传输门晶体管。SRAM器件还包括第二存储器阵列，该第二存储器阵列包括多个存储器单元，每个存储器单元包括连接至位线的第二传输门晶体管，该第二传输门晶体管具有第二阈值电压。SRAM器件还包括连接至位线的***输入输出电路，其中第一存储器阵列位于***输入输出电路和第二存储器阵列之间。
在上述SRAM器件中，其中，所述第一阈值电压大于所述第二阈值电压。
在上述SRAM器件中，其中，所述第一阈值电压大于所述第二阈值电压，条单元将所述第一存储器阵列与所述第二存储器阵列分隔开。
在上述SRAM器件中，其中，所述第一阈值电压大于所述第二阈值电压，条单元将所述第一存储器阵列与所述第二存储器阵列分隔开，所述第一存储器阵列包括第一子阵列和通过条单元与所述第一子阵列分隔开的第二子阵列，其中，所述第二存储器阵列包括第三子阵列和和通过条单元与所述第三子阵列分隔开的第四子阵列。
在上述SRAM器件中，其中，所述第一阈值电压大于所述第二阈值电压，条单元将所述第一存储器阵列与所述第二存储器阵列分隔开，还包括：写入电流跟踪单元的列，每个跟踪单元设置在所述第一存储器阵列和所述第二存储器阵列的行内。
在上述SRAM器件中，其中，所述第一阈值电压大于所述第二阈值电压，条单元将所述第一存储器阵列与所述第二存储器阵列分隔开，还包括：写入电流跟踪单元的列，每个跟踪单元设置在所述第一存储器阵列和所述第二存储器阵列的行内，其中，设置在所述第一存储器阵列内的跟踪单元具有第一跟踪阈值电压，并且设置在所述第二存储器阵列内的跟踪单元具有第二跟踪阈值电压。
在上述SRAM器件中，其中，所述第一阈值电压大于所述第二阈值电压，条单元将所述第一存储器阵列与所述第二存储器阵列分隔开，还包括：写入电流跟踪单元的列，每个跟踪单元设置在所述第一存储器阵列和所述第二存储器阵列的行内，其中，设置在所述第一存储器阵列内的跟踪单元具有第一跟踪阈值电压，并且设置在所述第二存储器阵列内的跟踪单元具有第二跟踪阈值电压，其中，所述第一跟踪阈值电压大于所述第二跟踪阈值电压。
在上述SRAM器件中，还包括：第三存储器阵列，包括多个存储器单元，每个存储器单元包括连接至所述位线的具有第三阈值电压的第三传输门晶体管；其中，所述第一存储器阵列和所述第二存储器阵列位于所述***输入输出电路和所述第三存储器阵列之间。
在上述SRAM器件中，还包括：第三存储器阵列，包括多个存储器单元，每个存储器单元包括连接至所述位线的具有第三阈值电压的第三传输门晶体管；其中，所述第一存储器阵列和所述第二存储器阵列位于所述***输入输出电路和所述第三存储器阵列之间，其中，所述第一阈值电压大于所述第二阈值电压，并且所述第二阈值电压大于所述第三阈值电压。
在上述SRAM器件中，还包括：第三存储器阵列，包括多个存储器单元，每个存储器单元包括连接至所述位线的具有第三阈值电压的第三传输门晶体管；其中，所述第一存储器阵列和所述第二存储器阵列位于所述***输入输出电路和所述第三存储器阵列之间，还包括：第二***输入输出电路，连接至第二位线，其中，所述第一存储器阵列、所述第二存储器阵列和所述第三存储器阵列位于所述***输入输出电路和所述第二***输入输出电路之间；其中，所述第一存储器阵列的每个存储器单元包括连接至所述第二位线的具有所述第一阈值电压的第四传输门晶体管；其中，所述第二存储器阵列的每个存储器单元包括连接至所述第二位线的具有所述第二阈值电压的第五传输门晶体管；其中，所述第三存储器阵列的每个存储器单元包括连接至所述第二位线的具有所述第三阈值电压的第六传输门晶体管；其中，所述第二阈值电压大于所述第一阈值电压和所述第三阈值电压。
在上述SRAM器件中，还包括：第三存储器阵列，包括多个存储器单元，每个存储器单元包括连接至所述位线的具有所述第二阈值电压的第三传输门晶体管；第四存储器阵列，包括多个存储器单元，每个存储器单元包括连接至所述位线的具有第三阈值电压的第四传输门晶体管；***字线驱动器电路，与所述第一存储器阵列和所述第二存储器阵列相邻；其中，所述第一存储器阵列位于所述第四存储器阵列与所述***字线驱动器电路之间，所述第二存储器阵列位于所述第三存储器阵列与所述***字线驱动器电路之间，并且所述第三存储器阵列位于所述第四存储器阵列与所述***输入输出电路之间；其中，所述第一阈值电压大于所述第二阈值电压，并且所述第二阈值电压大于所述第三阈值电压。
根据其他公开的实施例，SRAM器件包括第一存储器阵列，该第一存储器阵列包括多个存储器单元，每个存储器单元具有第一阈值电压并且连接至位线。SRAM器件还包括第二存储器阵列，该第二存储器阵列包括多个存储器单元，每个存储器单元具有第二阈值电压并且连接至位线。SRAM器件还包括连接至位线的***输入输出电路。SRAM器件还进一步包括写入电流跟踪单元的列，每个跟踪单元设置在第一存储器阵列和第二存储器阵列的行内，其中第一存储器阵列位于***输入输出电路和第二存储器阵列之间。
在上述SRAM器件中，其中，设置在所述第一存储器阵列内的跟踪单元具有第一跟踪阈值电压，并且设置在所述第二存储器阵列内的跟踪单元具有第二跟踪阈值电压。
在上述SRAM器件中，其中，设置在所述第一存储器阵列内的跟踪单元具有第一跟踪阈值电压，并且设置在所述第二存储器阵列内的跟踪单元具有第二跟踪阈值电压，所述第一跟踪阈值电压大于所述第二跟踪阈值电压。
在上述SRAM器件中，其中，所述第一存储器阵列的所述多个存储器单元中的每个包括连接至所述位线的第一传输门晶体管，每个所述第一传输门晶体管具有所述第一阈值电压；所述第二存储器阵列的所述多个存储器单元中的每个包括连接至所述位线的第二传输门晶体管，每个所述第二传输门晶体管具有所述第二阈值电压。
根据进一步公开的实施例，形成SRAM器件的方法包括提供包括多个存储器单元的第一存储器阵列，每个存储器单元包括具有第一阈值电压的第一传输门晶体管。该方法还包括提供包括多个存储器单元的第二存储器阵列，每个存储器单元包括具有第二阈值电压的第二传输门晶体管。该方法还包括：将第一传输门晶体管耦合至位线，将第二传输门晶体管耦合至位线；以及将***输入输出(I/O)电路耦合至位线，其中，第一存储器阵列位于***输入输出电路和第二存储器阵列之间。该方法还包括提供写入电流跟踪单元的列，写入电流跟踪单元包括设置在第一存储器阵列的行内并且具有第一跟踪阈值电压的第一跟踪单元以及设置在第二存储器阵列的行内并且具有第二跟踪阈值电压的第二跟踪单元。
在上述方法中，其中，所述第一阈值电压大于所述第二阈值电压。
在上述方法中，其中，所述第一阈值电压大于所述第二阈值电压，还包括：提供将所述第一存储器阵列与所述第二存储器阵列分隔开的条单元。
在上述方法中，其中，所述第一阈值电压大于所述第二阈值电压，还包括：提供多个第一存储器阵列；通过条单元将所述多个第一存储器阵列彼此分隔开；提供多个第二存储器阵列；以及通过条单元将所述多个第二存储器阵列彼此分隔开。
在上述方法中，其中，所述第一跟踪阈值电压大于所述第二跟踪阈值电压。
本发明概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基底来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种静态随机存取存储器器件，包括：
第一存储器阵列，包括多个存储器单元，每个存储器单元包括连接至位线的具有第一阈值电压的第一传输门晶体管；
第二存储器阵列，包括多个存储器单元，每个存储器单元包括连接至所述位线的具有第二阈值电压的第二传输门晶体管；以及
***输入输出电路，连接至所述位线；
其中，所述第一存储器阵列位于所述***输入输出电路和所述第二存储器阵列之间。
2.根据权利要求1所述的静态随机存取存储器器件，其中，所述第一阈值电压大于所述第二阈值电压。
3.根据权利要求2所述的静态随机存取存储器器件，其中，条单元将所述第一存储器阵列与所述第二存储器阵列分隔开。
4.根据权利要求3所述的静态随机存取存储器器件，其中，所述第一存储器阵列包括第一子阵列和通过条单元与所述第一子阵列分隔开的第二子阵列，其中，所述第二存储器阵列包括第三子阵列和和通过条单元与所述第三子阵列分隔开的第四子阵列。
5.根据权利要求3所述的静态随机存取存储器器件，还包括：
写入电流跟踪单元的列，每个跟踪单元设置在所述第一存储器阵列和所述第二存储器阵列的行内。
6.根据权利要求5所述的静态随机存取存储器器件，其中，设置在所述第一存储器阵列内的跟踪单元具有第一跟踪阈值电压，并且设置在所述第二存储器阵列内的跟踪单元具有第二跟踪阈值电压。
7.根据权利要求6所述的静态随机存取存储器器件，其中，所述第一跟踪阈值电压大于所述第二跟踪阈值电压。
8.根据权利要求1所述的静态随机存取存储器器件，还包括：
第三存储器阵列，包括多个存储器单元，每个存储器单元包括连接至所述位线的具有第三阈值电压的第三传输门晶体管；
其中，所述第一存储器阵列和所述第二存储器阵列位于所述***输入输出电路和所述第三存储器阵列之间。
9.根据权利要求8所述的静态随机存取存储器器件，其中，所述第一阈值电压大于所述第二阈值电压，并且所述第二阈值电压大于所述第三阈值电压。
10.根据权利要求8所述的静态随机存取存储器器件，还包括：
第二***输入输出电路，连接至第二位线，其中，所述第一存储器阵列、所述第二存储器阵列和所述第三存储器阵列位于所述***输入输出电路和所述第二***输入输出电路之间；
其中，所述第一存储器阵列的每个存储器单元包括连接至所述第二位线的具有所述第一阈值电压的第四传输门晶体管；
其中，所述第二存储器阵列的每个存储器单元包括连接至所述第二位线的具有所述第二阈值电压的第五传输门晶体管；
其中，所述第三存储器阵列的每个存储器单元包括连接至所述第二位线的具有所述第三阈值电压的第六传输门晶体管；
其中，所述第二阈值电压大于所述第一阈值电压和所述第三阈值电压。
11.根据权利要求1所述的静态随机存取存储器器件，还包括：
第三存储器阵列，包括多个存储器单元，每个存储器单元包括连接至所述位线的具有所述第二阈值电压的第三传输门晶体管；
第四存储器阵列，包括多个存储器单元，每个存储器单元包括连接至所述位线的具有第三阈值电压的第四传输门晶体管；
***字线驱动器电路，与所述第一存储器阵列和所述第二存储器阵列相邻；
其中，所述第一存储器阵列位于所述第四存储器阵列与所述***字线驱动器电路之间，所述第二存储器阵列位于所述第三存储器阵列与所述***字线驱动器电路之间，并且所述第三存储器阵列位于所述第四存储器阵列与所述***输入输出电路之间；
其中，所述第一阈值电压大于所述第二阈值电压，并且所述第二阈值电压大于所述第三阈值电压。
12.一种静态随机存取存储器器件，包括：
第一存储器阵列，包括连接至位线的多个存储器单元，所述多个存储器单元中的每个具有第一阈值电压；
第二存储器阵列，包括连接至所述位线的多个存储器单元，所述多个存储器单元中的每个具有第二阈值电压；
***输入输出电路，连接至所述位线；
写入电流跟踪单元的列，每个跟踪单元设置在所述第一存储器阵列和所述第二存储器阵列的行内；
其中，所述第一存储器阵列位于所述***输入输出电路和所述第二存储器阵列之间。
13.根据权利要求12所述的静态随机存取存储器器件，其中，设置在所述第一存储器阵列内的跟踪单元具有第一跟踪阈值电压，并且设置在所述第二存储器阵列内的跟踪单元具有第二跟踪阈值电压。
14.根据权利要求13所述的静态随机存取存储器器件，其中，所述第一跟踪阈值电压大于所述第二跟踪阈值电压。
15.根据权利要求12所述的静态随机存取存储器器件，其中，
所述第一存储器阵列的所述多个存储器单元中的每个包括连接至所述位线的第一传输门晶体管，每个所述第一传输门晶体管具有所述第一阈值电压；
所述第二存储器阵列的所述多个存储器单元中的每个包括连接至所述位线的第二传输门晶体管，每个所述第二传输门晶体管具有所述第二阈值电压。
16.一种形成静态随机存取存储器器件的方法，包括：
提供包括多个存储器单元的第一存储器阵列，每个存储器单元包括具有第一阈值电压的第一传输门晶体管；
提供包括多个存储器单元的第二存储器阵列，每个存储器单元包括具有第二阈值电压的第二传输门晶体管；
将所述第一传输门晶体管耦合至位线，并且将所述第二传输门晶体管耦合至所述位线；
将***输入输出电路耦合至所述位线，其中，所述第一存储器阵列位于所述***输入输出电路和所述第二存储器阵列之间；以及
提供写入电流跟踪单元的列，所述写入电流跟踪单元包括设置在所述第一存储器阵列的行内并且具有第一跟踪阈值电压的第一跟踪单元以及设置在所述第二存储器阵列的行内并且具有第二跟踪阈值电压的第二跟踪单元。
17.根据权利要求16所述的方法，其中，所述第一阈值电压大于所述第二阈值电压。
18.根据权利要求17所述的方法，还包括：
提供将所述第一存储器阵列与所述第二存储器阵列分隔开的条单元。
19.根据权利要求17所述的方法，还包括：
提供多个第一存储器阵列；
通过条单元将所述多个第一存储器阵列彼此分隔开；
提供多个第二存储器阵列；以及
通过条单元将所述多个第二存储器阵列彼此分隔开。
20.根据权利要求16所述的方法，其中，所述第一跟踪阈值电压大于所述第二跟踪阈值电压。
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