CN117279363A - 静态随机存取存储器阵列图案 - Google Patents

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郭有策
王淑如
黄莉萍
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Abstract

本发明提供一种静态随机存取存储器(SRAM)阵列图案，包含一基底，基底上定义有一第一区域、一第二区域、一第三区域以及一第四区域呈阵列排列，其中每一个区域均与其余三个区域部分重叠，其中每一个区域中均包含有一静态随机存取存储器(SRAM)单元，其中第一区域中的SRAM单元的布局与第三区域中的SRAM单元的布局相同，第二区域中的SRAM单元的布局与第四区域中的SRAM单元的布局相同，且第一区域中的SRAM单元的布局与第四区域中的SRAM单元的布局相互为沿着一水平轴的镜射图案。

Description

静态随机存取存储器阵列图案
技术领域
本发明涉及一种静态随机存取存储器(static random access memory，SRAM)，尤其是涉及一种可重复排列的静态随机存取存储器(SRAM)阵列图案。
背景技术
在一嵌入式静态随机存取存储器(embedded static random access memory,embedded SRAM)中，包含有逻辑电路(logic circuit)和与逻辑电路连接的静态随机存取存储器。静态随机存取存储器本身属于一种易失性(volatile)的存储单元(memory cell)，亦即当供给静态随机存取存储器的电力消失之后，所存储的数据会同时抹除。静态随机存取存储器存储数据的方式是利用存储单元内晶体管的导电状态来达成，静态随机存取存储器的设计是采用互耦合晶体管为基础，没有电容器放电的问题，不需要不断充电以保持数据不流失，也就是不需作存储器更新的动作，这与同属易失性存储器的动态随机存取存储器(Dynamic Random Access Memory,DRAM)利用电容器带电状态存储数据的方式并不相同。静态随机存取存储器的存取速度相当快，因此有在电脑***中当作快取存储器(cachememory)等的应用。
然而随着制作工艺线宽与曝光间距的缩减，现今SRAM元件的制作难以利用现有的架构曝出所要的图案。因此如何改良现有SRAM元件的架构来提升曝光的品质即为现今一重要课题。
发明内容
本发明提供一种静态随机存取存储器(SRAM)阵列图案，包含一基底，基底上定义有一第一区域、一第二区域、一第三区域以及一第四区域呈阵列排列，其中每一个区域均与其余三个区域部分重叠，其中每一个区域中均包含有一静态随机存取存储器(SRAM)单元，其中第一区域中的SRAM单元的布局与第三区域中的SRAM单元的布局相同，第二区域中的SRAM单元的布局与第四区域中的SRAM单元的布局相同，且第一区域中的SRAM单元的布局与第四区域中的SRAM单元的布局相互为沿着一水平轴的镜射图案。
本发明特征在于，设计SRAM单元的布局图案并且将其排列成阵列以组成SRAM阵列图案。其中部分的SRAM单元可以共享元件，例共享如接触柱。因此可以达到简化制作工艺与减少单元面积的功效。
附图说明
图1为本发明的一SRAM单元的电路图；
图2、图3与图4为本发明一优选实施例的一静态随机存取存储器(SRAM)单元的布局图；
图5为将四个SRAM单元排列成本发明的一实施例的SRAM阵列图案的示意图；
图6为本发明的另一实施例中的SRAM单元的布局图案的示意图。
符号说明
10:静态随机存取存储器单元
12:基底
100:静态随机存取存储器阵列图案
BL1:第一位线
BL2:第二位线
F:鳍状结构
G:栅极结构
G1:栅极结构
G2:栅极结构
G3:栅极结构
G4:栅极结构
M1:金属导线
M2:金属导线
M0CT:金属层
M0PY:金属层
N1:存储节点
N2:存储节点
PU1:第一上拉晶体管
PU2:第二上拉晶体管
PD1:第一下拉晶体管
PD2:第二下拉晶体管
PG1:第一存取晶体管
PG2:第二存取晶体管
R:区域
R1:第一区域
R2:第二区域
R3:第三区域
R4:第四区域
V0:接触柱
V1:接触柱
Vcc:电压源
Vss:电压源
WL:字线
X1:宽度
X2:线宽
Y:长度
具体实施方式
为使熟悉本发明所属技术领域的本领域技术人员能更进一步了解本发明，下文特列举本发明的优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。
为了方便说明，本发明的各附图仅为示意以更容易了解本发明，其详细的比例可依照设计的需求进行调整。在文中所描述对于图形中相对元件的上下关系，在本领域的人都应能理解其是指物件的相对位置而言，因此都可以翻转而呈现相同的构件，此都应同属本说明书所揭露的范围，在此容先叙明。
本发明提供一种静态随机存取存储器(embedded static random accessmemory,embedded SRAM)的阵列图案。更具体来说，本发明最小单位的SRAM阵列图案将会由4个SRAM单元所组成，并排列成2×2的阵列。为了方便说明，以下先介绍单一个SRAM单元的电路以及其布局图案，如下段落所示。
请参考图1，图1绘示本发明的一SRAM单元的电路图。在本实施例中，一SRAM单元10较佳由一第一上拉元件(Pull-Up device)PU1、一第二上拉元件PU2、一第一下拉元件(Pull-Down device)PD1、一第二下拉元件PD2、一第一存取元件(pass gate device)PG1和一第二存取元件PG2构成正反器(flip-flop)，其中第一上拉元件PU1和第二上拉元件PU2、第一下拉元件PD1和第二下拉元件PD2构成栓锁电路(latch)，使数据可以栓锁在存储节点(Storage Node)N1或N2。另外，第一上拉元件PU1和第二上拉元件PU2是作为主动负载之用，其也可以一般的电阻来取代作为上拉元件，在此情况下即为四晶体管静态随机存取存储器(four-device SRAM,4T-SRAM)。另外在本实施例中，第一上拉元件PU1和第二上拉元件PU2各自之一源极区域电连接至一电压源Vcc，第一下拉元件PD1和第二下拉元件PD2各自之一源极区域电连接至一电压源Vss。
在一实施例中，SRAM单元10的第一上拉元件PU1、第二上拉元件PU2是由P型金属氧化物半导体(P-type metal oxide semiconductor,PMOS)晶体管所组成，而第一下拉元件PD1、第二下拉元件PD2和第一存取元件PG1、第二存取元件PG2则是由N型金属氧化物半导体(N-type metal oxide semiconductor,NMOS)晶体管所组成，但本发明不限于此。其中，第一上拉元件PU1和第一下拉元件PD1一同构成一反向器(inverter)，且这两者所构成的串接电路其两端点分别耦接于一电压源Vcc与一电压源Vss；同样地，第二上拉元件PU2与第二下拉元件PD2构成另一反向器，而这两者所构成的串接电路其两端点也分别耦接于电压源Vcc与电压源Vss。上述两反向器互相耦合以存储数据。
此外，在存储节点N1处，是分别电连接有第二下拉元件PD2和第二上拉元件PU2的栅极(gate)、及第一下拉元件PD1、第一上拉元件PU1和第一存取元件PG1的漏极(Drain)；同样地，在存储节点N2上，也分别电连接有第一下拉元件PD1和第一上拉元件PU1的栅极、及第二下拉元件PD2、第二上拉元件PU2和第二存取元件PG2的漏极。至于第一存取元件PG1和第二存取元件PG2的栅极则分别耦接至字线(Word Line)WL，而第一存取元件PG1和第二存取元件PG2的源极(Source)则分别耦接至相对应的位线(Bit Line)BL1与BL2。
上述SRAM单元10包含有六个晶体管，因此又能称为六晶体管静态随机存取存储器(6T-SRAM)。但本发明的SRAM单元不限于使用6T-SRAM，其他例如更多晶体管的SRAM图案，如8T-SRAM、10T-SRAM也能当作本发明的SRAM单元。另外，以上的各晶体管也可包含其他P形晶体管及N形晶体管的组合，且本发明的静态随机存取存储器单元可应用于平面晶体管或立体场效晶体管(即Fin-FET)中，下述布局图案以立体场效晶体管为例。
图2～图4为本发明一优选实施例的一静态随机存取存储器(SRAM)单元的布局图。在本实施例中，静态随机存取存储器单元10位于一区域R内，并设于一基底12上，例如一硅基底或硅覆绝缘(SOI)基板，基底12上设有多条相互平行排列的鳍状结构F，且各鳍状结构F周围设有浅沟隔离(图未示)。
此外，基底12上包含有多个栅极结构G，上述各晶体管(包含第一上拉晶体管PU1、第二上拉晶体管PU2、第一下拉晶体管PD1、第二下拉晶体管PD2、第一存取晶体管PG1、第二存取晶体管PG2)都包含有一栅极结构G跨越于至少一鳍状结构F上，并构成各晶体管。
如图2所示，为了明确定义各栅极结构G的位置，将栅极结构G区分为第一栅极结构G1、第二栅极结构G2、第三栅极结构G3、第四栅极结构G4。其中第一栅极结构G1跨越于鳍状结构F上形成第一上拉晶体管PU1、第一下拉晶体管PD1；第二栅极结构G2跨越于鳍状结构F上形成第一存取晶体管PG1；第三栅极结构G3跨越于鳍状结构F上形成第二上拉晶体管PU2、第二下拉晶体管PD2；第四栅极结构G4跨越于鳍状结构F上形成第二存取晶体管PG2。可理解的是，第一栅极结构G1、G2、G3、G4都属于栅极结构G。
本发明中，栅极结构G1、G2、G3、G4为长条形状结构，都沿着一第一方向排列(例如X轴)，各鳍状结构F则沿着一第二方向排列(例如Y轴)。较佳而言，第一方向与第二方向互相垂直。
在区域R内，还包含有多个金属层，在此将部分连接各晶体管的栅极的金属层定义为M0PY，而连接各晶体管的源极/漏极的金属层定义为M0CT。其中图2中金属层M0PY与金属层M0CT分别以不同的网底表示。但实际上金属层M0PY与金属层M0CT差异在于连接的元件不同，两者实际上均属于金属层，且可以包含相同材质，但不限于此。此外，为了更清楚说明，在图2中还将各元件所连接的晶体管、存储节点、字线、位线、电压源等标示在金属层M0PY、M0CT或是栅极结构G上，以清楚显示各元件的连接关系。
此外，图2中还包含有多个接触柱(via)V0，其中接触柱V0用于连接金属层M0PY、M0CT至后续所形成的其他导电层(例如半导体制作工艺中常见的M1、V1、M2等)。同样地为了更清楚说明，在图2中的各接触柱V0标示所连接的电压源、字线、位线等。
后续如图3与图4所示，在金属层M0PY、M0CT、接触柱V0与栅极结构G上继续形成多个以及金属导线(metal trace)与其他的接触柱(via)，以将各晶体管连接到相应的元件、电压源或是字线、位线等。如图3所示，形成多条金属导线M1，然后如图4所示，再继续形成多个接触柱V1以及多条金属导线M2。值得注意的是，接触柱V1设置在晶体管(例如PG1、PD1等)的***区域，因此有利于后续SRAM阵列图案中，相邻的SRAM单元共用接触柱V1。另外为了简洁附图，在图3以及图4中，有些属于前一层布局图案的元件标号并未标示，而仅以不同的网底表示各元件，该些未标出的元件可以参考图2。
由以上图2至图4已经绘示单一个SRAM单元10的布局图案，而本发明所提供最小单位的SRAM阵列图案则是由四个SRAM单元10所排列成。图5绘示将四个SRAM单元排列成本发明的一实施例的SRAM阵列图案的示意图。
如图5所示，SRAM阵列图案100是由四个SRAM单元10所排列成，值得注意的是，本发明的SRAM阵列图案100的特征在于，四个SRAM单元10相互共用一部分的接触柱V0、V1或金属导线M1、M2，也就是说相邻的SRAM单元共用一部分的元件，如此一来可以达到简化制作工艺与减少单元面积的功效。
图5中，SRAM阵列图案100包含有四个区域，分别是第一区域R1、第二区域R2、第三区域R3与第四区域R4。其中每一个区域R1～R4都与其他三个区域有一部分的重叠。其中，第一区域R1至第四区域R4均各自包含有一SRAM单元10(如图2至图4所示)位于其中。为了简化附图，图5中位于各区域内的SRAM单元仅简单绘出关键的元件位置以方便对照上图，包含鳍状结构F、第一上拉晶体管PU1、第二上拉晶体管PU2、第一下拉晶体管PD1、第二下拉晶体管PD2、第一存取晶体管PG1、第二存取晶体管PG2以及接触柱V1。其余的元件例如栅极结构、金属层M0CT、金属层M0PY、金属导线M1、M2均省略而没有绘于图5中。但可理解的是该些元件仍应存在于SRAM阵列图案100中，只是被省略而没有绘出。
图5中的第一区域R1至第四区域R4均各自包含有一SRAM单元，各SRAM单元根据一定的规则进行排列。在本实施例中，第一区域R1至第四区域R4排列成一2×2阵列，第一区域R1与第二区域R2在水平方向对齐、第一区域R1与第四区域R4在垂直方向对齐，且第一区域R1与第三区域R3位于对角线的两端、第二区域R2与第四区域R4位于另一对角线的两端。值得注意的是，第一区域R1与第三区域R3中的SRAM单元的布局彼此相同，且同时也与上述图2～图4所示的SRAM单元10的布局相同(可参考内部各元件的排列方向)。而第二区域R2与第四区域R4内的SRAM单元的布局也彼此相同，但是第二区域R2(或第四区域R4)的SRAM单元的布局则与第一区域R1内的SRAM单元的布局的方向不同。具体而言，第一区域R1内的SRAM单元的布局与第二区域R2(或第四区域R4)的SRAM单元的布局互相为沿着X轴的镜射图案。也就是说，第一区域R1内的SRAM单元的布局与第四区域R4的SRAM单元的布局互相为沿着一水平X轴的上下翻转图案。
此外，第一区域R1与其余三个区域均有部分重叠。其中以第一区域R1为例进行说明，在第一区域R1不与其他区域重叠的部分包含有上述SRAM单元中的第一上拉晶体管PU1、第二上拉晶体管PU2、第一下拉晶体管PD1、第二下拉晶体管PD2、第一存取晶体管PG1、第二存取晶体管PG2等晶体管，而部分的接触柱V1则位于与第一区域R1与其他区域重叠的部分，并且与其他区域共用接触柱V1。举例来说，如图5所示，第一区域R1与第二区域R2的重叠部分定义为OP12，且连接字线WL的接触柱V1以及连接电压源Vss的接触柱V1位于重叠部分OP12内，意味着第一区域R1与第二区域R2内的SRAM单元共用连接字线WL的接触柱V1以及连接电压源Vss的接触柱V1。其他区域也以此类推，第一区域R1与第三区域R3的重叠部分定义为OP13，且连接电压源Vss的接触柱V1位于重叠部分OP13内；第一区域R1与第四区域R4的重叠部分定义为OP14，且连接电压源Vss的接触柱V1位于重叠部分OP14内。
上述由4个SRAM单元所排列成的SRAM阵列图案100，由于各SRAM单元均有一部分的元件共用，因此可以减少整体元件的面积。此外由于各SRAM单元彼此之间的图案互为相同或是镜像翻转，因此布局图案的设计较为精简，具有容易制作与提高良率的优点。
在本发明的其他实施例中，SRAM单元内部的布局图案可以进行调整，包含如上所述的以8T-SRAM或是10T-SRAM当作SRAM单元，或是根据需求改变布局图案的形状、元件的数量等，仅需要排列成阵列之后的排列方向满足图5所示的规律，均属于本发明的涵盖范围内。
图6绘示本发明的另一实施例中的SRAM单元的布局图案。如图6所示，本实施例中多数元件均与图2中的SRAM单元类似，因此该些元件不重复赘述。而本实施例与图2的实施例差别在于，本实施例中SRAM单元改变了鳍状结构F的数量，具体而言有两根鳍状结构F通过第一下拉晶体管PD1与第一存取晶体管PG1(图2中仅有单根鳍状结构F)，同样地也有两根鳍状结构F通过第二下拉晶体管PD2与第二存取晶体管PG2(图2中仅有单根鳍状结构F)。增加鳍状结构的数量，可相应提高通过晶体管的电流，如此一来可以制作成电流需求较高的元件。本实施例也属于本发明的涵盖范围内。在一些实施例中，当不同区域的SRAM相互组合时(如图5的组合方式)，可以不同区域的SRAM单元包含有不同数量的鳍状结构F，例如第一区域R1内的SRAM单元中的有两根鳍状结构F通过第一下拉晶体管PD1与第一存取晶体管PG1，而第二区域R2内有一根鳍状结构F通过第一下拉晶体管PD1与第一存取晶体管PG1。这种结构也属于本发明的涵盖范围内。
如图6所示，本实施例中的(SRAM)图案10的所在区域的宽度定义为X1、长度定义为Y，而两根相邻的鳍状结构F之间的线宽(pitch)定义为X2，其中较佳而言满足X1/X2的比值为以下数值之一:10.75、11、11.25、11.5。此外关于图2所示的SRAM单元，由于在设计时已经预留足够空间，因此即使在SRAM单元内形成更多鳍状结构F(如与图6所示的SRAM单元)，其SRAM单元的面积也不会改变，也就是说较佳而言本案图2所示的SRAM单元与图6所示的SRAM单元面积相同。
根据以上说明书与附图，本发明提供一种静态随机存取存储器(SRAM)阵列图案100，包含一基底12，基底上定义有一第一区域R1、一第二区域R2、一第三区域R3以及一第四区域R4呈阵列排列，其中每一个区域均与其余三个区域部分重叠，其中每一个区域中均包含有一静态随机存取存储器(SRAM)图案10，其中第一区域R1中的SRAM单元的布局与第三区域中的SRAM单元的布局相同，第二区域R2中的SRAM单元的布局与第四区域中的SRAM单元的布局相同，且第一区域R1中的SRAM单元的布局与第四区域R4中的SRAM单元的布局相互为沿着一水平轴的镜射图案。
在本发明的一些实施例中，其中第一区域R1与第二区域R2在一水平方向对齐，第一区域R1与第四区域R4在一垂直方向对齐。
在本发明的一些实施例中，其中第一区域R1、第二区域R2、第三区域R3与第四区域R4排列成一2×2阵列，且第一区域R1与第三区域R3位于对角线的两端，第二区域R2与第四区域R4位于另一对角线的两端。
在本发明的一些实施例中，其中位于第一区域R1内的SRAM单元还包含有至少一Vss接触(即接触电压源Vss的接触柱V1)电连接一Vss电源，以及一WL接触(即接触字线WL的接触柱V1)电连接一字线WL。
在本发明的一些实施例中，其中第一区域R1中的SRAM单元以及第二区域R2的SRAM单元共用Vss接触以及WL接触，且Vss接触以及WL接触位于第一区域与第二区域的一重叠范围OP12内。
在本发明的一些实施例中，其中第一区域R1中的SRAM单元以及第三区域R3的SRAM单元共用Vss接触，但不共用WL接触，且Vss接触位于第一区域R1与第三区域R3的一重叠范围OP13内。
在本发明的一些实施例中，其中第一区域R1中的SRAM单元以及第四区域R4的SRAM单元共用Vss接触，但不共用WL接触，且Vss接触位于第一区域与第四区域的一重叠范围内。
在本发明的一些实施例中，其中各SRAM单元包含有多个晶体管，其中些晶体管至少包含有一第一上拉晶体管(PU1)、一第一下拉晶体管(PD1)、一第二上拉晶体管(PU2)、一第二下拉晶体管(PD2)、一第一存取晶体管(PG1)以及一第二存取晶体管(PG2)。
在本发明的一些实施例中，其中还包含有多条鳍状结构F位于基底12上，以及多条栅极结构G与各鳍状结构F交叉并形成各晶体管(包含上述第一上拉晶体管PU1、第二上拉晶体管PU2、第一下拉晶体管PD1、第二下拉晶体管PD2、第一存取晶体管PG1、第二存取晶体管PG2)。
在本发明的一些实施例中，其中位于第一区域R1内，包含一条栅极结构G跨越于一条鳍状结构F上，以构成第一下拉晶体管(PD1)。
在本发明的一些实施例中，其中位于第二区域R2内，包含一条栅极结构G跨越于两条鳍状结构F上，以构成第一下拉晶体管(PD1)，其中第二区域R2的一宽度定义为X1，两条鳍状结构之间的线宽定义为X2，其中X1/X2等于以下数值之一:10.75、11、11.25、11.5。
在本发明的一些实施例中，其中第一区域R1与第二区域R2的面积相同。
在本发明的一些实施例中，其中位于第一区域R1内的第一上拉晶体管(PU1)、第一下拉晶体管(PD1)、第二上拉晶体管(PU2)、第二下拉晶体管(PD2)、第一存取晶体管(PG1)以及第二存取晶体管(PG2)不位于第一区域与第二区域的一重叠范围OP12内。
本发明特征在于，设计SRAM单元的布局图案并且将其排列成阵列以组成SRAM阵列图案。其中部分的SRAM单元可以共享元件，例如共享接触柱。因此可以达到简化制作工艺与减少单元面积的功效。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (13)

1.一种静态随机存取存储器(SRAM)阵列图案，包含:
基底，该基底上定义有第一区域、第二区域、第三区域以及第四区域呈阵列排列，其中每一个区域均与其余三个区域部分重叠；
其中每一个区域中均包含有静态随机存取存储器(SRAM)单元；
其中该第一区域中的该SRAM单元的布局与该第三区域中的该SRAM单元的布局相同，该第二区域中的该SRAM单元的布局与该第四区域中的该SRAM单元的布局相同，且该第一区域中的该SRAM单元的布局与该第四区域中的该SRAM单元的布局相互为沿着水平轴的镜射图案。
2.如权利要求1所述的静态随机存取存储器阵列图案，其中该第一区域与该第二区域在水平方向对齐，该第一区域与该第四区域在垂直方向对齐。
3.如权利要求1所述的静态随机存取存储器阵列图案，其中该第一区域、该第二区域、该第三区域与该第四区域排列成2×2阵列，且该第一区域与该第三区域位于对角线的两端，该第二区域与该第四区域位于另一对角线的两端。
4.如权利要求1所述的静态随机存取存储器阵列图案，其中位于该第一区域内的该SRAM单元还包含有至少一电压源(Vss)接触电连接电压源(Vss)电源，以及字线接触电连接字线。
5.如权利要求4所述的静态随机存取存储器阵列图案，其中该第一区域中的该SRAM单元以及该第二区域的该SRAM单元共用该电压源(Vss)接触以及该字线接触，且该电压源(Vss)接触以及该字线接触位于该第一区域与该第二区域的重叠范围内。
6.如权利要求4所述的静态随机存取存储器阵列图案，其中该第一区域中的该SRAM单元以及该第三区域的该SRAM单元共用该电压源(Vss)接触，但不共用该字线接触，且该电压源(Vss)接触位于该第一区域与该第三区域的重叠范围内。
7.如权利要求4所述的静态随机存取存储器阵列图案，其中该第一区域中的该SRAM单元以及该第四区域的该SRAM单元共用该电压源(Vss)接触，但不共用该字线接触，且该电压源(Vss)接触位于该第一区域与该第四区域的重叠范围内。
8.如权利要求1所述的静态随机存取存储器阵列图案，其中各该SRAM单元包含有多个晶体管，其中该些晶体管至少包含有第一上拉晶体管(PU1)、第一下拉晶体管(PD1)、第二上拉晶体管(PU2)、第二下拉晶体管(PD2)、第一存取晶体管(PG1)以及第二存取晶体管(PG2)。
9.如权利要求8所述的静态随机存取存储器阵列图案，其中还包含有多条鳍状结构位于该基底上，以及多条栅极结构与各该鳍状结构交叉并形成该些晶体管。
10.如权利要求9所述的静态随机存取存储器阵列图案，其中位于该第一区域内，包含一条该栅极结构跨越于一条该鳍状结构上，以构成该第一下拉晶体管(PD1)。
11.如权利要求10所述的静态随机存取存储器阵列图案，其中位于该第二区域内，包含一条该栅极结构跨越于两条该鳍状结构上，以构成该第一下拉晶体管(PD1)，其中该第二区域的宽度定义为X1，该两条鳍状结构之间的线宽(pitch)定义为X2，其中X1/X2等于以下数值之一:10.75、11、11.25、11.5。
12.如权利要求11所述的静态随机存取存储器阵列图案，其中该第一区域与该第二区域的面积相同。
13.如权利要求8所述的静态随机存取存储器阵列图案，其中位于该第一区域内的该第一上拉晶体管(PU1)、该第一下拉晶体管(PD1)、该第二上拉晶体管(PU2)、该第二下拉晶体管(PD2)、该第一存取晶体管(PG1)以及该第二存取晶体管(PG2)不位于该第一区域与该第二区域的重叠范围内。
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