CN112463018B - 指令传送方法、存储器控制电路单元及存储器存储装置 - Google Patents

Abstract

本发明提供一种指令传送方法、存储器控制电路单元及存储器存储装置。所述方法包括：发送多个指令序列以及一状态读取指令序列至电性连接可复写式非易失性存储器模块的存储器接口；以及通过存储器接口存储所述多个指令序列，并将所述状态读取指令序列传送至可复写式非易失性存储器模块。

Description

指令传送方法、存储器控制电路单元及存储器存储装置

技术领域

本发明涉及一种指令传送方法、存储器控制电路单元及存储器存储装置。

背景技术

数字相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。

一般来说，当存储器管理电路从主机***接收到用以存取可复写式非易失性存储器模块的一高阶指令(例如，读取指令、写入指令或抹除指令等)时，存储器管理电路需将此高阶指令转换为可复写式非易失性存储器模块可读取的指令序列(亦称为，低阶语言)，才可以让可复写式非易失性存储器模块根据此指令序列执行对应的操作。在现有技术中，在将高阶指令转换为指令序列之前，存储器管理电路通常会先通过存储器接口发送一状态读取指令序列至可复写式非易失性存储器模块。当存储器管理电路接收到可复写式非易失性存储器模块根据所述状态读取指令序列所产生的回应信号时，存储器管理电路才会根据此回应信号选择目前要执行的高阶指令，并且将所决定的高阶指令转换为指令序列后传送给可复写式非易失性存储器模块以进行存取操作。

也就是说，从存储器管理电路产生状态读取指令序列至存储器管理电路传送指令序列至可复写式非易失性存储器模块的两个操作之间通常需要较长的延迟时间。特别是，假设可复写式非易失性存储器模块在前述的延迟时间中一直是处于一准备状态(即，可以用于接收并执行指令序列的状态)，则在该延迟时间中实质上并没有执行任何存取可复写式非易失性存储器模块的指令序列，此情况导致可复写式非易失性存储器模块使用效率不佳的问题。

因此，如何更有效率地发送欲执行的指令序列给可复写式非易失性存储器模块并提升可复写式非易失性存储器模块的使用效率，是本领域技术人员所欲解决的问题之一。

发明内容

本发明提供一种指令传送方法、存储器控制电路单元及存储器存储装置，可以提升可复写式非易失性存储器模块的使用效率。

本发明提出一种指令传送方法，用于一可复写式非易失性存储器模块，所述方法包括：发送多个指令序列以及一状态读取指令序列至电性连接所述可复写式非易失性存储器模块的一存储器接口；以及通过所述存储器接口存储所述多个指令序列，并将所述状态读取指令序列传送至所述可复写式非易失性存储器模块。

在本发明的一实施例中，其中所述多个指令序列包括一第一指令序列以及一第二指令序列，所述方法还包括：通过所述存储器接口接收由所述可复写式非易失性存储器模块所回传用以回应所述状态读取指令序列的一回应信号；以及通过所述存储器接口根据所述回应信号从存储在所述存储器接口中的所述多个指令序列选择所述第一指令序列，并将所述第一指令序列传送至所述可复写式非易失性存储器模块。

在本发明的一实施例中，所述可复写式非易失性存储器模块包括多个存储器子模块，所述第一指令序列用以存取所述多个存储器子模块中的一第一存储器子模块，且所述第二指令序列用以存取所述多个存储器子模块中的一第二存储器子模块。

在本发明的一实施例中，通过所述存储器接口根据所述回应信号从存储在所述存储器接口中的所述多个指令序列选择所述第一指令序列的步骤包括：当所述回应信号用以表示所述第一存储器子模块为一准备状态且所述第二存储器子模块为一忙碌状态时，执行通过所述存储器接口根据所述回应信号从存储在所述存储器接口中的所述多个指令序列选择所述第一指令序列的步骤。

在本发明的一实施例中，其中发送所述多个指令序列以及所述状态读取指令序列至电性连接所述可复写式非易失性存储器模块的所述存储器接口的步骤之前，所述方法还包括：从一主机***接收用以存取所述可复写式非易失性存储器模块的多个高阶指令；执行一排程操作以排列所述多个高阶指令的一执行顺序；根据所述执行顺序从所述多个高阶指令中选择一第一高阶指令以及一第二高阶指令；以及将所述第一高阶指令转换为一第一指令序列，并且将所述第二高阶指令转换为一第二指令序列。

本发明提出一种存储器控制电路单元，用于控制一可复写式非易失性存储器模块，所述存储器控制电路单元包括：主机接口、存储器接口与存储器管理电路。主机接口用以电性连接至一主机***。存储器接口用以电性连接至所述可复写式非易失性存储器模块。存储器管理电路电性连接至所述主机接口以及所述存储器接口。所述存储器管理电路用以发送多个指令序列以及一状态读取指令序列至所述存储器接口。所述存储器接口用以存储所述多个指令序列，并将所述状态读取指令序列传送至所述可复写式非易失性存储器模块。

在本发明的一实施例中，所述多个指令序列包括一第一指令序列以及一第二指令序列，所述存储器接口还用以接收由所述可复写式非易失性存储器模块所回传用以回应所述状态读取指令序列的一回应信号。所述存储器接口还用以根据所述回应信号从存储在所述存储器接口中的所述多个指令序列选择所述第一指令序列，并将所述第一指令序列传送至所述可复写式非易失性存储器模块。

在本发明的一实施例中，所述可复写式非易失性存储器模块包括多个存储器子模块，所述第一指令序列用以存取所述多个存储器子模块中的一第一存储器子模块，且所述第二指令序列用以存取所述多个存储器子模块中的一第二存储器子模块。

在本发明的一实施例中，在根据所述回应信号从存储在所述存储器接口中的所述多个指令序列选择所述第一指令序列的运作中，当所述回应信号用以表示所述第一存储器子模块为一准备状态且所述第二存储器子模块为一忙碌状态时，所述存储器接口还用以执行根据所述回应信号从存储在所述存储器接口中的所述多个指令序列选择所述第一指令序列的运作。

在本发明的一实施例中，在发送所述多个指令序列以及所述状态读取指令序列至电性连接所述可复写式非易失性存储器模块的所述存储器接口的运作之前，所述存储器管理电路还用以从所述主机***接收用以存取所述可复写式非易失性存储器模块的多个高阶指令。所述存储器管理电路还用以执行一排程操作以排列所述多个高阶指令的一执行顺序。所述存储器管理电路还用以根据所述执行顺序从所述多个高阶指令中选择一第一高阶指令以及一第二高阶指令。所述存储器管理电路还用以将所述第一高阶指令转换为一第一指令序列，并且将所述第二高阶指令转换为一第二指令序列。

本发明提出一种存储器存储装置，包括：连接接口单元、可复写式非易失性存储器模块与存储器控制电路单元。连接接口单元用以电性连接至一主机***。存储器控制电路单元包括存储器管理电路以及存储器接口，所述存储器控制电路单元电性连接至所述连接接口单元并且通过所述存储器接口电性连接至所述可复写式非易失性存储器模块。所述存储器管理电路用以发送多个指令序列以及一状态读取指令序列至所述存储器接口。所述存储器接口用以存储所述多个指令序列，并将所述状态读取指令序列传送至所述可复写式非易失性存储器模块。

在本发明的一实施例中，所述多个指令序列包括一第一指令序列以及一第二指令序列，所述存储器接口还用以接收由所述可复写式非易失性存储器模块所回传用以回应所述状态读取指令序列的一回应信号。所述存储器接口还用以根据所述回应信号从存储在所述存储器接口中的所述多个指令序列选择所述第一指令序列，并将所述第一指令序列传送至所述可复写式非易失性存储器模块。

在本发明的一实施例中，所述可复写式非易失性存储器模块包括多个存储器子模块，所述第一指令序列用以存取所述多个存储器子模块中的一第一存储器子模块，且所述第二指令序列用以存取所述多个存储器子模块中的一第二存储器子模块。

在本发明的一实施例中，在根据所述回应信号从存储在所述存储器接口中的所述多个指令序列选择所述第一指令序列的运作中，当所述回应信号用以表示所述第一存储器子模块为一准备状态且所述第二存储器子模块为一忙碌状态时，所述存储器接口还用以执行根据所述回应信号从存储在所述存储器接口中的所述多个指令序列选择所述第一指令序列的运作。

在本发明的一实施例中，在发送所述多个指令序列以及所述状态读取指令序列至所述存储器接口的运作之前，所述存储器控制电路单元还用以从所述主机***接收用以存取所述可复写式非易失性存储器模块的多个高阶指令。所述存储器控制电路单元还用以执行一排程操作以排列所述多个高阶指令的一执行顺序。所述存储器控制电路单元还用以根据所述执行顺序从所述多个高阶指令中选择一第一高阶指令以及一第二高阶指令。所述存储器控制电路单元还用以将所述第一高阶指令转换为一第一指令序列，并且将所述第二高阶指令转换为一第二指令序列。

基于上述，在本发明的指令传送方法、存储器控制电路单元及存储器存储装置中，由于回应信号不需要传送至存储器管理电路进行判断而是通过存储器接口直接根据回应信号从存储在存储器接口中的指令序列选择可以被执行的指令序列，此方式可以有效地解决在现有技术中从存储器管理电路产生状态读取指令序列至存储器管理电路传送用以存取可复写式非易失性存储器模块的指令序列至可复写式非易失性存储器模块的两个操作之间的延迟时间过长的问题，并且可以提升可复写式非易失性存储器模块的使用效率。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是根据本发明的一范例实施例所示出的主机***、存储器存储装置及输入/输出(I/O)装置的示意图；

图2是根据本发明的另一范例实施例所示出的主机***、存储器存储装置及I/O装置的示意图；

图3是根据本发明的另一范例实施例所示出的主机***与存储器存储装置的示意图；

图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图；

图5是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图；

图6是根据本发明一范例实施例所示出的可复写式非易失性存储器模块的概要方块图；

图7是根据本发明一范例实施例所示出的指令传送方法的示意图；

图8是根据本发明一范例实施例所示出的指令传送方法的流程图。

附图标号说明：

30、10：存储器存储装置

31、11：主机***

110：***总线

111：处理器

112：随机存取存储器

113：只读存储器

114：数据传输接口

12：输入/输出(I/O)装置

20：主机板

201：随身盘

202：存储卡

203：固态硬盘

204：无线存储器存储装置

205：全球定位***模块

206：网络接口卡

207：无线传输装置

208：键盘

209：屏幕

210：喇叭

32：SD卡

33：CF卡

34：嵌入式存储装置

341：嵌入式多媒体卡

342：嵌入式多芯片封装存储装置

402：连接接口单元

404：存储器控制电路单元

406：可复写式非易失性存储器模块

502：存储器管理电路

504：主机接口

506：存储器接口

508：错误检查与校正电路

510：缓冲存储器

512：电源管理电路

310：第一存储器子模块

320：第二存储器子模块

330：第三存储器子模块

340：第四存储器子模块

316、326、336、346：数据总线

410(0)～410(N)、420(0)～420(N)、430(0)～430(N)、440(0)～440(N)：实体抹除单元

S801：从主机***接收用以存取可复写式非易失性存储器模块的多个高阶指令的步骤

S803：执行排程操作以排列前述多个高阶指令的一执行顺序的步骤

S805：根据前述执行顺序从前述多个高阶指令中选择第一高阶指令以及第二高阶指令的步骤

S807：将第一高阶指令转换为第一指令序列，并且将第二高阶指令转换为第二指令序列的步骤

S809：发送第一指令序列、第二指令序列以及状态读取指令序列至存储器接口的步骤

S811：通过存储器接口存储第一指令序列与第二指令序列，并将状态读取指令序列传送至可复写式非易失性存储器模块的步骤

S813：通过存储器接口接收由可复写式非易失性存储器模块所回传用以回应状态读取指令序列的回应信号的步骤

S815：通过存储器接口根据此回应信号从存储在存储器接口中的第一指令序列与第二指令序列选择第一指令序列，并将第一指令序列传送至可复写式非易失性存储器模块的步骤

具体实施方式

一般而言，存储器存储装置(亦称，存储器存储***)包括可复写式非易失性存储器模块(rewritable non-volatile memory module)与控制器(亦称，控制电路)。通常存储器存储装置是与主机***一起使用，以使主机***可将数据写入至存储器存储装置或从存储器存储装置中读取数据。

图1是根据本发明的一范例实施例所示出的主机***、存储器存储装置及输入/输出(I/O)装置的示意图。图2是根据本发明的另一范例实施例所示出的主机***、存储器存储装置及I/O装置的示意图。

请参照图1与图2，主机***11一般包括处理器111、随机存取存储器(randomaccess memory,RAM)112、只读存储器(read only memory,ROM)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114皆电性连接至***总线(system bus)110。

在本范例实施例中，主机***11是通过数据传输接口114与存储器存储装置10电性连接。例如，主机***11可经由数据传输接口114将数据存储至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机***11是通过***总线110与I/O装置12电性连接。例如，主机***11可经由***总线110将输出信号传送至I/O装置12或从I/O装置12接收输入信号。

在本范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114可设置在主机***11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以经由有线或无线方式电性连接至存储器存储装置10。存储器存储装置10可例如是随身盘201、存储卡202、固态硬盘(Solid State Drive,SSD)203或无线存储器存储装置204。无线存储器存储装置204可例如是近距离无线通讯(NearField Communication,NFC)存储器存储装置、无线传真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通讯技术为基础的存储器存储装置。此外，主机板20也可以通过***总线110电性连接至全球定位***(Global Positioning System,GPS)模块205、网络接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各式I/O装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。

在一范例实施例中，所提及的主机***为可实质地与存储器存储装置配合以存储数据的任意***。虽然在上述范例实施例中，主机***是以电脑***来作说明，然而，图3是根据本发明的另一范例实施例所示出的主机***与存储器存储装置的示意图。请参照图3，在另一范例实施例中，主机***31也可以是数字相机、摄影机、通讯装置、音频播放器、视频播放器或平板电脑等***，而存储器存储装置30可为其所使用的安全数字(SecureDigital,SD)卡32、小型快闪(Compact Flash,CF)卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embedded Multi MediaCard,eMMC)341和/或嵌入式多芯片封装(embedded Multi Chip Package,eMCP)存储装置342等各类型将存储器模块直接电性连接于主机***的基板上的嵌入式存储装置。

图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图。

请参照图4，存储器存储装置10包括连接接口单元402、存储器控制电路单元404与可复写式非易失性存储器模块406。

连接接口单元402用以将存储器存储装置10电性连接至主机***11。在本范例实施例中，连接接口单元402是符合高速周边零件连接接口(Peripheral ComponentInterconnect Express,PCI Express)标准，且相容于快速非易失性存储器(NVM express)接口标准。具体而言，快速非易失性存储器接口标准为一种主机***与存储器装置之间通讯的协议，其定义了存储器存储装置的控制器与主机***的作业***之间的寄存器接口、指令集与功能集，并通过对存储器存储装置的接口标准最佳化，来促进以PCIe接口为主的存储器存储装置的数据存取速度与数据传输速率。然而，在另一范例实施例中，连接接口单元402亦可以是符合其他适合的标准。此外，连接接口单元402可与存储器控制电路单元404封装在一个芯片中，或者连接接口单元402是布设于一包含存储器控制电路单元404的芯片外。

存储器控制电路单元404用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令并且根据主机***11的指令在可复写式非易失性存储器模块406中进行数据的写入、读取与抹除等运作。

可复写式非易失性存储器模块406是电性连接至存储器控制电路单元404并且用以存储主机***11所写入的数据。可复写式非易失性存储器模块406可以是单阶存储单元(Single Level Cell,SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个比特的快闪存储器模块)、多阶存储单元(Multi Level Cell,MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个比特的快闪存储器模块)、多阶存储单元(Triple Level Cell，TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个比特的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。

可复写式非易失性存储器模块406中的每一个存储单元是以电压(以下亦称为临界电压)的改变来存储一或多个比特。具体来说，每一个存储单元的控制栅极(controlgate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制栅极，可以改变电荷补捉层的电子量，进而改变存储单元的临界电压。此改变存储单元的临界电压的操作亦称为“把数据写入至存储单元”或“程序化(programming)存储单元”。随着临界电压的改变，可复写式非易失性存储器模块406中的每一个存储单元具有多个存储状态。通过施予读取电压可以判断一个存储单元是属于哪一个存储状态，藉此取得此存储单元所存储的一或多个比特。

在本范例实施例中，可复写式非易失性存储器模块406的存储单元会构成多个实体程序化单元，并且此些实体程序化单元会构成多个实体抹除单元。具体来说，同一条字线上的存储单元会组成一或多个实体程序化单元。若每一个存储单元可存储2个以上的比特，则同一条字线上的实体程序化单元至少可被分类为下实体程序化单元与上实体程序化单元。例如，一存储单元的最低有效位(Least Significant Bit，LSB)是属于下实体程序化单元，并且一存储单元的最高有效位(Most Significant Bit，MSB)是属于上实体程序化单元。一般来说，在MLC NAND型快闪存储器中，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度，和/或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。

在本范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元为实体页面(page)或是实体扇(sector)。若实体程序化单元为实体页面，则此些实体程序化单元通常包括数据比特区与冗余(redundancy)比特区。数据比特区包含多个实体扇，用以存储使用者数据，而冗余比特区用以存储***数据(例如，错误更正码等管理数据)。在本范例实施例中，数据比特区包含32个实体扇，且一个实体扇的大小为512字节(byte,B)。然而，在其他范例实施例中，数据比特区中也可包含8个、16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目的一并被抹除的存储单元。例如，实体抹除单元为实体区块(block)。

图5是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图。

请参照图5，存储器控制电路单元404包括存储器管理电路502、主机接口504及存储器接口506。

存储器管理电路502用以控制存储器控制电路单元404的整体运作。具体来说，存储器管理电路502具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路502的操作时，等同于说明存储器控制电路单元404的操作。

在本范例实施例中，存储器管理电路502的控制指令是以固件型式来实作。例如，存储器管理电路502具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。

在另一范例实施例中，存储器管理电路502的控制指令亦可以程序码型式存储于可复写式非易失性存储器模块406的特定区域(例如，存储器模块中专用于存放***数据的***区)中。此外，存储器管理电路502具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(boot code)，并且当存储器控制电路单元404被致能时，微处理器单元会先执行此开机码来将存储于可复写式非易失性存储器模块406中的控制指令载入至存储器管理电路502的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。

此外，在另一范例实施例中，存储器管理电路502的控制指令亦可以一硬件型式来实作。例如，存储器管理电路502包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是电性连接至微控制器。存储单元管理电路用以管理可复写式非易失性存储器模块406的存储单元或其群组。存储器写入电路用以对可复写式非易失性存储器模块406下达写入指令序列以将数据写入至可复写式非易失性存储器模块406中。存储器读取电路用以对可复写式非易失性存储器模块406下达读取指令序列以从可复写式非易失性存储器模块406中读取数据。存储器抹除电路用以对可复写式非易失性存储器模块406下达抹除指令序列以将数据从可复写式非易失性存储器模块406中抹除。数据处理电路用以处理欲写入至可复写式非易失性存储器模块406的数据以及从可复写式非易失性存储器模块406中读取的数据。写入指令序列、读取指令序列及抹除指令序列可分别包括一或多个程序码或指令码并且用以指示可复写式非易失性存储器模块406执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路502还可以下达其他类型的指令序列给可复写式非易失性存储器模块406以指示执行相对应的操作。

主机接口504是电性连接至存储器管理电路502并且用以接收与识别主机***11所传送的指令与数据。也就是说，主机***11所传送的指令与数据会通过主机接口504来传送至存储器管理电路502。在本范例实施例中，主机接口504是相容于PCI Express标准。然而，必须了解的是本发明不限于此，主机接口504亦可以是相容于PATA标准、IEEE 1394标准、SATA标准、USB标准、SD标准、UHS-I标准、UHS-II标准、MS标准、MMC标准、eMMC标准、UFS标准、CF标准、IDE标准或其他适合的数据传输标准。

存储器接口506是电性连接至存储器管理电路502并且用以存取可复写式非易失性存储器模块406。也就是说，欲写入至可复写式非易失性存储器模块406的数据会经由存储器接口506转换为可复写式非易失性存储器模块406所能接受的格式。具体来说，若存储器管理电路502要存取可复写式非易失性存储器模块406，存储器接口506会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压电平或执行垃圾回收操作等)的相对应的指令序列。这些指令序列例如是由存储器管理电路502产生并且通过存储器接口506传送至可复写式非易失性存储器模块406。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或程序码。例如，在读取指令序列中，会包括读取的识别码、存储器地址等信息。

在一范例实施例中，存储器控制电路单元404还包括错误检查与校正电路508、缓冲存储器510与电源管理电路512。

错误检查与校正电路508是电性连接至存储器管理电路502并且用以执行错误检查与校正操作以确保数据的正确性。具体来说，当存储器管理电路502从主机***11中接收到写入指令时，错误检查与校正电路508会为对应此写入指令的数据产生对应的错误更正码(error correcting code,ECC)和/或错误检查码(error detecting code，EDC)，并且存储器管理电路502会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可复写式非易失性存储器模块406中。之后，当存储器管理电路502从可复写式非易失性存储器模块406中读取数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路508会依据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正操作。

缓冲存储器510是电性连接至存储器管理电路502并且用以暂存来自于主机***11的数据与指令或来自于可复写式非易失性存储器模块406的数据。电源管理电路512是电性连接至存储器管理电路502并且用以控制存储器存储装置10的电源。

图6是根据本发明一范例实施例所示出的可复写式非易失性存储器模块的概要方块图。

请参照图6，可复写式非易失性存储器模块406包括第一存储器子模块310、第二存储器子模块320、第三存储器子模块330与第四存储器子模块340。例如，第一、第二、第三与第四存储器子模块310、320、330与340分别地为存储器晶粒(die)。第一存储器子模块310具有实体抹除单元410(0)～410(N)。第二存储器子模块320具有实体抹除单元420(0)～420(N)。第三存储器子模块330具有实体抹除单元430(0)～430(N)。第四存储器子模块340具有实体抹除单元440(0)～440(N)。

例如，第一、第二、第三与第四存储器子模块310、320、330与340是分别地通过独立的数据总线316、326、336与346电性连接至存储器控制电路单元404。基此，存储器管理电路502可以平行(parallel)方式将数据通过数据总线316、326、336与346写入至第一、第二、第三与第四存储器子模块310、320、330与340。

然而，必须了解的是，在本发明另一范例实施例中，第一、第二、第三与第四存储器子模块310、320、330与340亦可仅通过1个数据总线与存储器控制电路单元404电性连接。在此，存储器管理电路502可以交错(interleave)方式将数据通过单一数据总线写入至第一、第二、第三与第四存储器子模块310、320、330与340。

特别是，第一、第二、第三与第四存储器子模块310、320、330与340可以分别包括多条字线，而同一条字线上的多个存储单元会形成多个实体页面，同一条字线的多个实体页面可以称为实体页面组。第一、第二、第三与第四存储器子模块310、320、330与340的每一实体抹除单元分别具有多个实体页面，其中属于同一个实体抹除单元的实体页面可被独立地写入且被同时地抹除。例如，每一实体抹除单元是由128个实体页面所组成。然而，必须了解的是，本发明不限于此，每一实体抹除单元是可由64个实体页面、256个实体页面或其他任意个实体页面所组成。

更详细来说，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目的一并被抹除的存储单元。实体页面为程序化的最小单元。即，实体页面为写入数据的最小单元。然而，必须了解的是，在本发明另一范例实施例中，写入数据的最小单位亦可以是扇区(Sector)或其他大小。每一实体页面通常包括数据比特区与冗余比特区。数据比特区用以存储使用者的数据，而冗余比特区用以存储***的数据(例如，错误检查与校正码)。需注意的是，在另一范例实施例中，一个实体抹除单元亦可以是指一个实体地址、一个实体程序化单元或由多个连续或不连续的实体地址组成。

值得一提的是，虽然本发明范例实施例是以包括四个存储器子模块的可复写式非易失性存储器模块406为例来描述。但本发明不限于此，在其他的实施例中，可复写式非易失性存储器模块406也可以包含六、八或十个存储器子模块。

图7是根据本发明一范例实施例所示出的指令传送方法的示意图。

请参照图7，首先，假设存储器管理电路502从主机***11接收用以存取可复写式非易失性存储器模块406的高阶指令C1～C4。每一个高阶指令C1～C4的类型可以是读取指令、写入指令或抹除指令等指令类型，在此不作限制。之后，存储器管理电路502可以执行排程(schedule)操作以排列高阶指令C1～C4的执行顺序。在本范例中，假设存储器管理电路502执行排程操作后所得到的执行顺序依序为高阶指令C1、高阶指令C2、高阶指令C3以及高阶指令C4。然而，本发明并不用于限制执行排程操作后所产生的执行顺序。

在产生执行顺序后，存储器管理电路502例如可以根据此执行顺序从高阶指令C1～C4中选择欲被执行的前两个高阶指令(即，高阶指令C1～C2)。之后，存储器管理电路502会将所选出的高阶指令C1(亦称为，第一高阶指令)转换为指令序列CS1(亦称为，第一指令序列)，并且将所选出的高阶指令C2(亦称为，第二高阶指令)转换为指令序列CS2(亦称为，第二指令序列)。特别是，在本范例实施例中，假设指令序列CS1用以存取第一存储器子模块310，且指令序列CS2用以存取第二存储器子模块320。

之后，存储器管理电路502会同时发送指令序列CS1～CS2以及一状态读取指令序列SRCS至存储器接口506。在本范例中，状态读取指令序列SRCS是用以询问第一存储器子模块310与第二存储器子模块320的状态。在此需说明的是，一个存储器子模块的状态例如可以至少区分为“准备状态(ready state)”与“忙碌状态(busy state)”。假设一存储器子模块的状态为准备状态，则代表该存储器子模块可以用于接收并执行指令序列以对该存储器子模块进行存取。假设一存储器子模块的状态为忙碌状态，则代表该存储器子模块正在忙碌、目前无法接收并执行指令序列。

在存储器管理电路502发送指令序列CS1～CS2以及状态读取指令序列SRCS至存储器接口506后，存储器接口506会存储指令序列CS1～CS2，并且在指令序列CS1～CS2存储于存储器接口506的情况下，先将状态读取指令序列SRCS通过存储器接口506传送至可复写式非易失性存储器模块406的第一存储器子模块310与第二存储器子模块320。

之后，存储器接口506接收由可复写式非易失性存储器模块406所回传用以回应状态读取指令序列SRCS的回应信号R_signal。在本范例实施例中，当回应信号R_signal用以表示第一存储器子模块310为准备状态且第二存储器子模块320为忙碌状态时，存储器接口506会根据此回应信号R_signal从存储在存储器接口506中的指令序列CS1～CS2选择用以存取第一存储器子模块310的指令序列CS1。存储器接口506会将所选出的指令序列CS1传送至可复写式非易失性存储器模块406中以存取第一存储器子模块310。

值得一提的是，在本发明的指令传送方法中，由于回应信号R_signal不需要传送至存储器管理电路502进行判断而是通过存储器接口506直接根据回应信号R_signal从存储在存储器接口506中的指令序列CS1～CS2选择可以被执行的指令序列，此方式可以有效地解决在现有技术中从存储器管理电路502产生状态读取指令序列SRCS至存储器管理电路502传送用以存取可复写式非易失性存储器模块406的指令序列至可复写式非易失性存储器模块406的两个操作之间的延迟时间过长的问题，并且可以提升可复写式非易失性存储器模块406的使用效率。

需说明地是，虽然前述范例是以存储器接口506存储两个指令序列为范例进行说明，然而本发明并不限于此。在其他实施例中，存储器接口506也可以存储两个以上的指令序列。此外，虽然在前述实施例中存储器接口506根据回应信号R_signal仅传送一个指令序列至可复写式非易失性存储器模块406，然而本发明并不限于此。在其他实施例中，存储器接口506也可以根据回应信号R_signal选择并传送多个指令序列至可复写式非易失性存储器模块406。

图8是根据本发明一范例实施例所示出的指令传送方法的流程图。

请参照图8，在步骤S801中，存储器管理电路502从主机***11接收用以存取可复写式非易失性存储器模块406的多个高阶指令。在步骤S803中，存储器管理电路502执行排程操作以排列前述多个高阶指令的执行顺序。在步骤S805中，存储器管理电路502根据前述执行顺序从前述多个高阶指令中选择第一高阶指令以及第二高阶指令。在步骤S807中，存储器管理电路502将第一高阶指令转换为第一指令序列，并且将第二高阶指令转换为第二指令序列。在步骤S809中，存储器管理电路502发送第一指令序列、第二指令序列以及状态读取指令序列至存储器接口506。在步骤S811中，存储器接口506存储第一指令序列与第二指令序列，并将状态读取指令序列传送至可复写式非易失性存储器模块406。在步骤S813中，存储器接口506接收由可复写式非易失性存储器模块406所回传用以回应状态读取指令序列的回应信号。在步骤S815中，存储器接口506根据此回应信号从存储在存储器接口506中的第一指令序列与第二指令序列选择第一指令序列，并将第一指令序列传送至可复写式非易失性存储器模块406中。

综上所述，在本发明的指令传送方法、存储器控制电路单元及存储器存储装置中，由于回应信号不需要传送至存储器管理电路进行判断而是通过存储器接口直接根据回应信号从存储在存储器接口中的指令序列选择可以被执行的指令序列，此方式可以有效地解决在现有技术中存储器管理电路产生状态读取指令序列以及存储器管理电路传送用以存取可复写式非易失性存储器模块的指令序列至可复写式非易失性存储器模块的两个操作之间的延迟时间过长的问题，并且可以提升可复写式非易失性存储器模块的使用效率。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中的技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (12)

1.一种指令传送方法，用于可复写式非易失性存储器模块，所述方法包括：

存储器管理电路发送多个指令序列以及状态读取指令序列至电性连接所述可复写式非易失性存储器模块的存储器接口，其中所述多个指令序列包括第一指令序列以及第二指令序列；以及

通过所述存储器接口存储所述多个指令序列，并将所述状态读取指令序列传送至所述可复写式非易失性存储器模块；

通过所述存储器接口接收由所述可复写式非易失性存储器模块所回传用以回应所述状态读取指令序列的回应信号而不将所述回应信号传送至存储器管理电路；以及

通过所述存储器接口根据所述回应信号从存储在所述存储器接口中的所述多个指令序列选择所述第一指令序列，并将所述第一指令序列传送至所述可复写式非易失性存储器模块。

2.根据权利要求1所述的指令传送方法，其中所述可复写式非易失性存储器模块包括多个存储器子模块，所述第一指令序列用以存取所述多个存储器子模块中的第一存储器子模块，且所述第二指令序列用以存取所述多个存储器子模块中的第二存储器子模块。

3.根据权利要求2所述的指令传送方法，其中通过所述存储器接口根据所述回应信号从存储在所述存储器接口中的所述多个指令序列选择所述第一指令序列的步骤包括：

当所述回应信号用以表示所述第一存储器子模块为准备状态且所述第二存储器子模块为忙碌状态时，执行通过所述存储器接口根据所述回应信号从存储在所述存储器接口中的所述多个指令序列选择所述第一指令序列的步骤。

4.根据权利要求1所述的指令传送方法，其中发送所述多个指令序列以及所述状态读取指令序列至电性连接所述可复写式非易失性存储器模块的所述存储器接口的步骤之前，所述方法还包括：

从主机***接收用以存取所述可复写式非易失性存储器模块的多个高阶指令；

执行排程操作以排列所述多个高阶指令的执行顺序；

根据所述执行顺序从所述多个高阶指令中选择第一高阶指令以及第二高阶指令；以及

将所述第一高阶指令转换为第一指令序列，并且将所述第二高阶指令转换为第二指令序列。

5.一种存储器控制电路单元，用于控制可复写式非易失性存储器模块，所述存储器控制电路单元包括：

主机接口，用以电性连接至主机***；

存储器接口，用以电性连接至所述可复写式非易失性存储器模块；

存储器管理电路，电性连接至所述主机接口以及所述存储器接口，

其中所述存储器管理电路用以发送多个指令序列以及状态读取指令序列至所述存储器接口，其中所述多个指令序列包括第一指令序列以及第二指令序列，

其中所述存储器接口用以存储所述多个指令序列，并将所述状态读取指令序列传送至所述可复写式非易失性存储器模块，

所述存储器接口还用以接收由所述可复写式非易失性存储器模块所回传用以回应所述状态读取指令序列的回应信号而不将所述回应信号传送至所述存储器管理电路，

所述存储器接口还用以根据所述回应信号从存储在所述存储器接口中的所述多个指令序列选择所述第一指令序列，并将所述第一指令序列传送至所述可复写式非易失性存储器模块。

6.根据权利要求5所述的存储器控制电路单元，其中所述可复写式非易失性存储器模块包括多个存储器子模块，所述第一指令序列用以存取所述多个存储器子模块中的第一存储器子模块，且所述第二指令序列用以存取所述多个存储器子模块中的第二存储器子模块。

7.根据权利要求6所述的存储器控制电路单元，其中在根据所述回应信号从存储在所述存储器接口中的所述多个指令序列选择所述第一指令序列的运作中，

当所述回应信号用以表示所述第一存储器子模块为准备状态且所述第二存储器子模块为忙碌状态时，所述存储器接口还用以执行根据所述回应信号从存储在所述存储器接口中的所述多个指令序列选择所述第一指令序列的运作。

8.根据权利要求5所述的存储器控制电路单元，在发送所述多个指令序列以及所述状态读取指令序列至电性连接所述可复写式非易失性存储器模块的所述存储器接口的运作之前，

所述存储器管理电路还用以从所述主机***接收用以存取所述可复写式非易失性存储器模块的多个高阶指令，

所述存储器管理电路还用以执行排程操作以排列所述多个高阶指令的执行顺序，

所述存储器管理电路还用以根据所述执行顺序从所述多个高阶指令中选择第一高阶指令以及第二高阶指令，

所述存储器管理电路还用以将所述第一高阶指令转换为第一指令序列，并且将所述第二高阶指令转换为第二指令序列。

9.一种存储装置，包括：

连接接口单元，用以电性连接至主机***；

可复写式非易失性存储器模块；以及

存储器控制电路单元，包括存储器管理电路以及存储器接口，所述存储器控制电路单元电性连接至所述连接接口单元并且通过所述存储器接口电性连接至所述可复写式非易失性存储器模块，

其中所述存储器管理电路用以发送多个指令序列以及状态读取指令序列至所述存储器接口，其中所述多个指令序列包括第一指令序列以及第二指令序列，

其中所述存储器接口用以存储所述多个指令序列，并将所述状态读取指令序列传送至所述可复写式非易失性存储器模块，

所述存储器接口还用以接收由所述可复写式非易失性存储器模块所回传用以回应所述状态读取指令序列的回应信号而不将所述回应信号传送至所述存储器管理电路，

所述存储器接口还用以根据所述回应信号从存储在所述存储器接口中的所述多个指令序列选择所述第一指令序列，并将所述第一指令序列传送至所述可复写式非易失性存储器模块。

10.根据权利要求9所述的存储装置，其中所述可复写式非易失性存储器模块包括多个存储器子模块，所述第一指令序列用以存取所述多个存储器子模块中的第一存储器子模块，且所述第二指令序列用以存取所述多个存储器子模块中的第二存储器子模块。

11.根据权利要求10所述的存储装置，其中在根据所述回应信号从存储在所述存储器接口中的所述多个指令序列选择所述第一指令序列的运作中，

当所述回应信号用以表示所述第一存储器子模块为准备状态且所述第二存储器子模块为忙碌状态时，所述存储器接口还用以执行根据所述回应信号从存储在所述存储器接口中的所述多个指令序列选择所述第一指令序列的运作。

12.根据权利要求9所述的存储装置，在发送所述多个指令序列以及所述状态读取指令序列至所述存储器接口的运作之前，

所述存储器管理电路还用以从所述主机***接收用以存取所述可复写式非易失性存储器模块的多个高阶指令，

所述存储器管理电路还用以执行排程操作以排列所述多个高阶指令的执行顺序，

所述存储器管理电路还用以根据所述执行顺序从所述多个高阶指令中选择第一高阶指令以及第二高阶指令，

所述存储器管理电路还用以将所述第一高阶指令转换为第一指令序列，并且将所述第二高阶指令转换为第二指令序列。

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