CN111078146B - 存储器管理方法、存储器存储装置及存储器控制电路单元 - Google Patents

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Abstract

本发明提供一种存储器管理方法、存储器存储装置及存储器控制电路单元。所述存储器管理方法包括：从主机***接收指令；根据指令对可复写式非易失性存储器模块发送对应的指令序列；决定延迟时间；以及在经过所述延迟时间之后对可复写式非易失性存储器模块发送多个轮询指令。

Description

存储器管理方法、存储器存储装置及存储器控制电路单元
技术领域
本发明涉及一种存储器管理技术，尤其涉及一种存储器管理方法、存储器存储装置及存储器控制电路单元。
背景技术
数字相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(rewritable non-volatilememory module)(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。
在使用存储器存储装置的过程中，存储器存储装置会产生散热功耗。当温度高到一定程度时，***将会处于不正常的工作状态。存储器存储装置的温度过高将会影响存储器存储装置的性能和使用者体验。因此，如何降低存储器存储装置操作时的耗能是本领域所欲解决的问题。
发明内容
本发明提供一种存储器管理方法、存储器存储装置及存储器控制电路单元，可降低存储器存储装置的功耗。
本发明的一范例实施例提供一种存储器管理方法，其用于包含可复写式非易失性存储器模块的存储器存储装置。所述存储器管理方法包括：从主机***接收指令；根据该指令对该可复写式非易失性存储器模块发送对应的一指令序列；决定延迟时间；以及在经过所述延迟时间之后对可复写式非易失性存储器模块发送多个轮询指令。
在本发明的一范例实施例中，决定所述延迟时间的步骤包括：根据所述指令的指令类别决定所述延迟时间，其中所述指令包括写入指令、抹除指令或读取指令至少其中之一。
在本发明的一范例实施例中，根据所述指令的所述指令类别决定所述延迟时间的步骤包括：根据对应于所述指令类别与所述延迟时间的查找表决定对应于所述指令类别的所述延迟时间。
在本发明的一范例实施例中，根据所述指令的所述指令类别决定所述延迟时间的步骤包括：根据执行所述指令的忙碌时间更新所述指令类别对应的所述延迟时间。
在本发明的一范例实施例中，根据执行所述指令的所述忙碌时间更新所述指令类别对应的所述延迟时间的步骤包括：根据所述忙碌时间及预设比例决定所述指令类别对应的所述延迟时间。
在本发明的一范例实施例中，在经过所述延迟时间之后对所述可复写式非易失性存储器模块发送所述轮询指令的步骤还包括：在经过所述延迟时间之后对所述可复写式非易失性存储器模块以预设时间为单位周期性地发送所述轮询指令。
在本发明的一范例实施例中，在经过所述延迟时间之后对所述可复写式非易失性存储器模块发送所述轮询指令的步骤还包括：重复的发送所述轮询指令直到接收到停止指令为止。
在本发明的一范例实施例中，所述存储器管理方法还包括：判断若所述存储器存储装置的温度大于阈值，则经过所述延迟时间之后以所述预设时间为单位周期性地发送所述轮询指令；以及判断若存储器存储装置的温度不大于所述阈值，则以所述预设时间为单位周期性地发送所述轮询指令。
本发明的另一范例实施例提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块以及存储器控制电路单元。连接接口单元用以耦接至主机***。存储器控制电路单元耦接至所述连接接口单元与所述可复写式非易失性存储器模块。所述存储器控制电路单元用以从主机***接收指令，所述存储器控制电路单元还用以根据所述指令对所述可复写式非易失性存储器模块发送对应的指令序列，所述存储器控制电路单元还用以决定一延迟时间，并且所述存储器控制电路单元还用以在经过所述延迟时间之后对所述可复写式非易失性存储器模块发送多个轮询指令。
在本发明的一范例实施例中，所述存储器控制电路单元决定所述延迟时间的操作包括：根据所述指令的指令类别决定所述延迟时间，其中所述指令包括写入指令、抹除指令或读取指令至少其中之一。
在本发明的一范例实施例中，所述存储器控制电路单元根据所述指令的所述指令类别决定所述延迟时间的操作包括：取得对应于所述指令类别与所述延迟时间的数据表；以及根据对应于所述指令类别与所述延迟时间的查找表决定对应于所述指令类别的所述延迟时间。
在本发明的一范例实施例中，所述存储器控制电路单元根据所述指令的所述指令类别决定所述延迟时间的操作包括：根据执行所述指令的忙碌时间更新所述指令类别对应的所述延迟时间。
在本发明的一范例实施例中，所述存储器控制电路单元根据执行所述指令的所述忙碌时间更新所述指令类别对应的所述延迟时间的操作包括：根据所述忙碌时间及预设比例决定所述指令类别对应的所述延迟时间。
在本发明的一范例实施例中，所述存储器控制电路单元在经过所述延迟时间之后对所述可复写式非易失性存储器模块发送所述轮询指令的操作包括：在经过所述延迟时间之后对所述可复写式非易失性存储器模块以一预设时间为单位周期性地发送所述轮询指令。
在本发明的一范例实施例中，所述存储器控制电路单元在经过所述延迟时间之后对所述可复写式非易失性存储器模块发送所述轮询指令的操作包括：重复的发送所述轮询指令直到接收到停止指令为止。
在本发明的一范例实施例中，所述存储器控制电路单元还用以判断若所述存储器存储装置的温度大于阈值，则经过所述延迟时间之后以所述预设时间为单位周期性地发送所述轮询指令，并且判断若所述存储器存储装置的温度不大于所述阈值，则以所述预设时间为单位周期性地发送所述轮询指令。
本发明的另一范例实施例提供一种存储器控制电路单元，其用于控制包括可复写式非易失性存储器模块的存储器存储装置。所述存储器控制电路单元包括主机接口、存储器接口以及存储器管理电路。主机接口用以耦接至主机***。存储器接口用以耦接至可复写式非易失性存储器模块。存储器管理电路耦接至主机接口与存储器接口。所述存储器控制电路单元用以从主机***接收指令，所述存储器控制电路单元还用以根据所述指令对所述可复写式非易失性存储器模块发送对应的指令序列，所述存储器控制电路单元还用以决定延迟时间，并且所述存储器控制电路单元还用以在经过所述延迟时间之后对所述可复写式非易失性存储器模块发送多个轮询指令。
在本发明的一范例实施例中，所述存储器控制电路单元根据所述指令的所述指令类别决定所述延迟时间的操作包括：取得对应于所述指令类别与所述延迟时间的数据表；以及根据对应于所述指令类别与所述延迟时间的查找表决定对应于所述指令类别的所述延迟时间。
在本发明的一范例实施例中，所述存储器控制电路单元根据所述指令的所述指令类别决定所述延迟时间的操作包括：根据执行所述指令的忙碌时间更新所述指令类别对应的所述延迟时间。
在本发明的一范例实施例中，所述存储器控制电路单元根据执行所述指令的所述忙碌时间更新所述指令类别对应的所述延迟时间的操作包括：根据所述忙碌时间及预设比例决定所述指令类别对应的所述延迟时间。
在本发明的一范例实施例中，所述存储器控制电路单元在经过所述延迟时间之后对所述可复写式非易失性存储器模块发送所述轮询指令的操作包括：在经过所述延迟时间之后对所述可复写式非易失性存储器模块以一预设时间为单位周期性地发送所述轮询指令。
在本发明的一范例实施例中，所述存储器控制电路单元在经过所述延迟时间之后对所述可复写式非易失性存储器模块发送所述轮询指令的操作包括：重复的发送所述轮询指令直到接收到停止指令为止。
在本发明的一范例实施例中，所述存储器控制电路单元还用以判断若所述存储器存储装置的温度大于阈值，则经过所述延迟时间之后以所述预设时间为单位周期性地发送所述轮询指令，并且判断若所述存储器存储装置的温度不大于所述阈值，则以所述预设时间为单位周期性地发送所述轮询指令。
基于上述，本发明针对不同类型的指令决定轮询延迟时间以在指令对应的忙碌时间接近忙碌完成时开始进行轮询操作。还进一步根据温度来判断是否延迟轮询操作。藉此，可减少在等待指令完成时轮询存储器状态的次数及时间，从而降低存储器存储装置的功耗并减少发热量，进而降低存储器存储装置的温度。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是根据本发明的一范例实施例所示出的主机***、存储器存储装置及输入/输出(I/O)装置的示意图；
图2是根据本发明的另一范例实施例所示出的主机***、存储器存储装置及I/O装置的示意图；
图3是根据本发明的另一范例实施例所示出的主机***与存储器存储装置的示意图；
图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图；
图5是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图；
图6是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图；
图7是现有的发送轮询指令的示意图；
图8是根据本发明的一范例实施例所示出的发送轮询指令的示意图；
图9是根据本发明的一范例实施例所示出的存储器管理方法的流程图；
图10是根据本发明的一范例实施例所示出的存储器管理方法的流程图。
附图标号说明：
10、30：存储器存储装置
11、31：主机***
110：***总线
111：处理器
112：随机存取存储器
113：只读存储器
114：数据传输接口
12：输入/输出(I/O)装置
20：主机板
201：U盘
202：存储卡
203：固态硬盘
204：无线存储器存储装置
205：全球定位***模块
206：网络接口卡
207：无线传输装置
208：键盘
209：屏幕
210：喇叭
32：SD卡
33：CF卡
34：嵌入式存储装置
341：嵌入式多媒体卡
342：嵌入式多芯片封装存储装置
402：连接接口单元
404：存储器控制电路单元
406：可复写式非易失性存储器模块
502：存储器管理电路
504：主机接口
506：存储器接口
508：错误检查与校正电路
510：缓冲存储器
512：电源管理电路
601：存储区
602：替换区
610(0)～610(B)：实体单元
612(0)～612(C)：逻辑单元
T(0)～T(N)：时间点
T(CMD)：时间
T(D)：延迟时间
S901：步骤(从主机***接收指令)
S902：步骤(根据指令对可复写式非易失性存储器模块发送对应的指令序列)
S903：步骤(决定延迟时间)
S904：步骤(在经过延迟时间之后对可复写式非易失性存储器模块发送多个轮询指令)
S1001：步骤(从主机***接收指令)
S1002：步骤(温度是否大于阈值？)
S1003：步骤(决定延迟时间)
S1004：步骤(经过延迟时间之后以预设时间为单位周期性地发送轮询指令)
S1005：步骤(以预设时间为单位周期性地发送多个轮询指令)
具体实施方式
一般而言，存储器存储装置(亦称，存储器存储***)包括可复写式非易失性存储器模块(rewritable non-volatile memory module)与控制器(亦称，控制电路)。通常存储器存储装置是与主机***一起使用，以使主机***可将数据写入至存储器存储装置或从存储器存储装置中读取数据。
图1是根据本发明的一范例实施例所示出的主机***、存储器存储装置及输入/输出(I/O)装置的示意图。图2是根据本发明的另一范例实施例所示出的主机***、存储器存储装置及I/O装置的示意图。
请参照图1与图2，主机***11一般包括处理器111、随机存取存储器(randomaccess memory,RAM)112、只读存储器(read only memory,ROM)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114皆耦接至***总线(system bus)110。
在本范例实施例中，主机***11是通过数据传输接口114与存储器存储装置10耦接。例如，主机***11可经由数据传输接口114将数据存储至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机***11是通过***总线110与I/O装置12耦接。例如，主机***11可经由***总线110将输出信号传送至I/O装置12或从I/O装置12接收输入信号。
在本范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114可设置在主机***11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以经由有线或无线方式耦接至存储器存储装置10。存储器存储装置10可例如是U盘201、存储卡202、固态硬盘(Solid State Drive,SSD)203或无线存储器存储装置204。无线存储器存储装置204可例如是近距离无线通信(Near FieldCommunication,NFC)存储器存储装置、无线传真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通信技术为基础的存储器存储装置。此外，主机板20也可以通过***总线110耦接至全球定位***(Global Positioning System,GPS)模块205、网络接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各式I/O装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。
在一范例实施例中，所提及的主机***为可实质地与存储器存储装置配合以存储数据的任意***。虽然在上述范例实施例中，主机***是以电脑***来作说明，然而，图3是根据本发明的另一范例实施例所示出的主机***与存储器存储装置的示意图。请参照图3，在另一范例实施例中，主机***31也可以是数字相机、摄影机、通信装置、音频播放器、视频播放器或平板电脑等***，而存储器存储装置30可为其所使用的安全数字(SecureDigital,SD)卡32、小型快闪(Compact Flash,CF)卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embedded Multi MediaCard,eMMC)341和/或嵌入式多芯片封装(embedded Multi Chip Package,eMCP)存储装置342等各类型将存储器模块直接耦接于主机***的基板上的嵌入式存储装置。
图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图。请参照图4，存储器存储装置10包括连接接口单元402、存储器控制电路单元404与可复写式非易失性存储器模块406。
连接接口单元402用以将存储器存储装置10耦接至主机***11。存储器存储装置10可通过连接接口单元402与主机***11通信。在本范例实施例中，连接接口单元402是相容于串行高级技术附件(Serial Advanced Technology Attachment,SATA)标准。然而，必须了解的是，本发明不限于此，连接接口单元402亦可以是符合并行高级技术附件(Parallel Advanced Technology Attachment,PATA)标准、电气和电子工程师协会(Institute of Electrical and Electronic Engineers,IEEE)1394标准、高速周边零件连接接口(Peripheral Component Interconnect Express,PCI Express)标准、通用串行总线(Universal Serial Bus,USB)标准、SD接口标准、超高速一代(Ultra High Speed-I,UHS-I)接口标准、超高速二代(Ultra High Speed-II,UHS-II)接口标准、存储棒(MemoryStick,MS)接口标准、MCP接口标准、MMC接口标准、eMMC接口标准、通用快闪存储器(Universal Flash Storage,UFS)接口标准、eMCP接口标准、CF接口标准、整合式驱动电子接口(Integrated Device Electronics,IDE)标准或其他适合的标准。连接接口单元402可与存储器控制电路单元404封装在一个芯片中，或者连接接口单元402是布设于一包含存储器控制电路单元404的芯片外。
存储器控制电路单元404用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令并且根据主机***11的指令在可复写式非易失性存储器模块406中进行数据的写入、读取与抹除等运作。
可复写式非易失性存储器模块406是耦接至存储器控制电路单元404并且用以存储主机***11所写入的数据。可复写式非易失性存储器模块406可以是单阶存储单元(Single Level Cell,SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个比特的快闪存储器模块)、多阶存储单元(Multi Level Cell,MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个比特的快闪存储器模块)、三阶存储单元(Triple Level Cell，TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个比特的快闪存储器模块)、四阶存储单元(Quad Level Cell，QLC)NAND型快闪存储器模块(即，一个存储单元中可存储4个比特的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。
可复写式非易失性存储器模块406中的每一个存储单元是以电压(以下亦称为临界电压)的改变来存储一或多个比特。具体来说，每一个存储单元的控制栅极(controlgate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制栅极，可以改变电荷补捉层的电子量，进而改变存储单元的临界电压。此改变存储单元的临界电压的操作亦称为“把数据写入至存储单元”或“程序化(programming)存储单元”。随着临界电压的改变，可复写式非易失性存储器模块406中的每一个存储单元具有多个存储状态。通过施予读取电压可以判断一个存储单元是属于哪一个存储状态，藉此取得此存储单元所存储的一或多个比特。
在本范例实施例中，可复写式非易失性存储器模块406的存储单元可构成多个实体程序化单元，并且此些实体程序化单元可构成多个实体抹除单元。具体来说，同一条字线上的存储单元可组成一或多个实体程序化单元。若每一个存储单元可存储2个以上的比特，则同一条字线上的实体程序化单元可至少可被分类为下实体程序化单元与上实体程序化单元。例如，一存储单元的最低有效位(Least Significant Bit，LSB)是属于下实体程序化单元，并且一存储单元的最高有效位(Most Significant Bit，MSB)是属于上实体程序化单元。一般来说，在MLC NAND型快闪存储器中，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度，和/或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。
在本范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元可为实体页面(page)或是实体扇(sector)。若实体程序化单元为实体页面，则此些实体程序化单元可包括数据比特区与冗余(redundancy)比特区。数据比特区包含多个实体扇，用以存储使用者数据，而冗余比特区用以存储***数据(例如，错误更正码等管理数据)。在本范例实施例中，数据比特区包含32个实体扇，且一个实体扇的大小为512字节(byte,B)。然而，在其他范例实施例中，数据比特区中也可包含8个、16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目的一并被抹除的存储单元。例如，实体抹除单元为实体区块(block)。
图5是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图。请参照图5，存储器控制电路单元404包括存储器管理电路502、主机接口504及存储器接口506。
存储器管理电路502用以控制存储器控制电路单元404的整体运作。具体来说，存储器管理电路502具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路502的操作时，等同于说明存储器控制电路单元404的操作。
在本范例实施例中，存储器管理电路502的控制指令是以固件型式来实作。例如，存储器管理电路502具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。
在另一范例实施例中，存储器管理电路502的控制指令亦可以程序码型式存储于可复写式非易失性存储器模块406的特定区域(例如，存储器模块中专用于存放***数据的***区)中。此外，存储器管理电路502具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(boot code)，并且当存储器控制电路单元404被致能时，微处理器单元会先执行此开机码来将存储于可复写式非易失性存储器模块406中的控制指令载入至存储器管理电路502的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。
此外，在另一范例实施例中，存储器管理电路502的控制指令亦可以一硬件型式来实作。例如，存储器管理电路502包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是耦接至微控制器。存储单元管理电路用以管理可复写式非易失性存储器模块406的存储单元或存储单元群组。存储器写入电路用以对可复写式非易失性存储器模块406下达写入指令序列以将数据写入至可复写式非易失性存储器模块406中。存储器读取电路用以对可复写式非易失性存储器模块406下达读取指令序列以从可复写式非易失性存储器模块406中读取数据。存储器抹除电路用以对可复写式非易失性存储器模块406下达抹除指令序列以将数据从可复写式非易失性存储器模块406中抹除。数据处理电路用以处理欲写入至可复写式非易失性存储器模块406的数据以及从可复写式非易失性存储器模块406中读取的数据。写入指令序列、读取指令序列及抹除指令序列可分别包括一或多个程序码或指令码并且用以指示可复写式非易失性存储器模块406执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路502还可以下达其他类型的指令序列给可复写式非易失性存储器模块406以指示执行相对应的操作。
主机接口504是耦接至存储器管理电路502。存储器管理电路502可通过主机接口504与主机***11通信。主机接口504可用以接收与识别主机***11所传送的指令与数据。例如，主机***11所传送的指令与数据可通过主机接口504来传送至存储器管理电路502。此外，存储器管理电路502可通过主机接口504将数据传送至主机***11。在本范例实施例中，主机接口504是相容于SATA标准。然而，必须了解的是本发明不限于此，主机接口504亦可以是相容于PATA标准、IEEE 1394标准、PCI Express标准、USB标准、SD标准、UHS-I标准、UHS-II标准、MS标准、MMC标准、eMMC标准、UFS标准、CF标准、IDE标准或其他适合的数据传输标准。
存储器接口506是耦接至存储器管理电路502并且用以存取可复写式非易失性存储器模块406。也就是说，欲写入至可复写式非易失性存储器模块406的数据会经由存储器接口506转换为可复写式非易失性存储器模块406所能接受的格式。具体来说，若存储器管理电路502要存取可复写式非易失性存储器模块406，存储器接口506会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压电平或执行垃圾回收操作等)的相对应的指令序列。这些指令序列例如是由存储器管理电路502产生并且通过存储器接口506传送至可复写式非易失性存储器模块406。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或程序码。例如，在读取指令序列中，会包括读取的识别码、存储器地址等信息。
在一范例实施例中，存储器控制电路单元404还包括错误检查与校正电路508、缓冲存储器510与电源管理电路512。
错误检查与校正电路508是耦接至存储器管理电路502并且用以执行错误检查与校正操作以确保数据的正确性。具体来说，当存储器管理电路502从主机***11中接收到写入指令时，错误检查与校正电路508会为对应此写入指令的数据产生对应的错误更正码(error correcting code,ECC)和/或错误检查码(error detecting code，EDC)，并且存储器管理电路502会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可复写式非易失性存储器模块406中。之后，当存储器管理电路502从可复写式非易失性存储器模块406中读取数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路508会依据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正操作。
缓冲存储器510是耦接至存储器管理电路502并且用以暂存来自于主机***11的数据与指令或来自于可复写式非易失性存储器模块406的数据。电源管理电路512是耦接至存储器管理电路502并且用以控制存储器存储装置10的电源。
在一范例实施例中，图4的可复写式非易失性存储器模块406亦称为快闪(flash)存储器模块，且存储器控制电路单元404亦称为用于控制快闪存储器模块的快闪存储器控制器。在一范例实施例中，图5的存储器管理电路502亦称为快闪存储器管理电路。
图6是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图。请参照图6，存储器管理电路502可将可复写式非易失性存储器模块406的实体单元610(0)～610(B)逻辑地分组至存储区601与替换区602。存储区601中的实体单元610(0)～610(A)是用以存储数据，而替换区602中的实体单元610(A+1)～610(B)则是用以替换存储区601中损坏的实体单元。例如，若从某一个实体单元中读取的数据所包含的错误过多而无法被更正时，此实体单元会被视为是损坏的实体单元。须注意的是，若替换区602中没有可用的实体抹除单元，则存储器管理电路502可能会将整个存储器存储装置10宣告为写入保护(write protect)状态，而无法再写入数据。
在本范例实施例中，每一个实体单元是指一个实体抹除单元。然而，在另一范例实施例中，一个实体单元亦可以是指一个实体地址、一个实体程序化单元或由多个连续或不连续的实体地址组成。存储器管理电路502会配置逻辑单元612(0)～612(C)以映射存储区601中的实体单元610(0)～610(A)。在本范例实施例中，每一个逻辑单元是指一个逻辑地址。然而，在另一范例实施例中，一个逻辑单元也可以是指一个逻辑程序化单元、一个逻辑抹除单元或者由多个连续或不连续的逻辑地址组成。此外，逻辑单元612(0)～612(C)中的每一者可被映射至一或多个实体单元。
存储器管理电路502可将逻辑单元与实体单元之间的映射关系(亦称为逻辑-实体地址映射关系)记录于至少一逻辑-实体地址映射表。当主机***11欲从存储器存储装置10读取数据或写入数据至存储器存储装置10时，存储器管理电路502可根据此逻辑-实体地址映射表来执行对于存储器存储装置10的数据存取操作。
图7是现有的发送轮询指令的示意图。请参照图7，一般来说，存储器管理电路502接收到来自主机的指令后会根据主机的指令对可复写式非易失性存储器模块发送对应的指令序列，并以固定的时间间隔为单位周期性地对可复写式非易失性存储器模块406发送对应于指令序列的轮询指令来检查存储器的状态。在每次存储器管理电路502完成一次轮询后，便可开始进行下一次的轮询。因此存储器管理电路502在时间点T(0)接收到主机指令后，便可在时间点T(1)～T(N)发送对应于主机指令的轮询指令，直到在指令完成的时间T(CMD)接收到停止指令为止。然而，存储器管理电路502在接收到主机指令后即不断地发送轮询指令来读取存储器的数据将影响存储器存储装置10的耗能。
本发明一范例实施例中，存储器管理电路502从主机***接收指令，并且会根据指令的指令类别决定延迟时间。指令的类别例如区分为写入指令、抹除指令、读取指令或其他指令等。接着，存储器管理电路502会在经过延迟时间之后对可复写式非易失性存储器模块发送多个轮询指令。具体而言，存储器管理电路502可以以预设时间(即，预设轮询时间，例如，0.5～数微秒)为单位，周期性地发送对应于指令序列的多个轮询指令至可复写式非易失性存储器模块406。并且，可复写式非易失性存储器模块406可接收轮询指令，并发送回复信息至存储器管理电路502以回应轮询指令。在一范例实施例中，存储器管理电路502会重复的发送轮询指令，直到接收到停止指令为止，存储器管理电路502才会停止发送轮询指令。
在一范例实施例中，存储器管理电路502决定延迟时间的方式例如是从事先存储的查找表中取得延迟时间。查找表中存储各指令类别以及与指令类别对应的延迟时间。存储器管理电路502可以将指令类别输入查找表来查找与指令类别对应的延迟时间，并且根据取得的延迟时间决定发送轮询指令的时间。
在另一范例实施例中，延迟时间例如是从各指令类别的指令的忙碌时间(busytime)计算得出，本发明不加以限制。而忙碌时间可以通过存储器存储装置10的规格，或是通过测量的方式取得。具体而言，存储器管理电路502是在忙碌时间接近完成之前才开始对可复写式非易失性存储器模块406发送轮询指令。因此，可根据忙碌时间及预设比例决定指令类别对应的延迟时间。于此，预设比例例如是95％、99％或其他比例，本发明不加以限制。换句话说，存储器管理电路502可以根据从规格或是通过测量而得到的忙碌时间，计算指令类别对应的延迟时间为95％、99％或其他百分比的忙碌时间，也就是说，存储器管理电路502会例如在指令执行剩余忙碌时间的1％、5％或其他时间时以预设时间为单位周期性地发送多个轮询指令。
此外，在运作存储器存储装置10时，随着每个存储单元存储的信息容量增加，对应的忙碌时间也会增长。因此，存储器管理电路502还可以根据忙碌时间动态地调整指令类别对应的延迟时间。忙碌时间是指执行各指令类别的指令的忙碌时间。存储器管理电路502取得执行指令的忙碌时间，并且根据执行指令的忙碌时间更新指令类别对应的延迟时间。在一范例实施例中，存储器管理电路502是根据忙碌时间及预设比例决定指令类别对应的延迟时间。具体而言，可以是在指令接近完成之前再开始对可复写式非易失性存储器模块406发送轮询指令。于此，预设比例例如是95％、99％或其他比例，本发明不加以限制。换句话说，存储器管理电路502可以决定指令类别对应的延迟时间为95％、99％或其他百分比的忙碌时间，并且在指令执行剩余忙碌时间的1％、5％或其他时间时以预设时间为单位周期性地发送多个轮询指令。
在另一范例实施例中，存储器管理电路502会根据存储器存储装置10的温度决定是否要经过延迟时间再发送轮询指令。详细而言，存储器管理电路502会取得存储器存储装置10的温度，并将存储器存储装置10的温度与阈值(即，温度阈值)进行比较。若存储器管理电路502判断存储器存储装置10的温度大于温度阈值，存储器管理电路502会在经过延迟时间之后以预设时间为单位周期性地发送该些轮询指令。另一方面，若存储器管理电路502判断存储器存储装置10的温度不大于温度阈值，存储器管理电路502会直接以预设时间为单位周期性地发送多个轮询指令。在一范例实施例中，例如是设置温度传感器感测存储器存储装置10的温度。
图8是根据本发明的一范例实施例所示出的发送轮询指令的示意图。请参照图8，假设存储器管理电路502在时间点T(0)接收到主机指令。因此，在时间点T(0)，存储器管理电路502便会根据收到的主机指令的指令类别决定延迟时间T(D)。指令类别包括写入指令、抹除指令、读取指令或其他等指令。在经过延迟时间T(D)之后，存储器管理电路502便可在时间点T(1)～T(N)发送轮询指令至可复写式非易失性存储器模块406，并接收可复写式非易失性存储器模块406回传的对应至轮询指令的回复信息。存储器管理电路502会持续的发送轮询指令直到在指令完成的时间T(CMD)接收到对应于主机指令的停止指令为止。
图9是根据本发明的一范例实施例所示出的存储器管理方法的流程图。请参照图9，在步骤S901，从主机***接收指令。在步骤S902，根据指令对可复写式非易失性存储器模块发送对应的指令序列。在步骤S903，决定延迟时间。在步骤S904，在经过延迟时间之后对可复写式非易失性存储器模块发送多个轮询指令。
图10是根据本发明的一范例实施例所示出的存储器管理方法的流程图。请参照图10，在步骤S1001，从主机***接收指令。在步骤S1002，判断温度是否大于阈值。若判断温度大于阈值(步骤S1002，判断为是)，则在步骤S1003决定延迟时间，并在步骤S1004在经过延迟时间之后以预设时间为单位周期性地发送多个轮询指令。若判断温度不大于阈值(步骤S1002，判断为否)，则在步骤S1005以预设时间为单位周期性地发送多个轮询指令。
然而，图9与图10中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图9与图10中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图9与图10的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。
综上所述，本发明除了针对从主机***接收到的指令的延迟时间决定轮询操作的延迟时间，并在指令对应的忙碌时间接近忙碌完成时开始进行轮询操作以外，还进一步根据温度来判断是否延迟轮询操作。藉此，可减少在等待指令完成时轮询存储器状态的次数及时间，从而降低存储器存储装置的功耗并减少发热量，进而降低存储器存储装置的温度。

Claims (21)

1.一种存储器管理方法，用于包含可复写式非易失性存储器模块的存储器存储装置，且所述存储器管理方法包括：
从主机***接收指令；
根据所述指令对所述可复写式非易失性存储器模块发送对应的指令序列；
根据指令类别的指令决定延迟时间，包括：
根据所述指令的忙碌时间及预设比例决定所述指令类别对应的所述延迟时间，其中所述预设比例小于1并且所述预设比例大于等于0.95；
探测所述存储器存储装置的温度是否大于一阀值，
若所述存储器存储装置的温度大于阈值，则经过所述延迟时间之后以预设时间为单位周期性地对所述可复写式非易失性存储器模块发送多个轮询指令；以及
探测所述存储器存储装置的温度是否小于或等于所述阀值，
若所述存储器存储装置的温度小于或等于所述阀值，则以所述预设时间为单位周期性地向所述可复写式非易失性存储器模块发送所述多个轮询指令。
2.根据权利要求1所述的存储器管理方法，其中所述指令类别包括写入指令类别、抹除指令类别或读取指令类别至少其中之一。
3.根据权利要求1所述的存储器管理方法，其中根据所述指令的所述指令类别决定所述延迟时间的步骤包括：
根据对应于所述指令类别与所述延迟时间的查找表决定对应于所述指令类别的所述延迟时间。
4.根据权利要求1所述的存储器管理方法，其中根据所述指令的所述指令类别决定所述延迟时间的步骤包括：
根据执行所述忙碌时间更新所述指令类别对应的所述延迟时间。
5.根据权利要求1所述的存储器管理方法，其中在经过所述延迟时间之后对所述可复写式非易失性存储器模块发送所述多个轮询指令的步骤包括：
在经过所述延迟时间之后对所述可复写式非易失性存储器模块以预设时间为单位周期性地发送所述多个轮询指令。
6.根据权利要求1所述的存储器管理方法，其中在经过所述延迟时间之后对所述可复写式非易失性存储器模块发送所述多个轮询指令的步骤还包括：
重复的发送所述多个轮询指令直到接收到停止指令为止。
7.根据权利要求1所述的存储器管理方法，其中所述存储器管理方法还包括：
若所述存储器存储装置的温度大于阈值，则经过所述延迟时间之后以预设时间为单位周期性地发送所述多个轮询指令；以及
若所述存储器存储装置的温度不大于所述阈值，则以所述预设时间为单位周期性地发送所述多个轮询指令。
8.一种存储器存储装置，包括：
连接接口单元，用以耦接至主机***；
可复写式非易失性存储器模块；以及
存储器控制电路单元，耦接至所述连接接口单元与所述可复写式非易失性存储器模块，
其中所述存储器控制电路单元用以从所述主机***接收指令，
所述存储器控制电路单元还用以根据所述指令对所述可复写式非易失性存储器模块发送对应的指令序列，
所述存储器控制电路单元还用以根据指令类别的指令决定延迟时间，包括：
根据所述指令的忙碌时间及预设比例决定所述指令类别对应的所述延迟时间，其中所述预设比例小于1并且所述预设比例大于等于0.95，
所述存储器控制电路单元还用以探测所述存储器存储装置的温度是否大于一阀值，
若所述存储器存储装置的温度大于阈值，则经过所述延迟时间之后以预设时间为单位周期性地对所述可复写式非易失性存储器模块发送多个轮询指令，并且
所述存储器控制电路单元还用以探测所述存储器存储装置的温度是否小于或等于所述阀值，
若所述存储器存储装置的温度小于或等于所述阀值，则以所述预设时间为单位周期性地向所述可复写式非易失性存储器模块发送所述多个轮询指令。
9.根据权利要求8所述的存储器存储装置其中所述指令类别包括写入指令类别、抹除指令类别或读取指令类别至少其中之一。
10.根据权利要求8所述的存储器存储装置，其中所述存储器控制电路单元还用以：根据对应于所述指令类别与所述延迟时间的查找表决定对应于所述指令类别的所述延迟时间。
11.根据权利要求8所述的存储器存储装置，其中所述存储器控制电路单元还用以：
根据执行所述忙碌时间更新所述指令类别对应的所述延迟时间。
12.根据权利要求8所述的存储器存储装置，其中所述存储器控制电路单元还用以：
在经过所述延迟时间之后对所述可复写式非易失性存储器模块以预设时间为单位周期性地发送所述多个轮询指令。
13.根据权利要求8所述的存储器存储装置，其中所述存储器控制电路单元还用以：
重复的发送所述多个轮询指令直到接收到停止指令为止。
14.根据权利要求8所述的存储器存储装置，其中所述存储器控制电路单元还用以
若所述存储器存储装置的温度大于阈值，则经过所述延迟时间之后以预设时间为单位周期性地发送所述多个轮询指令，并且
若所述存储器存储装置的温度不大于所述阈值，则以所述预设时间为单位周期性地发送所述多个轮询指令。
15.一种存储器控制电路单元，用于控制包括可复写式非易失性存储器模块的存储器存储装置，且所述存储器控制电路单元包括：
主机接口，用以耦接至主机***；
存储器接口，用以耦接至所述可复写式非易失性存储器模块；以及
存储器管理电路，耦接至所述主机接口与所述存储器接口，
其中所述存储器控制电路单元用以从所述主机***接收指令，
所述存储器控制电路单元还用以根据所述指令对所述可复写式非易失性存储器模块发送对应的指令序列，
所述存储器控制电路单元还用以根据指令类别的指令决定延迟时间，包括：
根据所述指令的忙碌时间及预设比例决定所述指令类别对应的所述延迟时间，其中所述预设比例小于1并且所述预设比例大于等于0.95，
所述存储器控制电路单元还用以探测所述存储器存储装置的温度是否大于一阀值，
若所述存储器存储装置的温度大于阈值，则经过所述延迟时间之后以预设时间为单位周期性地对所述可复写式非易失性存储器模块发送多个轮询指令,并且
所述存储器控制电路单元还用以探测所述存储器存储装置的温度是否小于或等于所述阀值，
若所述存储器存储装置的温度小于或等于所述阀值，则以所述预设时间为单位周期性地向所述可复写式非易失性存储器模块发送所述多个轮询指令。
16.根据权利要求15所述的存储器控制电路单元其中所述指令类别包括写入指令类别、抹除指令类别或读取指令类别至少其中之一。
17.根据权利要求15所述的存储器控制电路单元，其中所述存储器控制电路单元还用以：
根据对应于所述指令类别与所述延迟时间的查找表决定对应于所述指令类别的所述延迟时间。
18.根据权利要求15所述的存储器控制电路单元，其中所述存储器控制电路单元还用以：
根据执行所述忙碌时间更新所述指令类别对应的所述延迟时间。
19.根据权利要求15所述的存储器控制电路单元，其中所述存储器控制电路单元还用以：
在经过所述延迟时间之后对所述可复写式非易失性存储器模块以预设时间为单位周期性地发送所述多个轮询指令。
20.根据权利要求15所述的存储器控制电路单元，其中所述存储器控制电路单元还用以：
重复的发送所述多个轮询指令直到接收到停止指令为止。
21.根据权利要求15所述的存储器控制电路单元，其中所述存储器控制电路单元还用以：
若所述存储器存储装置的温度大于阈值，则经过所述延迟时间之后以预设时间为单位周期性地发送所述多个轮询指令，并且
若所述存储器存储装置的温度不大于所述阈值，则以所述预设时间为单位周期性地发送所述多个轮询指令。
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