CN112216329B - 数据抹除方法、存储器控制电路单元及存储器存储装置 - Google Patents

Abstract

本发明提供一种数据抹除方法、存储器控制电路单元及存储器存储装置。所述方法包括：从多个实体抹除单元组中选择第一实体抹除单元组；以及对第一实体抹除单元组执行一抹除操作。其中第一实体抹除单元组包括多个第一实体抹除单元，且在同一时间点中被用来执行所述抹除操作的所述多个第一实体抹除单元中的至少一第二实体抹除单元的数量不同于所述多个第一实体抹除单元的数量。

Description

数据抹除方法、存储器控制电路单元及存储器存储装置

技术领域

本发明涉及一种数据抹除方法、存储器控制电路单元及存储器存储装置。

背景技术

数码相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。

一般来说，可复写式非易失性存储器模块可以包括多个存储器子模块。为了增加写入效率，通常存储器管理电路会以平行(parallel)方式将数据通过多个数据总线写入至前述的存储器子模块中。而在平行写入的过程中，假设用于写入的数据量刚好等于一个实体抹除单元组所能存储的数据量时，实体抹除单元组中的每一个实体抹除单元通常会在某一时间点同时地被数据写满。

假设之后存储器管理电路因故需对前述的实体抹除单元组中的实体抹除单元执行一抹除操作时(例如，执行有效数据合并或其他操作)时，存储器管理电路通常会同时地对实体抹除单元组中的多个实体抹除单元执行抹除操作。也就是说，在现有技术中，为了维持平行写入的效率，通常是以一个实体抹除单元组为单位执行抹除操作以释放一个实体抹除单元组的空间并作为后续的平行写入之用。

在一实体抹除单元组包括每一个存储器子模块中的一实体抹除单元的情况下，当以一个实体抹除单元组为单位执行抹除操作时，由于可复写式非易失性存储器中的所有的存储器子模块皆被用来执行抹除操作，假设此时主机***持续下达多个写入指令，则来自主机***的数据并无法被写入可复写式非易失性存储器中而需被暂存在缓冲存储器中。然而，由于缓冲存储器的空间有限，在抹除操作的执行时间越长且主机***持续下达写入指令的情况下，需要容量较大的缓冲存储器才能暂存来自主机***的数据。因此，如何避免可复写式非易失性存储器中所有的存储器子模块同时被用来执行抹除操作所造成的问题，是本领域技术人员所欲解决的问题之一。

发明内容

本发明提供一种数据抹除方法、存储器控制电路单元及存储器存储装置，可以不使用容量较大的缓冲存储器并且避免可复写式非易失性存储器中的所有的存储器子模块同时被用来执行抹除操作所造成的问题。

本发明提出一种数据抹除方法，用于一可复写式非易失性存储器模块，所述可复写式非易失性存储器模块包括多个实体抹除单元组，所述多个实体抹除单元组中的每一个实体抹除单元组具有多个实体抹除单元，所述数据抹除方法包括：从所述多个实体抹除单元组中选择一第一实体抹除单元组；以及对所述第一实体抹除单元组执行一抹除操作，其中所述第一实体抹除单元组包括多个第一实体抹除单元，且在同一时间点中被用来执行所述抹除操作的所述多个第一实体抹除单元中的至少一第二实体抹除单元的数量不同于所述多个第一实体抹除单元的数量。

在本发明的一实施例中，所述方法还包括：根据至少一写入指令对所述多个实体抹除单元组中的一第二实体抹除单元组执行一写入操作，其中所述第二实体抹除单元组包括多个第三实体抹除单元；当所述第二实体抹除单元组中所存储的数据量达到一第一门槛值时，执行对所述第一实体抹除单元组执行所述抹除操作的步骤以对所述多个第一实体抹除单元中的一第四实体抹除单元执行所述抹除操作；以及当所述第二实体抹除单元组中所存储的数据量达到一第二门槛值时，执行对所述第一实体抹除单元组执行所述抹除操作的步骤以对所述多个第一实体抹除单元中的一第五实体抹除单元执行所述抹除操作，其中所述第一门槛值小于所述第二门槛值。

在本发明的一实施例中，当所述第二实体抹除单元组中所存储的数据量达到所述第二实体抹除单元组可用以存储数据的容量时，所述第一实体抹除单元组的所述多个第一实体抹除单元中所存储的数据皆已被抹除。

在本发明的一实施例中，所述可复写式非易失性存储器模块包括多个存储器子模块，所述多个存储器子模块分别通过多个通道连接一存储器控制电路单元，所述多个实体抹除单元组中的每一个实体抹除单元组的所述多个实体抹除单元分别属于所述多个存储器子模块中不同的存储器子模块。

在本发明的一实施例中，所述存储器控制电路单元通过所述多个通道对所述第二实体抹除单元组中的所述多个第三实体抹除单元执行所述写入操作以将多个数据平行地写入所述多个第三实体抹除单元中。

在本发明的一实施例中，在对所述第一实体抹除单元组执行所述抹除操作之前，所述方法还包括：调整对所述多个第一实体抹除单元执行一写入操作的顺序；以及根据所述写入顺序以及一写入指令对所述多个第一实体抹除单元执行所述写入操作以使得当所述第二实体抹除单元的存储空间被写满时，所述多个第一实体抹除单元中的至少一第六实体抹除单元尚有可使用的存储空间。

在本发明的一实施例中，在所述多个实体抹除单元组中，同一个实体抹除单元组中的所述多个实体抹除单元对应至一逻辑地址-实体地址映射表中一相同的索引码。

在本发明的一实施例中，所述第一实体抹除单元组中的每一所述多个第一实体抹除单元包括一第一实体程序化单元以及一第二实体程序化单元。当每一所述多个第一实体抹除单元的所述第一实体程序化单元皆先被程序化后，每一所述多个第一实体抹除单元的所述第二实体程序化单元会才可以被程序化。

在本发明的一实施例中，所述第一实体抹除单元组中的每一所述多个第一实体抹除单元包括一第一实体程序化单元。当所述第一实体抹除单元组被写入一连续数据时，所述第一实体抹除单元组中的所述第一实体抹除单元的所述第一实体程序化单元所存储的多个数据所对应的多个逻辑地址为连续的。

在本发明的一实施例中，所述第一实体抹除单元组中的每一所述多个第一实体抹除单元包括一第一实体程序化单元以及一第二实体程序化单元。当所述第一实体抹除单元组被写入一连续数据时，所述第一实体抹除单元组中的一第七实体抹除单元的所述第一实体程序化单元所存储的数据所对应的逻辑地址与所述第七实体抹除单元的所述第二实体程序化单元所存储的数据所对应的逻辑地址为不连续的，且所述第七实体抹除单元的所述第一实体程序化单元与所述第二实体程序化单元实体上是连续地排列。

本发明提出一种存储器控制电路单元，用于控制一可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个实体抹除单元组，所述多个实体抹除单元组中的每一个实体抹除单元组具有多个实体抹除单元，所述存储器控制电路单元包括：主机接口、存储器接口与存储器管理电路。主机接口用以电性连接至一主机***。存储器接口用以电性连接至所述可复写式非易失性存储器模块。存储器管理电路电性连接至所述主机接口以及所述存储器接口，并用以执行下述运作：从所述多个实体抹除单元组中选择一第一实体抹除单元组；以及对所述第一实体抹除单元组执行一抹除操作，其中所述第一实体抹除单元组包括多个第一实体抹除单元，且在同一时间点中被用来执行所述抹除操作的所述多个第一实体抹除单元中的至少一第二实体抹除单元的数量不同于所述多个第一实体抹除单元的数量。

在本发明的一实施例中，所述存储器管理电路还用以根据至少一写入指令对所述多个实体抹除单元组中的一第二实体抹除单元组执行一写入操作，其中所述第二实体抹除单元组包括多个第三实体抹除单元。当所述第二实体抹除单元组中所存储的数据量达到一第一门槛值时，所述存储器管理电路还用以执行对所述第一实体抹除单元组执行所述抹除操作的运作以对所述多个第一实体抹除单元中的一第四实体抹除单元执行所述抹除操作。当所述第二实体抹除单元组中所存储的数据量达到一第二门槛值时，所述存储器管理电路还用以执行对所述第一实体抹除单元组执行所述抹除操作的运作以对所述多个第一实体抹除单元中的一第五实体抹除单元执行所述抹除操作，其中所述第一门槛值小于所述第二门槛值。

在本发明的一实施例中，当所述第二实体抹除单元组中所存储的数据量达到所述第二实体抹除单元组可用以存储数据的容量时，所述第一实体抹除单元组的所述多个第一实体抹除单元中所存储的数据皆已被抹除。

在本发明的一实施例中，所述可复写式非易失性存储器模块包括多个存储器子模块，所述多个存储器子模块分别通过多个通道连接所述存储器管理电路，所述多个实体抹除单元组中的每一个实体抹除单元组的所述多个实体抹除单元分别属于所述多个存储器子模块中不同的存储器子模块。

在本发明的一实施例中，所述存储器管理电路通过所述多个通道对所述第二实体抹除单元组中的所述多个第三实体抹除单元执行所述写入操作以将多个数据平行地写入所述多个第三实体抹除单元中。

在本发明的一实施例中，在对所述第一实体抹除单元组执行所述抹除运作之前，所述存储器管理电路还用以调整对所述多个第一实体抹除单元执行一写入操作的顺序。所述存储器管理电路还用以根据所述写入顺序以及一写入指令对所述多个第一实体抹除单元执行所述写入操作以使得当所述第二实体抹除单元的存储空间被写满时，所述多个第一实体抹除单元中的至少一第六实体抹除单元尚有可使用的存储空间。

在本发明的一实施例中，在所述多个实体抹除单元组中，同一个实体抹除单元组中的所述多个实体抹除单元对应至一逻辑地址-实体地址映射表中一相同的索引码。

在本发明的一实施例中，所述第一实体抹除单元组中的每一所述多个第一实体抹除单元包括一第一实体程序化单元以及一第二实体程序化单元。当每一所述多个第一实体抹除单元的所述第一实体程序化单元皆先被程序化后，每一所述多个第一实体抹除单元的所述第二实体程序化单元会才可以被程序化。

在本发明的一实施例中，所述第一实体抹除单元组中的每一所述多个第一实体抹除单元包括一第一实体程序化单元。当所述第一实体抹除单元组被写入一连续数据时，所述第一实体抹除单元组中的所述第一实体抹除单元的所述第一实体程序化单元所存储的多个数据所对应的多个逻辑地址为连续的。

在本发明的一实施例中，所述第一实体抹除单元组中的每一所述多个第一实体抹除单元包括一第一实体程序化单元以及一第二实体程序化单元。当所述第一实体抹除单元组被写入一连续数据时，所述第一实体抹除单元组中的一第七实体抹除单元的所述第一实体程序化单元所存储的数据所对应的逻辑地址与所述第七实体抹除单元的所述第二实体程序化单元所存储的数据所对应的逻辑地址为不连续的，且所述第七实体抹除单元的所述第一实体程序化单元与所述第二实体程序化单元实体上是连续地排列。

本发明提出一种存储器存储装置，包括：连接接口单元、可复写式非易失性存储器模块与存储器控制电路单元。连接接口单元用以电性连接至一主机***。所述可复写式非易失性存储器模块包括多个实体抹除单元组，所述多个实体抹除单元组中的每一个实体抹除单元组具有多个实体抹除单元。存储器控制电路单元电性连接至所述连接接口单元与所述可复写式非易失性存储器模块并用以执行下述运作：从所述多个实体抹除单元组中选择一第一实体抹除单元组；以及对所述第一实体抹除单元组执行一抹除操作，其中所述第一实体抹除单元组包括多个第一实体抹除单元，且在同一时间点中被用来执行所述抹除操作的所述多个第一实体抹除单元中的至少一第二实体抹除单元的数量不同于所述多个第一实体抹除单元的数量。

在本发明的一实施例中，所述存储器控制电路单元还用以根据至少一写入指令对所述多个实体抹除单元组中的一第二实体抹除单元组执行一写入操作，其中所述第二实体抹除单元组包括多个第三实体抹除单元。当所述第二实体抹除单元组中所存储的数据量达到一第一门槛值时，所述存储器控制电路单元还用以执行对所述第一实体抹除单元组执行所述抹除操作的步骤以对所述多个第一实体抹除单元中的一第四实体抹除单元执行所述抹除操作。当所述第二实体抹除单元组中所存储的数据量达到一第二门槛值时，所述存储器控制电路单元还用以执行对所述第一实体抹除单元组执行所述抹除操作的步骤以对所述多个第一实体抹除单元中的一第五实体抹除单元执行所述抹除操作，其中所述第一门槛值小于所述第二门槛值。

在本发明的一实施例中，当所述第二实体抹除单元组中所存储的数据量达到所述第二实体抹除单元组可用以存储数据的容量时，所述第一实体抹除单元组的所述多个第一实体抹除单元中所存储的数据皆已被抹除。

在本发明的一实施例中，所述可复写式非易失性存储器模块包括多个存储器子模块，所述多个存储器子模块分别通过多个通道连接一存储器控制电路单元，所述多个实体抹除单元组中的每一个实体抹除单元组的所述多个实体抹除单元分别属于所述多个存储器子模块中不同的存储器子模块。

在本发明的一实施例中，所述存储器控制电路单元通过所述多个通道对所述第二实体抹除单元组中的所述多个第三实体抹除单元执行所述写入操作以将多个数据平行地写入所述多个第三实体抹除单元中。

在本发明的一实施例中，在对所述第一实体抹除单元组执行所述抹除运作之前，所述存储器控制电路单元还用以调整对所述多个第一实体抹除单元执行一写入操作的顺序，述存储器控制电路单元还用以根据所述写入顺序以及一写入指令对所述多个第一实体抹除单元执行所述写入操作以使得当所述第二实体抹除单元的存储空间被写满时，所述多个第一实体抹除单元中的至少一第六实体抹除单元尚有可使用的存储空间。

在本发明的一实施例中，在所述多个实体抹除单元组中，同一个实体抹除单元组中的所述多个实体抹除单元对应至一逻辑地址-实体地址映射表中一相同的索引码。

在本发明的一实施例中，所述第一实体抹除单元组中的每一所述多个第一实体抹除单元包括一第一实体程序化单元以及一第二实体程序化单元。当每一所述多个第一实体抹除单元的所述第一实体程序化单元皆先被程序化后，每一所述多个第一实体抹除单元的所述第二实体程序化单元会才可以被程序化。

在本发明的一实施例中，所述第一实体抹除单元组中的每一所述多个第一实体抹除单元包括一第一实体程序化单元。当所述第一实体抹除单元组被写入一连续数据时，所述第一实体抹除单元组中的所述第一实体抹除单元的所述第一实体程序化单元所存储的多个数据所对应的多个逻辑地址为连续的。

在本发明的一实施例中，所述第一实体抹除单元组中的每一所述多个第一实体抹除单元包括一第一实体程序化单元以及一第二实体程序化单元。当所述第一实体抹除单元组被写入一连续数据时，所述第一实体抹除单元组中的一第七实体抹除单元的所述第一实体程序化单元所存储的数据所对应的逻辑地址与所述第七实体抹除单元的所述第二实体程序化单元所存储的数据所对应的逻辑地址为不连续的，且所述第七实体抹除单元的所述第一实体程序化单元与所述第二实体程序化单元实体上是连续地排列。

基于上述，在本发明的数据抹除方法、存储器控制电路单元及存储器存储装置中，由于同一时间点不会对一实体抹除单元组中的所有实体抹除单元执行抹除操作，因此于同一时间点并非所有的存储器子模块皆被用来执行抹除操作。此时当主机***仍持续下达写入指令时，则来自主机***的数据可以被写入可复写式非易失性存储器中而不需被暂存在缓冲存储器中等待抹除操作的完成。藉此，本发明的数据抹除方法可以不使用容量较大的缓冲存储器并且避免可复写式非易失性存储器中的所有的存储器子模块同时被用来执行抹除操作所造成的问题。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是根据本发明的一范例实施例所示出的主机***、存储器存储装置及输入/输出(I/O)装置的示意图；

图2是根据本发明的另一范例实施例所示出的主机***、存储器存储装置及I/O装置的示意图；

图3是根据本发明的另一范例实施例所示出的主机***与存储器存储装置的示意图；

图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图；

图5是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图；

图6是根据本发明第一范例实施例所示出的可复写式非易失性存储器模块的概要方块图；

图7是根据本发明一范例实施例所示出的数据抹除方法的流程图；

图8A、图8B、图9A、图9B、图10A、图10B、图11A、图11B、图12A与图12B是根据本发明第一范例实施例所示出的数据抹除方法的范例的示意图；

图13是根据本发明第二范例实施例所示出的数据抹除方法的范例的示意图。

附图标号说明：

30、10：存储器存储装置

31、11：主机***

110：***总线

111：处理器

112：随机存取存储器

113：只读存储器

114：数据传输接口

12：输入/输出(I/O)装置

20：主机板

201：随身盘

202：存储卡

203：固态硬盘

204：无线存储器存储装置

205：全球定位***模块

206：网络接口卡

207：无线传输装置

208：键盘

209：屏幕

210：喇叭

32：SD卡

33：CF卡

34：嵌入式存储装置

341：嵌入式多媒体卡

342：嵌入式多芯片封装存储装置

402：连接接口单元

404：存储器控制电路单元

406：可复写式非易失性存储器模块

502：存储器管理电路

504：主机接口

506：存储器接口

508：错误检查与校正电路

510：缓冲存储器

512：电源管理电路

310：第一存储器子模块

320：第二存储器子模块

330：第三存储器子模块

340：第四存储器子模块

316、326、336、346：数据总线

410(0)～410(N)、420(0)～420(N)、430(0)～430(N)、440(0)～440(N)：实体抹除单元

OD1～OD16、ND1～ND16、ID1～ID8：数据

S701：从多个实体抹除单元组中选择第一实体抹除单元组的步骤

S703：对第一实体抹除单元组执行抹除操作，其中第一实体抹除单元组包括多个第一实体抹除单元，且在同一时间点中被用来执行抹除操作的第一实体抹除单元中的第二实体抹除单元的数量不同于第一实体抹除单元的数量的步骤

具体实施方式

一般而言，存储器存储装置(亦称，存储器存储***)包括可复写式非易失性存储器模块(rewritable non-volatile memory module)与控制器(亦称，控制电路)。通常存储器存储装置是与主机***一起使用，以使主机***可将数据写入至存储器存储装置或从存储器存储装置中读取数据。

图1是根据本发明的一范例实施例所示出的主机***、存储器存储装置及输入/输出(I/O)装置的示意图。图2是根据本发明的另一范例实施例所示出的主机***、存储器存储装置及I/O装置的示意图。

请参照图1与图2，主机***11一般包括处理器111、随机存取存储器(randomaccess memory,RAM)112、只读存储器(read only memory,ROM)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114都电性连接至***总线(system bus)110。

在本范例实施例中，主机***11是通过数据传输接口114与存储器存储装置10电性连接。例如，主机***11可经由数据传输接口114将数据存储至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机***11是通过***总线110与I/O装置12电性连接。例如，主机***11可经由***总线110将输出信号传送至I/O装置12或从I/O装置12接收输入信号。

在本范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114可设置在主机***11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以经由有线或无线方式电性连接至存储器存储装置10。存储器存储装置10可例如是随身盘201、存储卡202、固态硬盘(Solid State Drive,SSD)203或无线存储器存储装置204。无线存储器存储装置204可例如是近距离无线通讯(NearField Communication,NFC)存储器存储装置、无线传真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通讯技术为基础的存储器存储装置。此外，主机板20也可以通过***总线110电性连接至全球定位***(Global Positioning System,GPS)模块205、网络接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各式I/O装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。

在一范例实施例中，所提及的主机***为可实质地与存储器存储装置配合以存储数据的任意***。虽然在上述范例实施例中，主机***是以电脑***来作说明，然而，图3是根据本发明的另一范例实施例所示出的主机***与存储器存储装置的示意图。请参照图3，在另一范例实施例中，主机***31也可以是数字相机、摄影机、通讯装置、音频播放器、视频播放器或平板电脑等***，而存储器存储装置30可为其所使用的安全数字(SecureDigital,SD)卡32、小型快闪(Compact Flash,CF)卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embedded Multi MediaCard,eMMC)341和/或嵌入式多芯片封装(embedded Multi Chip Package,eMCP)存储装置342等各类型将存储器模块直接电性连接于主机***的基板上的嵌入式存储装置。

图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图。

请参照图4，存储器存储装置10包括连接接口单元402、存储器控制电路单元404与可复写式非易失性存储器模块406。

连接接口单元402用以将存储器存储装置10电性连接至主机***11。在本范例实施例中，连接接口单元402是符合高速周边零件连接接口(Peripheral ComponentInterconnect Express,PCI Express)标准，且相容于快速非易失性存储器(NVM express)接口标准。具体而言，快速非易失性存储器接口标准为一种主机***与存储器装置之间通讯的协议，其定义了存储器存储装置的控制器与主机***的作业***之间的暂存器接口、指令集与功能集，并通过对存储器存储装置的接口标准最佳化，来促进以PCIe接口为主的存储器存储装置的数据存取速度与数据传输速率。然而，在另一范例实施例中，连接接口单元402亦可以是符合其他适合的标准。此外，连接接口单元402可与存储器控制电路单元404封装在一个芯片中，或者连接接口单元402是布设于一包含存储器控制电路单元404的芯片外。

存储器控制电路单元404用以执行以硬件型式或固体型式实作的多个逻辑门或控制指令并且根据主机***11的指令在可复写式非易失性存储器模块406中进行数据的写入、读取与抹除等运作。

可复写式非易失性存储器模块406是电性连接至存储器控制电路单元404并且用以存储主机***11所写入的数据。可复写式非易失性存储器模块406可以是单阶存储单元(Single Level Cell,SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个比特的快闪存储器模块)、多阶存储单元(Multi Level Cell,MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个比特的快闪存储器模块)、复数阶存储单元(Triple Level Cell，TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个比特的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。

可复写式非易失性存储器模块406中的每一个存储单元是以电压(以下亦称为临界电压)的改变来存储一或多个比特。具体来说，每一个存储单元的控制门极(controlgate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制门极，可以改变电荷补捉层的电子量，进而改变存储单元的临界电压。此改变存储单元的临界电压的操作亦称为“把数据写入至存储单元”或“程序化(programming)存储单元”。随着临界电压的改变，可复写式非易失性存储器模块406中的每一个存储单元具有多个存储状态。通过施予读取电压可以判断一个存储单元是属于哪一个存储状态，藉此取得此存储单元所存储的一或多个比特。

在本范例实施例中，可复写式非易失性存储器模块406的存储单元会构成多个实体程序化单元，并且此些实体程序化单元会构成多个实体抹除单元。具体来说，同一条字线上的存储单元会组成一或多个实体程序化单元。若每一个存储单元可存储2个以上的比特，则同一条字线上的实体程序化单元至少可被分类为下实体程序化单元与上实体程序化单元。例如，一存储单元的最低有效比特(Least Significant Bit，LSB)是属于下实体程序化单元，并且一存储单元的最高有效比特(Most Significant Bit，MSB)是属于上实体程序化单元。一般来说，在MLC NAND型快闪存储器中，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度，和/或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。

在本范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元为实体页面(page)或是实体扇(sector)。若实体程序化单元为实体页面，则此些实体程序化单元通常包括数据比特区与冗余(redundancy)比特区。数据比特区包含多个实体扇，用以存储使用者数据，而冗余比特区用以存储***数据(例如，错误更正码等管理数据)。在本范例实施例中，数据比特区包含32个实体扇，且一个实体扇的大小为512比特组(byte,B)。然而，在其他范例实施例中，数据比特区中也可包含8个、16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目之一并被抹除的存储单元。例如，实体抹除单元为实体区块(block)。

图5是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图。

请参照图5，存储器控制电路单元404包括存储器管理电路502、主机接口504及存储器接口506。

存储器管理电路502用以控制存储器控制电路单元404的整体运作。具体来说，存储器管理电路502具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路502的操作时，等同于说明存储器控制电路单元404的操作。

在本范例实施例中，存储器管理电路502的控制指令是以固体型式来实作。例如，存储器管理电路502具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。

在另一范例实施例中，存储器管理电路502的控制指令亦可以程序码型式存储于可复写式非易失性存储器模块406的特定区域(例如，存储器模块中专用于存放***数据的***区)中。此外，存储器管理电路502具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(boot code)，并且当存储器控制电路单元404被致能时，微处理器单元会先执行此开机码来将存储于可复写式非易失性存储器模块406中的控制指令载入至存储器管理电路502的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。

此外，在另一范例实施例中，存储器管理电路502的控制指令亦可以一硬件型式来实作。例如，存储器管理电路502包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是电性连接至微控制器。存储单元管理电路用以管理可复写式非易失性存储器模块406的存储单元或其群组。存储器写入电路用以对可复写式非易失性存储器模块406下达写入指令序列以将数据写入至可复写式非易失性存储器模块406中。存储器读取电路用以对可复写式非易失性存储器模块406下达读取指令序列以从可复写式非易失性存储器模块406中读取数据。存储器抹除电路用以对可复写式非易失性存储器模块406下达抹除指令序列以将数据从可复写式非易失性存储器模块406中抹除。数据处理电路用以处理欲写入至可复写式非易失性存储器模块406的数据以及从可复写式非易失性存储器模块406中读取的数据。写入指令序列、读取指令序列及抹除指令序列可各别包括一或多个程序码或指令码并且用以指示可复写式非易失性存储器模块406执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路502还可以下达其他类型的指令序列给可复写式非易失性存储器模块406以指示执行相对应的操作。

主机接口504是电性连接至存储器管理电路502并且用以接收与识别主机***11所传送的指令与数据。也就是说，主机***11所传送的指令与数据会通过主机接口504来传送至存储器管理电路502。在本范例实施例中，主机接口504是相容于SATA标准。然而，必须了解的是本发明不限于此，主机接口504亦可以是相容于PATA标准、IEEE 1394标准、PCIExpress标准、USB标准、SD标准、UHS-I标准、UHS-II标准、MS标准、MMC标准、eMMC标准、UFS标准、CF标准、IDE标准或其他适合的数据传输标准。

存储器接口506是电性连接至存储器管理电路502并且用以存取可复写式非易失性存储器模块406。也就是说，欲写入至可复写式非易失性存储器模块406的数据会经由存储器接口506转换为可复写式非易失性存储器模块406所能接受的格式。具体来说，若存储器管理电路502要存取可复写式非易失性存储器模块406，存储器接口506会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压电平或执行垃圾回收操作等等)的相对应的指令序列。这些指令序列例如是由存储器管理电路502产生并且通过存储器接口506传送至可复写式非易失性存储器模块406。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或程序码。例如，在读取指令序列中，会包括读取的识别码、存储器地址等信息。

在一范例实施例中，存储器控制电路单元404还包括错误检查与校正电路508、缓冲存储器510与电源管理电路512。

错误检查与校正电路508是电性连接至存储器管理电路502并且用以执行错误检查与校正操作以确保数据的正确性。具体来说，当存储器管理电路502从主机***11中接收到写入指令时，错误检查与校正电路508会为对应此写入指令的数据产生对应的错误更正码(error correcting code,ECC)和/或错误检查码(error detecting code，EDC)，并且存储器管理电路502会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可复写式非易失性存储器模块406中。之后，当存储器管理电路502从可复写式非易失性存储器模块406中读取数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路508会依据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正操作。

缓冲存储器510是电性连接至存储器管理电路502并且用以暂存来自于主机***11的数据与指令或来自于可复写式非易失性存储器模块406的数据。电源管理电路512是电性连接至存储器管理电路502并且用以控制存储器存储装置10的电源。

图6是根据本发明第一范例实施例所示出的可复写式非易失性存储器模块的概要方块图。

请参照图6，可复写式非易失性存储器模块406包括第一存储器子模块310、第二存储器子模块320、第三存储器子模块330与第四存储器子模块340。例如，第一、第二、第三与第四存储器子模块310、320、330与340分别地为存储器晶粒(die)。第一存储器子模块310具有实体抹除单元410(0)～410(N)。第二存储器子模块320具有实体抹除单元420(0)～420(N)。第三存储器子模块330具有实体抹除单元430(0)～430(N)。第四存储器子模块340具有实体抹除单元440(0)～440(N)。

例如，第一、第二、第三与第四存储器子模块310、320、330与340是分别地通过独立的数据总线316、326、336与346电性连接至存储器控制电路单元404。基此，存储器管理电路502可以平行(parallel)方式将数据通过数据总线316、326、336与346写入至第一、第二、第三与第四存储器子模块310、320、330与340。

然而，必须了解的是，在本发明另一范例实施例中，第一、第二、第三与第四存储器子模块310、320、330与340亦可仅通过1个数据总线与存储器控制电路单元404电性连接。在此，存储器管理电路502可以交错(interleave)方式将数据通过单一数据总线写入至第一、第二、第三与第四存储器子模块310、320、330与340。

特别是，第一、第二、第三与第四存储器子模块310、320、330与340可以分别包括多条字线，而同一条字线上的多个存储单元会形成多个实体页面，同一条字线的多个实体页面可以称为实体页面组。第一、第二、第三与第四存储器子模块310、320、330与340的每一实体抹除单元分别具有多个实体页面，其中属于同一个实体抹除单元的实体页面可被独立地写入且被同时地抹除。例如，每一实体抹除单元是由128个实体页面所组成。然而，必须了解的是，本发明不限于此，每一实体抹除单元是可由64个实体页面、256个实体页面或其他任意个实体页面所组成。

更详细来说，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目之一并被抹除的存储单元。实体页面为程序化的最小单元。即，实体页面为写入数据的最小单元。然而，必须了解的是，在本发明另一范例实施例中，写入数据的最小单位亦可以是扇区(Sector)或其他大小。每一实体页面通常包括数据比特区与冗余比特区。数据比特区用以存储使用者的数据，而冗余比特区用以存储***的数据(例如，错误检查与校正码)。需注意的是，在另一范例实施例中，一个实体抹除单元亦可以是指一个实体地址、一个实体程序化单元或由多个连续或不连续的实体地址组成。

值得一提的是，虽然本发明范例实施例是以包括四个存储器子模块的可复写式非易失性存储器模块406为例来描述。但本发明不限于此，在其他的实施例中，可复写式非易失性存储器模块406也可以包含六、八或十个存储器子模块。

在此，可以将同时用于平行写入的多个实体抹除单元统称为一个“实体抹除单元组”。在本实施例中，一个实体抹除单元组中的多个实体抹除单元分别是属于不同的存储器子模块并且可以通过数据总线被同时地写入。以实体抹除单元410(1)、实体抹除单元420(1)、实体抹除单元430(1)与实体抹除单元440(1)所构成的实体抹除单元组为例，存储器管理电路502可以通过数据总线316、326、336与346平行地将数据写入实体抹除单元410(1)、实体抹除单元420(1)、实体抹除单元430(1)与实体抹除单元440(1)。实体抹除单元410(1)、实体抹除单元420(1)、实体抹除单元430(1)与实体抹除单元440(1)是分别位于不同的存储器子模块中。再例如，以实体抹除单元410(0)、实体抹除单元420(0)、实体抹除单元430(0)与实体抹除单元440(0)所构成的实体抹除单元组为例，存储器管理电路502可以通过数据总线316、326、336与346平行地将数据写入实体抹除单元410(0)、实体抹除单元420(0)、实体抹除单元430(0)与实体抹除单元440(0)。实体抹除单元410(0)、实体抹除单元420(0)、实体抹除单元430(0)与实体抹除单元440(0)是分别位于不同的存储器子模块中。

特别是，在本实施例中，为了方便于管理，同一个实体抹除单元组中的多个实体抹除单元会对应至一逻辑地址-实体地址映射表中一相同的索引码，不同的实体抹除单元组对应至不同的索引码。例如，以实体抹除单元410(0)、实体抹除单元420(0)、实体抹除单元430(0)与实体抹除单元440(0)所构成的实体抹除单元组为例，实体抹除单元410(0)、实体抹除单元420(0)、实体抹除单元430(0)与实体抹除单元440(0)会对应至逻辑地址-实体地址映射表中一相同的索引码，此索引码的值例如是「001」。再例如，以实体抹除单元410(1)、实体抹除单元420(1)、实体抹除单元430(1)与实体抹除单元440(1)所构成的实体抹除单元组为例，实体抹除单元410(1)、实体抹除单元420(1)、实体抹除单元430(1)与实体抹除单元440(1)会对应至逻辑地址-实体地址映射表中一相同的索引码，此索引码的值例如是「002」。其他的实体抹除单元组亦有相类似的情形，在此不再赘述。

需注意的是，一般来说，为了增加写入效率，通常存储器管理电路502会以平行(parallel)方式将数据通过数据总线316、326、336与346写入至第一、第二、第三与第四存储器子模块310、320、330与340。例如，存储器管理电路502会通过数据总线316、326、336与346平行地将数据写入上述实体抹除单元410(1)、实体抹除单元420(1)、实体抹除单元430(1)与实体抹除单元440(1)所构成的实体抹除单元组中。而在平行写入的过程中，假设用于写入的数据量刚好等于一个实体抹除单元组所能存储的数据量(即，四个实体抹除单元所能存储的数据量)时，实体抹除单元410(1)、实体抹除单元420(1)、实体抹除单元430(1)与实体抹除单元440(1)通常会在某一时间点同时地被数据写满。

假设之后存储器管理电路502因故需对实体抹除单元410(1)、实体抹除单元420(1)、实体抹除单元430(1)与实体抹除单元440(1)所构成的实体抹除单元组执行一抹除操作时(例如，执行有效数据合并或其他操作)时，存储器管理电路502通常会同时地对实体抹除单元410(1)、实体抹除单元420(1)、实体抹除单元430(1)与实体抹除单元440(1)执行抹除操作。也就是说，在现有技术中，为了维持平行写入的效率，通常是以一个实体抹除单元组为单位执行抹除操作以释放一个实体抹除单元组的空间并作为后续的平行写入之用。

在此情况下，由于可复写式非易失性存储器406中的四个存储器子模块皆被用来执行抹除操作，假设此时主机***11持续下达多个写入指令，则来自主机***11的数据并无法被写入可复写式非易失性存储器406中而需被暂存在缓冲存储器510中。然而，由于缓冲存储器510的空间有限，在抹除操作的执行时间越长且主机***11持续下达写入指令的情况下，需要容量较大的缓冲存储器510才能暂存来自主机***11的数据。因此，如何避免可复写式非易失性存储器406中的所有的存储器子模块同时被用来执行抹除操作，是本领域技术人员所欲解决的问题之一。

图7是根据本发明一范例实施例所示出的数据抹除方法的流程图。

请参照图7，假设需执行抹除操作时，在步骤S701中，存储器管理电路502从可复写式非易失性存储器406中的多个实体抹除单元组中选择一实体抹除单元组(亦称为，第一实体抹除单元组)。之后，在步骤S703中，存储器管理电路502会对前述的第一实体抹除单元组执行抹除操作。特别是，第一实体抹除单元组包括多个实体抹除单元(亦称为，第一实体抹除单元)，且在同一时间点中被用来执行抹除操作的第一实体抹除单元中的至少一实体抹除单元(亦称为，第二实体抹除单元)的数量不同于第一实体抹除单元的数量。

需说明的是，在本实施例中，由于一个实体抹除单元组中的多个实体抹除单元分别是属于不同的存储器子模块，而在本发明的数据抹除方法中，由于同一时间点不会对一实体抹除单元组中的所有实体抹除单元执行抹除操作，因此于同一时间点并非所有的存储器子模块皆被用来执行抹除操作。此时当主机***11仍持续下达写入指令时，则来自主机***11的数据可以被写入可复写式非易失性存储器406中而不需被暂存在缓冲存储器510中等待抹除操作的完成。藉此，本发明的数据抹除方法可以不使用容量较大的缓冲存储器510并且避免可复写式非易失性存储器406中的所有的存储器子模块同时被用来执行抹除操作所造成的问题。

以下以多个实施例来描述本发明的数据抹除方法。

[第一实施例]

图8A、图8B、图9A、图9B、图10A、图10B、图11A、图11B、图12A与图12B是根据本发明第一范例实施例所示出的数据抹除方法的范例的示意图。

首先，请参照图8A与图8B，在此将实体抹除单元410(1)、实体抹除单元420(1)、实体抹除单元430(1)与实体抹除单元440(1)所构成的实体抹除单元组称为“第一实体抹除单元组”，且第一实体抹除单元组所拥有的多个实体抹除单元可以称为“第一实体抹除单元”。此外，在此将实体抹除单元410(0)、实体抹除单元420(0)、实体抹除单元430(0)与实体抹除单元440(0)所构成的实体抹除单元组称为“第二实体抹除单元组”，且第二实体抹除单元组所拥有的多个实体抹除单元可以称为“第三实体抹除单元”。

在第一实施例的初始状态中，第二实体抹除单元组的实体抹除单元410(0)、实体抹除单元420(0)、实体抹除单元430(0)与实体抹除单元440(0)尚未存储数据，而第一实体抹除单元组的实体抹除单元410(1)、实体抹除单元420(1)、实体抹除单元430(1)与实体抹除单元440(1)存储数据OD1～OD16。如图8B所示，实体抹除单元410(1)的第1～4个实体程序化单元分别存储数据OD1、数据OD5、数据OD9与数据OD13。实体抹除单元420(1)的第1～4个实体程序化单元分别存储数据OD2、数据OD6、数据OD10与数据OD14。实体抹除单元430(1)的第1～4个实体程序化单元分别存储数据OD3、数据OD7、数据OD11与数据OD15。实体抹除单元440(1)的第1～4个实体程序化单元分别存储数据OD4、数据OD8、数据OD12与数据OD16。

由于实体抹除单元410(1)、实体抹除单元420(1)、实体抹除单元430(1)与实体抹除单元440(1)已存储数据OD1～OD16，假设存储器管理电路502因故需对实体抹除单元410(1)、实体抹除单元420(1)、实体抹除单元430(1)与实体抹除单元440(1)进行抹除操作，在本实施例中，存储器管理电路502会将对前述多个实体抹除单元所执行的抹除操作分散在写入操作中执行。

更详细来说，请同时参照图9A与图9B，假设之后主机***11下达写入指令以将数据ND1～ND4写入至可复写式非易失性存储器10中。由于第二实体抹除单元组尚未存储数据，故存储器管理电路502可以选择第二实体抹除单元组用于写入。之后，存储器管理电路502可以根据主机***11下达的写入指令对第二实体抹除单元组执行一写入操作。例如，存储器管理电路502可以根据主机***11下达的写入指令先将数据ND1～ND4平行地写入至第二实体抹除单元组中实体抹除单元410(0)的第1个实体程序化单元、实体抹除单元420(0)的第1个实体程序化单元、实体抹除单元430(0)的第1个实体程序化单元以及实体抹除单元440(0)的第1个实体程序化单元中。

此时，存储器管理电路502会判断第二实体抹除单元组中所存储的数据量是否达到一门槛值(亦称为，第一门槛值)。在本范例中，假设第一门槛值为一个实体抹除单元组中可存储的数据量的四分之一，然而本发明并不用于限定第一门槛值的确切数值。

由于图9A中第二实体抹除单元组中含有16个实体程序化单元，而此些实体程序化单元中有4个实体程序化单元存储数据ND1～ND4，故存储器管理电路502会判断第二实体抹除单元组中所存储的数据量达到第一门槛值。此时，存储器管理电路502可以对第一实体抹除单元组的实体抹除单元410(1)(亦称为，第四实体抹除单元)执行抹除操作，如图9B所示。

之后，请同时参照图10A与图10B，假设之后主机***11下达写入指令以将数据ND5～ND8写入至可复写式非易失性存储器10中。存储器管理电路502可以根据前述主机***11下达的写入指令对第二实体抹除单元组再次执行写入操作。例如，存储器管理电路502可以根据主机***11下达的写入指令将数据ND5～ND8平行地写入至第二实体抹除单元组中实体抹除单元410(0)的第2个实体程序化单元、实体抹除单元420(0)的第2个实体程序化单元、实体抹除单元430(0)的第2个实体程序化单元以及实体抹除单元440(0)的第2个实体程序化单元中。

此时，存储器管理电路502会判断第二实体抹除单元组中所存储的数据量是否达到另一门槛值(亦称为，第二门槛值)。在本范例中，假设第二门槛值为一个实体抹除单元组中可存储的数据量的二分之一，然而本发明并不用于限定第二门槛值的确切数值。

由于图10A中第二实体抹除单元组中含有16个实体程序化单元，而此些实体程序化单元中有8个实体程序化单元存储数据ND1～ND8，故存储器管理电路502会判断第二实体抹除单元组中所存储的数据量达到第二门槛值。此时，存储器管理电路502可以对第一实体抹除单元组的实体抹除单元420(1)(亦称为，第五实体抹除单元)执行抹除操作，如图10B所示。

之后，请同时参照图11A与图11B，假设之后主机***11下达写入指令以将数据ND9～ND12写入至可复写式非易失性存储器10中。存储器管理电路502可以根据前述主机***11下达的写入指令对第二实体抹除单元组再次执行写入操作。例如，存储器管理电路502可以根据主机***11下达的写入指令将数据ND9～ND12平行地写入至第二实体抹除单元组中实体抹除单元410(0)的第3个实体程序化单元、实体抹除单元420(0)的第3个实体程序化单元、实体抹除单元430(0)的第3个实体程序化单元以及实体抹除单元440(0)的第3个实体程序化单元中。

此时，存储器管理电路502会判断第二实体抹除单元组中所存储的数据量是否达到另一门槛值(亦称为，第三门槛值)。在本范例中，假设第三门槛值为一个实体抹除单元组中可存储的数据量的四分之三，然而本发明并不用于限定第三门槛值的确切数值。

由于图11A中第二实体抹除单元组中含有16个实体程序化单元，而此些实体程序化单元中有12个实体程序化单元存储数据ND1～ND12，故存储器管理电路502会判断第二实体抹除单元组中所存储的数据量达到第三门槛值。此时，存储器管理电路502可以对第一实体抹除单元组的实体抹除单元430(1)执行抹除操作，如图11B所示。

之后，请同时参照图12A与图12B，假设之后主机***11下达写入指令以将数据ND13～ND16写入至可复写式非易失性存储器10中。存储器管理电路502可以根据前述主机***11下达的写入指令对第二实体抹除单元组再次执行写入操作。例如，存储器管理电路502可以根据主机***11下达的写入指令将数据ND13～ND16平行地写入至第二实体抹除单元组中实体抹除单元410(0)的第4个实体程序化单元、实体抹除单元420(0)的第4个实体程序化单元、实体抹除单元430(0)的第4个实体程序化单元以及实体抹除单元440(0)的第4个实体程序化单元中。

此时，存储器管理电路502会判断第二实体抹除单元组中所存储的数据量是否达到另一门槛值(亦称为，第四门槛值)。在本范例中，假设第四门槛值为一个实体抹除单元组可存储的数据量，然而本发明并不用于限定第四门槛值的确切数值。

由于图12A中第二实体抹除单元组中含有16个实体程序化单元，而此些实体程序化单元中有16个实体程序化单元存储数据ND1～ND16，故存储器管理电路502会判断第二实体抹除单元组中所存储的数据量达到第四门槛值。此时，存储器管理电路502可以对第一实体抹除单元组的实体抹除单元440(1)执行抹除操作，如图12B所示。

换句话说，在本发明的数据写入方法中，当第二实体抹除单元组中所存储的数据量达到第二实体抹除单元组可用以存储数据的容量时(即，第二实体抹除单元组中的16个实体程序化单元皆已被写入数据时)，第一实体抹除单元组的实体抹除单元410(1)、实体抹除单元420(1)、实体抹除单元430(1)与实体抹除单元440(1)中所存储的数据皆已被抹除。因此，在完成前述对应于数据ND1～ND16的写入操作后，由于第二实体抹除单元组会恢复为闲置状态，故当主机***11持续下达写入指令时，存储器管理电路502可以直接地对第二实体抹除单元组平行地写入。

在此需说明的是，在此可以将实体抹除单元410(0)、实体抹除单元420(0)、实体抹除单元430(0)与实体抹除单元440(0)中的第1个实体程序化单元称为“第一实体程序化单元”，并且将实体抹除单元410(0)、实体抹除单元420(0)、实体抹除单元430(0)与实体抹除单元440(0)中的第2个实体程序化单元称为“第二实体程序化单元”。特别是，在平行写入的过程中，在实体抹除单元410(0)、实体抹除单元420(0)、实体抹除单元430(0)与实体抹除单元440(0)中的第1个实体程序化单元皆先被程序化后，实体抹除单元410(0)、实体抹除单元420(0)、实体抹除单元430(0)与实体抹除单元440(0)中的第2个实体程序化单元才可以被程序化。

此外，假设前述的数据ND1～ND16为连续的数据。也就是说，数据ND1～ND16的数据依序为数据ND1～ND16。在前述的范例中，由于实体抹除单元410(0)、实体抹除单元420(0)、实体抹除单元430(0)与实体抹除单元440(0)所构成的实体抹除单元组被用来写入连续的数据ND1～ND16，故实体抹除单元410(0)、实体抹除单元420(0)、实体抹除单元430(0)与实体抹除单元440(0)所存储的数据所对应的多个逻辑地址为连续的。举例来说，实体抹除单元410(0)、实体抹除单元420(0)、实体抹除单元430(0)与实体抹除单元440(0)中的第1个实体程序化单元分别用以存储数据ND1～ND4，而数据ND1～ND4所对应的多个逻辑地址为连续的。

需注意的是，在前述将连续的数据ND1～ND16平行地写入实体抹除单元410(0)、实体抹除单元420(0)、实体抹除单元430(0)与实体抹除单元440(0)的过程当中，同一个实体抹除单元中的多个实体程序化单元所存储的数据彼此为不连续的。举例来说，以实体抹除单元430(0)(亦称为，第七实体抹除单元)为例，实体抹除单元430(0)的第1个实体程序化单元所存储的数据ND3所对应的逻辑地址与实体抹除单元430(0)的第2个实体程序化单元所存储的数据ND7所对应的逻辑地址为不连续的。然而，在实体抹除单元430(0)中，实体抹除单元430(0)的第1个实体程序化单元与实体抹除单元430(0)的第2个实体程序化单元实体上是连续地排列。其他的实体抹除单元也有相类似的现象，在此不再赘述。

通过前述方式，由于同一时间点存储器管理电路502不会对一实体抹除单元组中的所有实体抹除单元执行抹除操作，因此于同一时间点并非所有的存储器子模块皆被用来执行抹除操作。通过此方式，可以避免现有技术中同时对可复写式非易失性存储器406中的所有的存储器子模块同时执行抹除操作所造成的问题，并且可以有效地降低缓冲存储器510的容量。

[第二实施例]

图13是根据本发明第二范例实施例所示出的数据抹除方法的范例的示意图。在此需说明的是，在本发明的第二实施例中，存储器管理电路502会调整对一实体抹除单元组中的多个实体抹除单元执行写入操作的顺序，藉此让该些实体抹除单元不会同时间地被写满数据。特别是，先被写满数据的实体抹除单元可以先被用来执行抹除操作，藉此避免现有技术中同时对可复写式非易失性存储器406中的所有的存储器子模块同时执行抹除操作所造成的问题。

详细来说，请参照图13，在此假设对前述的第一实体抹除单元组进行写入。假设主机***11下达写入指令以将数据ID1～ID8写入至可复写式非易失性存储器10中。存储器管理电路502可以根据前述主机***11下达的写入指令对第一实体抹除单元组执行写入操作。特别是，不同于现有技术使用平行写入的方式，在本发明的第二实施例中，存储器管理电路502会调整对第一抹除单元中的多个第一实体抹除单元执行写入操作的顺序。例如，存储器管理电路502可以根据一算法或一查找表来获得对一实体抹除单元组中的多个实体抹除单元执行写入操作的顺序。特别是，本发明并不用于限制写入操作的顺序以及该顺序的产生与获得方式。

在此，假设存储器管理电路502根据算法或查找表所获得的写入操作的顺序依序为“实体抹除单元410(1)、实体抹除单元420(1)、实体抹除单元410(1)、实体抹除单元420(1)、实体抹除单元430(1)、实体抹除单元440(1)、实体抹除单元420(1)与实体抹除单元420(1)”。存储器管理电路502会根据此写入顺序以及前述的写入指令对实体抹除单元410(1)、实体抹除单元420(1)、实体抹除单元430(1)与实体抹除单元440(1)执行写入操作。更详细来说，存储器管理电路502会根据前述的写入顺序，将数据ID1写入至实体抹除单元410(1)、将数据ID2写入至实体抹除单元420(1)、将数据ID3写入至实体抹除单元410(1)、将数据ID4写入至实体抹除单元420(1)、将数据ID5写入至实体抹除单元430(1)、将数据ID6写入至实体抹除单元440(1)、将数据ID7写入至实体抹除单元420(1)以及将数据ID8写入至实体抹除单元420(1)中，结果如图13所示。

也就是说，在本发明的第二实施例中，当一实体程序化单元组中的一实体抹除单元(例如，实体抹除单元420(1))的存储空间被写满时，实体程序化单元组中其他至少一实体抹除单元尚有可使用的存储空间。特别是，先被写满数据的实体抹除单元可以先被用来执行抹除操作，藉此避免现有技术中同时对可复写式非易失性存储器406中的所有的存储器子模块同时执行抹除操作所造成的问题。

基于上述，在本发明的数据抹除方法、存储器控制电路单元及存储器存储装置中，由于同一时间点不会对一实体抹除单元组中的所有实体抹除单元执行抹除操作，因此于同一时间点并非所有的存储器子模块皆被用来执行抹除操作。此时当主机***仍持续下达写入指令时，则来自主机***的数据可以被写入可复写式非易失性存储器中而不需被暂存在缓冲存储器中等待抹除操作的完成。藉此，本发明的数据抹除方法可以不使用容量较大的缓冲存储器并且避免可复写式非易失性存储器中的所有的存储器子模块同时被用来执行抹除操作所造成的问题。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (27)

1.一种数据抹除方法，用于可复写式非易失性存储器模块，所述可复写式非易失性存储器模块包括多个实体抹除单元组，所述多个实体抹除单元组中的每一个实体抹除单元组具有多个实体抹除单元，其特征在于，所述数据抹除方法包括：

从所述多个实体抹除单元组中选择第一实体抹除单元组；

对所述第一实体抹除单元组执行抹除操作，其中所述第一实体抹除单元组包括多个第一实体抹除单元，且在同一时间点中被用来执行所述抹除操作的所述多个第一实体抹除单元中的至少一第二实体抹除单元的数量不同于所述多个第一实体抹除单元的数量；

根据至少一写入指令对所述多个实体抹除单元组中的第二实体抹除单元组执行写入操作，其中所述第二实体抹除单元组包括多个第三实体抹除单元；

当所述第二实体抹除单元组中所存储的数据量达到第一门槛值时，执行对所述第一实体抹除单元组执行所述抹除操作的步骤以对所述多个第一实体抹除单元中的第四实体抹除单元执行所述抹除操作；以及

当所述第二实体抹除单元组中所存储的数据量达到第二门槛值时，执行对所述第一实体抹除单元组执行所述抹除操作的步骤以对所述多个第一实体抹除单元中的第五实体抹除单元执行所述抹除操作，

其中所述第一门槛值小于所述第二门槛值。

2.根据权利要求1所述的数据抹除方法，其中当所述第二实体抹除单元组中所存储的数据量达到所述第二实体抹除单元组可用以存储数据的容量时，所述第一实体抹除单元组的所述多个第一实体抹除单元中所存储的数据皆已被抹除。

3.根据权利要求1所述的数据抹除方法，其中所述可复写式非易失性存储器模块包括多个存储器子模块，所述多个存储器子模块分别通过多个通道连接存储器控制电路单元，所述多个实体抹除单元组中的每一个实体抹除单元组的所述多个实体抹除单元分别属于所述多个存储器子模块中不同的存储器子模块。

4.根据权利要求3所述的数据抹除方法，其中所述存储器控制电路单元通过所述多个通道对所述第二实体抹除单元组中的所述多个第三实体抹除单元执行所述写入操作以将多个数据平行地写入所述多个第三实体抹除单元中。

5.根据权利要求1所述的数据抹除方法，其中在对所述第一实体抹除单元组执行所述抹除操作之前，所述方法还包括：

调整对所述多个第一实体抹除单元执行所述写入操作的顺序；以及

根据写入顺序以及所述至少一写入指令对所述多个第一实体抹除单元执行所述写入操作以使得当所述第二实体抹除单元的存储空间被写满时，所述多个第一实体抹除单元中的至少一第六实体抹除单元尚有可使用的存储空间。

6.根据权利要求1所述的数据抹除方法，其中在所述多个实体抹除单元组中，同一个实体抹除单元组中的所述多个实体抹除单元对应至一逻辑地址-实体地址映射表中相同的索引码。

7.根据权利要求1所述的数据抹除方法，其中所述第一实体抹除单元组中的每一所述多个第一实体抹除单元包括第一实体程序化单元以及第二实体程序化单元，

当每一所述多个第一实体抹除单元的所述第一实体程序化单元都先被程序化后，每一所述多个第一实体抹除单元的所述第二实体程序化单元会才可以被程序化。

8.根据权利要求1所述的数据抹除方法，其中所述第一实体抹除单元组中的每一所述多个第一实体抹除单元包括第一实体程序化单元，

当所述第一实体抹除单元组被写入连续数据时，所述第一实体抹除单元组中的所述第一实体抹除单元的所述第一实体程序化单元所存储的多个数据所对应的多个逻辑地址为连续的。

9.根据权利要求1所述的数据抹除方法，其中所述第一实体抹除单元组中的每一所述多个第一实体抹除单元包括第一实体程序化单元以及第二实体程序化单元，

当所述第一实体抹除单元组被写入连续数据时，所述第一实体抹除单元组中的第七实体抹除单元的所述第一实体程序化单元所存储的数据所对应的逻辑地址与所述第七实体抹除单元的所述第二实体程序化单元所存储的数据所对应的逻辑地址为不连续的，且所述第七实体抹除单元的所述第一实体程序化单元与所述第二实体程序化单元实体上是连续地排列。

10.一种存储器控制电路单元，用于控制可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个实体抹除单元组，所述多个实体抹除单元组中的每一个实体抹除单元组具有多个实体抹除单元，其特征在于，所述存储器控制电路单元包括：

主机接口，用以电性连接至主机***；

存储器接口，用以电性连接至所述可复写式非易失性存储器模块；

存储器管理电路，电性连接至所述主机接口以及所述存储器接口，

其中所述存储器管理电路用以从所述多个实体抹除单元组中选择第一实体抹除单元组，

其中所述存储器管理电路还用以对所述第一实体抹除单元组执行抹除操作，其中所述第一实体抹除单元组包括多个第一实体抹除单元，且在同一时间点中被用来执行所述抹除操作的所述多个第一实体抹除单元中的至少一第二实体抹除单元的数量不同于所述多个第一实体抹除单元的数量,

其中所述存储器管理电路还用以根据至少一写入指令对所述多个实体抹除单元组中的第二实体抹除单元组执行写入操作，其中所述第二实体抹除单元组包括多个第三实体抹除单元，

当所述第二实体抹除单元组中所存储的数据量达到第一门槛值时，所述存储器管理电路还用以执行对所述第一实体抹除单元组执行所述抹除操作的运作以对所述多个第一实体抹除单元中的第四实体抹除单元执行所述抹除操作，

当所述第二实体抹除单元组中所存储的数据量达到第二门槛值时，所述存储器管理电路还用以执行对所述第一实体抹除单元组执行所述抹除操作的运作以对所述多个第一实体抹除单元中的第五实体抹除单元执行所述抹除操作，

其中所述第一门槛值小于所述第二门槛值。

11.根据权利要求10所述的存储器控制电路单元，其中当所述第二实体抹除单元组中所存储的数据量达到所述第二实体抹除单元组可用以存储数据的容量时，所述第一实体抹除单元组的所述多个第一实体抹除单元中所存储的数据皆已被抹除。

12.根据权利要求10所述的存储器控制电路单元，其中所述可复写式非易失性存储器模块包括多个存储器子模块，所述多个存储器子模块分别通过多个通道连接所述存储器管理电路，所述多个实体抹除单元组中的每一个实体抹除单元组的所述多个实体抹除单元分别属于所述多个存储器子模块中不同的存储器子模块。

13.根据权利要求12所述的存储器控制电路单元，其中所述存储器管理电路通过所述多个通道对所述第二实体抹除单元组中的所述多个第三实体抹除单元执行所述写入操作以将多个数据平行地写入所述多个第三实体抹除单元中。

14.根据权利要求10所述的存储器控制电路单元，其中在对所述第一实体抹除单元组执行所述抹除操作之前，

所述存储器管理电路还用以调整对所述多个第一实体抹除单元执行所述写入操作的顺序，

所述存储器管理电路还用以根据写入顺序以及所述至少一写入指令对所述多个第一实体抹除单元执行所述写入操作以使得当所述第二实体抹除单元的存储空间被写满时，所述多个第一实体抹除单元中的至少一第六实体抹除单元尚有可使用的存储空间。

15.根据权利要求10所述的存储器控制电路单元，其中在所述多个实体抹除单元组中，同一个实体抹除单元组中的所述多个实体抹除单元对应至逻辑地址-实体地址映射表中相同的索引码。

16.根据权利要求10所述的存储器控制电路单元，其中所述第一实体抹除单元组中的每一所述多个第一实体抹除单元包括第一实体程序化单元以及第二实体程序化单元，

当每一所述多个第一实体抹除单元的所述第一实体程序化单元都先被程序化后，每一所述多个第一实体抹除单元的所述第二实体程序化单元会才可以被程序化。

17.根据权利要求10所述的存储器控制电路单元，其中所述第一实体抹除单元组中的每一所述多个第一实体抹除单元包括第一实体程序化单元，

当所述第一实体抹除单元组被写入连续数据时，所述第一实体抹除单元组中的所述第一实体抹除单元的所述第一实体程序化单元所存储的多个数据所对应的多个逻辑地址为连续的。

18.根据权利要求10所述的存储器控制电路单元，其中所述第一实体抹除单元组中的每一所述多个第一实体抹除单元包括第一实体程序化单元以及第二实体程序化单元，

当所述第一实体抹除单元组被写入连续数据时，所述第一实体抹除单元组中的第七实体抹除单元的所述第一实体程序化单元所存储的数据所对应的逻辑地址与所述第七实体抹除单元的所述第二实体程序化单元所存储的数据所对应的逻辑地址为不连续的，且所述第七实体抹除单元的所述第一实体程序化单元与所述第二实体程序化单元实体上是连续地排列。

19.一种存储器存储装置，其特征在于，包括：

连接接口单元，用以电性连接至主机***；

可复写式非易失性存储器模块，所述可复写式非易失性存储器模块包括多个实体抹除单元组，所述多个实体抹除单元组中的每一个实体抹除单元组具有多个实体抹除单元；以及

存储器控制电路单元，电性连接至所述连接接口单元与所述可复写式非易失性存储器模块，

其中所述存储器控制电路单元用以从所述多个实体抹除单元组中选择第一实体抹除单元组，

其中所述存储器控制电路单元还用以对所述第一实体抹除单元组执行抹除操作，其中所述第一实体抹除单元组包括多个第一实体抹除单元，且在同一时间点中被用来执行所述抹除操作的所述多个第一实体抹除单元中的至少一第二实体抹除单元的数量不同于所述多个第一实体抹除单元的数量,

其中所述存储器控制电路单元还用以根据至少一写入指令对所述多个实体抹除单元组中的第二实体抹除单元组执行写入操作，其中所述第二实体抹除单元组包括多个第三实体抹除单元，

当所述第二实体抹除单元组中所存储的数据量达到第一门槛值时，所述存储器控制电路单元还用以执行对所述第一实体抹除单元组执行所述抹除操作的步骤以对所述多个第一实体抹除单元中的第四实体抹除单元执行所述抹除操作，

当所述第二实体抹除单元组中所存储的数据量达到第二门槛值时，所述存储器控制电路单元还用以执行对所述第一实体抹除单元组执行所述抹除操作的步骤以对所述多个第一实体抹除单元中的第五实体抹除单元执行所述抹除操作，

其中所述第一门槛值小于所述第二门槛值。

20.根据权利要求19所述的存储器存储装置，其中当所述第二实体抹除单元组中所存储的数据量达到所述第二实体抹除单元组可用以存储数据的容量时，所述第一实体抹除单元组的所述多个第一实体抹除单元中所存储的数据皆已被抹除。

21.根据权利要求19所述的存储器存储装置，其中所述可复写式非易失性存储器模块包括多个存储器子模块，所述多个存储器子模块分别通过多个通道连接存储器控制电路单元，所述多个实体抹除单元组中的每一个实体抹除单元组的所述多个实体抹除单元分别属于所述多个存储器子模块中不同的存储器子模块。

22.根据权利要求21所述的存储器存储装置，其中所述存储器控制电路单元通过所述多个通道对所述第二实体抹除单元组中的所述多个第三实体抹除单元执行所述写入操作以将多个数据平行地写入所述多个第三实体抹除单元中。

23.根据权利要求19所述的存储器存储装置，其中在对所述第一实体抹除单元组执行所述抹除操作之前，

所述存储器控制电路单元还用以调整对所述多个第一实体抹除单元执行所述写入操作的顺序，

所述存储器控制电路单元更用以根据写入顺序以及所述至少一写入指令对所述多个第一实体抹除单元执行所述写入操作以使得当所述第二实体抹除单元的存储空间被写满时，所述多个第一实体抹除单元中的至少一第六实体抹除单元尚有可使用的存储空间。

24.根据权利要求19所述的存储器存储装置，其中在所述多个实体抹除单元组中，同一个实体抹除单元组中的所述多个实体抹除单元对应至逻辑地址-实体地址映射表中相同的索引码。

25.根据权利要求19所述的存储器存储装置，其中所述第一实体抹除单元组中的每一所述多个第一实体抹除单元包括第一实体程序化单元以及第二实体程序化单元，

当每一所述多个第一实体抹除单元的所述第一实体程序化单元都先被程序化后，每一所述多个第一实体抹除单元的所述第二实体程序化单元会才可以被程序化。

26.根据权利要求19所述的存储器存储装置，其中所述第一实体抹除单元组中的每一所述多个第一实体抹除单元包括第一实体程序化单元，

当所述第一实体抹除单元组被写入连续数据时，所述第一实体抹除单元组中的所述第一实体抹除单元的所述第一实体程序化单元所存储的多个数据所对应的多个逻辑地址为连续的。

27.根据权利要求19所述的存储器存储装置，其中所述第一实体抹除单元组中的每一所述多个第一实体抹除单元包括第一实体程序化单元以及第二实体程序化单元，

当所述第一实体抹除单元组被写入连续数据时，所述第一实体抹除单元组中的第七实体抹除单元的所述第一实体程序化单元所存储的数据所对应的逻辑地址与所述第七实体抹除单元的所述第二实体程序化单元所存储的数据所对应的逻辑地址为不连续的，且所述第七实体抹除单元的所述第一实体程序化单元与所述第二实体程序化单元实体上是连续地排列。