TWI710120B

TWI710120B - 半導體記憶裝置

Info

Publication number: TWI710120B
Application number: TW108123068A
Authority: TW
Inventors: 小林茂樹; 塩川太郎; 園田真久
Original assignee: 日商東芝記憶體股份有限公司
Priority date: 2019-03-20
Filing date: 2019-07-01
Publication date: 2020-11-11
Also published as: CN111725227A; TW202036866A; CN211088269U; JP2020155624A; TW202042346A; TWI755748B; US20200303402A1; US10943919B2

Abstract

本發明之實施形態提供一種選擇閘極線與接觸件之間之連接良好之半導體記憶裝置。本發明之一實施方式之半導體記憶裝置具備：複數個第1導電體層，其於第1方向上積層；第1半導體層，其於上述複數個第1導電體層內沿上述第1方向延伸；第1電荷儲存層，其設置於上述複數個第1導電體層與上述第1半導體層之間；複數個第2導電體層，其等於上述複數個第1導電體層之上方沿上述第1方向積層；以及第3導電體層，其自上述複數個第2導電體層之中最下層之上表面起，於上述複數個第2導電體層之中除上述最下層以外之1個或複數個層內沿上述第1方向延伸，且與上述複數個第2導電體各自之上表面相接。

Description

半導體記憶裝置

實施形態係關於一種半導體記憶裝置。

作為可非揮發地記憶資料之半導體記憶裝置，已知有NAND(Not AND，反及)快閃記憶體。於如該NAND快閃記憶體般之半導體記憶裝置中，為了實現高集成化、大容量化，而逐漸採用三維記憶體構造。已知一種用以將與該三維記憶體構造內之積層配線層連接之接觸件引出之構造。

實施形態提供一種選擇閘極線與接觸件之間之連接良好之半導體記憶裝置。

一實施形態之半導體記憶裝置具備：複數個第1導電體層，其於第1方向上積層；第1半導體層，其於上述複數個第1導電體層內沿上述第1方向延伸；第1電荷儲存層，其設置於上述複數個第1導電體層與上述第1半導體層之間；複數個第2導電體層，其於上述複數個第1導電體層之上方沿上述第1方向積層；以及第3導電體層，其自上述複數個第2導電體層之中最下層之上表面起，於上述複數個第2導電體層之中除上述最下層以外之1個或複數個層內沿上述第1方向延伸，且與上述複數個第2導電體各自之上表面相接。

較理想為，沿著上述複數個第2導電體層中之沿上述第1方向相鄰之2個之中上方之下表面的上述第3導電體層的第1剖面與上述相鄰之2個之中下方之下表面上之上述第3導電體層的第2剖面相似。

較理想為，上述第1剖面之直徑與上述第2剖面之直徑之差對應於上述相鄰之2個第2導電體層之沿著與上述第1方向交叉之第2方向之長度之差。

較理想為，自上述第1方向觀察時，上述第1剖面之外緣位於距上述第2剖面之外緣大致等間隔之寬度。

較理想為，上述半導體記憶裝置進而具備第1絕緣體層，且包含第1部分及第2部分，上述第1部分將上述複數個第2導電體層分斷為沿著與上述第1方向及上述第2方向交叉之第3方向排列之第1區域及第2區域，上述第2部分沿上述第3方向延伸，將上述第1區域分斷為沿著上述第2方向排列之第3區域及第4區域。

較理想為，上述第3導電體層設置於上述複數個第2導電體層之上述第3區域或上述第4區域。

另一實施形態之半導體記憶裝置具備：複數個第1導電體層，其於第1方向上積層；第1半導體層，其於上述複數個第1導電體層內沿上述第1方向延伸；第1電荷儲存層，其設置於上述複數個第1導電體層與上述第1半導體層之間；複數個第2導電體層，其等於上述複數個第1導電體層之中最上層之上方沿上述第1方向積層；以及第1絕緣體層，其包含第1部分及第2部分，上述第1部分沿與上述第1方向交叉之第2方向延伸，將上述複數個第2導電體層分斷為沿著與上述第1方向及上述第2方向交叉之第3方向排列之第1區域及第2區域，上述第2部分沿上述第3方向延伸，將上述第1區域分斷為沿著上述第2方向排列之第3區域及第4區域。

較理想為，上述半導體記憶裝置進而具備第3導電體層，上述第3導電體層於上述複數個第2導電體層之上述第3區域或上述第4區域中，沿上述第1方向延伸，且將上述複數個第2導電體層之各者相互電性連接。

較理想為，上述第3導電體層自上述複數個第2導電體層之中最下層之上表面起，於上述複數個第2導電體層之中除上述最下層以外之1個或複數個層內沿上述第1方向延伸。

較理想為，上述第3導電體層與上述複數個第2導電體之各者之上表面相接。

較理想為，上述第3導電體層之上端位於較上述複數個第2導電體層之中最上層之上表面更靠上方，上述半導體記憶裝置進而具備第4導電體層，上述第4導電體層自上述第3導電體層之上端上沿上述第1方向延伸，且具有小於上述第3導電體層之直徑。

較理想為，上述第1絕緣體層之上述第1部分及上述第2部分當自上述第1方向觀察時呈T字狀設置。

較理想為，上述第3導電體層於上述複數個第2導電體層內沿上述第1方向延伸，上述第3導電體層之下端位於與上述第1絕緣體層之下端相同之層，上述第3導電體層之上端位於與上述第1絕緣體層之上端相同之層。

又一實施形態之半導體記憶裝置具備：複數個第1導電體層，其於第1方向上積層；第1半導體層，其於上述複數個第1導電體層內沿上述第1方向延伸；第1電荷儲存層，其設置於上述複數個第1導電體層與上述第1半導體層之間；複數個第2導電體層，其等於上述複數個第1導電體層之中最上層之上方沿上述第1方向積層；第3導電體層，其於上述複數個第2導電體層內沿上述第1方向延伸，且與上述複數個第2導電體層之各者相接；以及第1絕緣體層，其沿著包含上述第1方向及與上述第1方向交叉之第2方向之面，將上述複數個第2導電體層分斷為第1區域及第2區域；且上述第3導電體層之下端位於與上述第1絕緣體層之下端相同之層，上述第3導電體層之上端位於與上述第1絕緣體層之上端相同之層。

較理想為，上述第1半導體層於上述複數個第2導電體層內沿上述第1方向進一步延伸，上述第1電荷儲存層進而設置於上述複數個第2導電體層與上述第1半導體層之間。

較理想為，上述半導體記憶裝置進而具備：第2半導體層，其於上述複數個第2導電體層內沿上述第1方向延伸；以及第2絕緣體層，其設置於上述複數個第2導電體層與上述第2半導體層之間。

較理想為，上述第2絕緣體層包含第2電荷儲存層。

根據實施形態，可提供一種選擇閘極線與接觸件之間之連接良好之半導體記憶裝置。

1:半導體記憶裝置

2:記憶體控制器

10:記憶胞陣列

11:指令暫存器

12:位址暫存器

13:定序器

14:驅動器模組

15:列解碼器模組

16:感測放大器模組

20:半導體基板

21:導電體層

22:導電體層

23:導電體層

24:導電體層

25:導電體層

30:芯構件

31:半導體層

32:積層膜

33:半導體部

35:隧道絕緣膜

36:絕緣膜

37:阻擋絕緣膜

40:芯構件

41:半導體層

42:半導體層

43:積層膜

44:半導體部

45:隧道絕緣膜

46:絕緣膜

47:阻擋絕緣膜

50:絕緣體層

51:絕緣體層

52:犧牲材

53:犧牲材

54:絕緣體層

55:絕緣體層

56:絕緣體層

57:犧牲材

58:絕緣體層

59:絕緣體層

60:絕緣體層

61:絕緣體層

62:導電體層

63:絕緣體層

64:導電體層

64A:導電體層

65:導電體層

71:絕緣體層

72:絕緣體層

73:絕緣體層

74:絕緣體層

80:導電體層

80_1:導電體層

80_4:導電體層

80_7:導電體層

81:導電體層

BL:位元線

BL0~BLm:位元線

BLK:區塊

BLK0~BLKn:區塊

CA:胞區域

CC:接觸件

CC_SGD:接觸件

CC'_SGD:接觸件

CC"_SGD:接觸件

CC2_SGD:接觸件

CC_SGD0~CC_SGD3:接觸件

CC'_SGD0~CC'_SGD3:接觸件

CC"_SGD0~CC"_SGD3:接觸件

CC_SGDp:接觸件

CC_WL:接觸件

CC_WL0~CC_WL7:接觸件

CC_SGS:接觸件

CP:接觸件

CU:胞單元

CV_SGD:導通孔

CV_SGD0~CV_SGD3:導通孔

H1:孔

H2:孔

H3:SGD孔

H4:孔

H5:孔

H6:孔

H11:孔

H12:孔

H13:孔

HA:佈線區域

H0:記憶體孔

LP:下部柱

MP:記憶體柱

MT:記憶胞電晶體

MT0~MT7:記憶胞電晶體

NS:NAND串

OEA:區域

SU:串單元

SU0~SU3:串單元

SL:源極線

SLT:狹縫

SHE:狹縫

SHE_X:狹縫

SHE_Y:狹縫

SHE2_Y:狹縫

ST1:選擇電晶體

ST2:選擇電晶體

SGD:選擇閘極線

SGD0~SGD3:選擇閘極線

SGDa~SGDc:選擇閘極線

SGDX:選擇閘極線

SGS:選擇閘極線

T_SGS:區域

T_WL0:區域

T_WL1:區域

T_WL2:區域

T_WL3:區域

T_WL4:區域

T_WL5:區域

T_WL6:區域

T_WL7:區域

UP:上部柱

WL:字元線

WL0~WL7:字元線

圖1係表示包含第1實施形態之半導體記憶裝置之記憶體系統之整體構成之方塊圖。

圖2係表示第1實施形態之半導體記憶裝置之記憶胞陣列之部分之電路構成圖。

圖3係自上方觀察第1實施形態之半導體記憶裝置之記憶胞陣列之俯視圖。

圖4係沿著圖3之IV-IV線之記憶胞陣列之胞區域之剖視圖。

圖5係沿著圖4之V-V線之記憶體柱下部之剖視圖。

圖6係沿著圖4之VI-VI線之記憶體柱上部之剖視圖。

圖7係沿著圖3之VII-VII線之記憶胞陣列之佈線區域之剖視圖。

圖8係將圖3之選擇閘極線之區域VIII放大並自上方觀察之俯視圖。

圖9~圖24係用以說明第1實施形態之半導體記憶裝置之製造步驟之記憶胞陣列之剖視圖。

圖25係自上方觀察用以說明第1實施形態之半導體記憶裝置之效果之比較例之記憶胞陣列之俯視圖。

圖26係沿著圖25之XXVI-XXVI線之記憶胞陣列之佈線區域之剖視圖。

圖27係自上方觀察第1實施形態之第1變化例之半導體記憶裝置之記憶胞陣列之俯視圖。

圖28係沿著圖27之XXVIII-XXVIII線之記憶胞陣列之佈線區域之剖視圖。

圖29係自上方觀察第1實施形態之第2變化例之半導體記憶裝置之記憶胞陣列之俯視圖。

圖30係沿著圖29之XXX-XXX線之記憶胞陣列之佈線區域之剖視圖。

圖31係第2實施形態之半導體記憶裝置之記憶胞陣列之佈線區域之剖視圖。

圖32~圖43係用以說明第2實施形態之半導體記憶裝置之製造步驟之記憶胞陣列之剖視圖。

以下，參照圖式對實施形態進行說明。各實施形態例示了用以將發明之技術思想具體化之裝置或方法。圖式係模式性或概念性者，各圖式之尺寸及比率等不一定與實際相同。本發明之技術思想並非由構成要素之形狀、構造、配置等指定。

再者，於以下之說明中，針對具有大致相同之功能及構成之構成要素，標註相同符號。構成參照符號之字符後之數字藉由包含相同字符之參照符號參照，且用以區分具有同樣構成之要素彼此。於無需相互區分包含相同字符之參照符號所表示之要素之情形時，該等要素分別藉由僅包含字符之參照符號參照。

又，於以下之說明中，某一層之「直徑」意指與該層之積層面平行之剖面中之該層外側之直徑之平均值。某一層之剖面之「中心」意指該剖面之重心。

1.第1實施形態

對第1實施形態之半導體記憶裝置進行說明。

1.1 構成

首先，對第1實施形態之半導體記憶裝置之構成進行說明。

1.1.1 半導體記憶裝置

圖1係用以說明第1實施形態之半導體記憶裝置之構成之方塊圖。半導體記憶裝置1係可非揮發地記憶資料之NAND型快閃記憶體，由外部之記憶體控制器2控制。半導體記憶裝置1與記憶體控制器2之間之通信例如支持NAND介面規格。

如圖1所示，半導體記憶裝置1例如具備記憶胞陣列10、指令暫存器11、位址暫存器12、定序器13、驅動器模組14、列解碼器模組15、以及感測放大器模組16。

記憶胞陣列10包含複數個區塊BLK0~BLKn(n為1以上之整數)。區塊BLK係可非揮發地記憶資料之複數個記憶胞之集合，例如用作資料之刪除單位。又，於記憶胞陣列10設置有複數條位元線及複數條字元線。各記憶胞例如與1條位元線及1條字元線建立關聯。關於記憶胞陣列10之詳細構成，於下文進行敍述。

指令暫存器11保存半導體記憶裝置1自記憶體控制器2接收到之指令CMD。指令CMD例如包含使定序器13執行讀出動作、寫入動作、刪除動作等之命令。

位址暫存器12保存半導體記憶裝置1自記憶體控制器2接收到之位址信息ADD。位址信息ADD例如包含區塊位址BA、頁位址PA、及行位址CA。例如，區塊位址BA、頁位址PA、及行位址CA分別用於區塊BLK、字元線、及位元線之選擇。

定序器13控制半導體記憶裝置1整體之動作。例如，定序器13基於保存於指令暫存器11中之指令CMD而控制驅動器模組14、列解碼器模組15、及感測放大器模組16等，並執行讀出動作、寫入動作、刪除動作等。

驅動器模組14產生讀出動作、寫入動作、刪除動作等中所使用之電壓。並且，驅動器模組14基於例如保存於位址暫存器12中之頁位址PA，對與所選字元線對應之信號線施加所產生之電壓。

列解碼器模組15基於保存於位址暫存器12中之區塊位址 BA，選擇對應之記憶胞陣列10內之1個區塊BLK。並且，列解碼器模組15將例如施加至與所選字元線對應之信號線之電壓傳送至所選區塊BLK內之所選字元線。

感測放大器模組16於寫入動作中根據自記憶體控制器2接收到之寫入資料DAT而對各位元線施加所期望之電壓。又，感測放大器模組16於讀出動作中基於位元線之電壓判定記憶於記憶胞中之資料，並將判定結果作為讀出資料DAT傳送給記憶體控制器2。

以上所說明之半導體記憶裝置1及記憶體控制器2亦可藉由將其等組合而構成1個半導體裝置。作為此種半導體裝置，例如可列舉如SD^TM(Secure Digital，安全數位)卡般之記憶卡、或SSD(solid state drive，固態磁碟機)等。

1.1.2 記憶胞陣列之電路構成

圖2係用以說明第1實施形態之半導體記憶裝置之記憶胞陣列之構成之電路圖。圖2表示記憶胞陣列10所包含之複數個區塊BLK中之1個區塊BLK。

如圖2所示，區塊BLK包含例如4個串單元SU0~SU3。各串單元SU包含與位元線BL0~BLm(m為1以上之整數)分別建立關聯之複數個NAND串NS。各NAND串NS例如包含記憶胞電晶體MT0~MT7、以及選擇電晶體ST1及ST2。記憶胞電晶體MT包含控制閘極及電荷儲存層，且非揮發地保存資料。選擇電晶體ST1及ST2分別用於各種動作時之串單元SU之選擇。

於各NAND串NS中，記憶胞電晶體MT0~MT7串聯連接。選擇電晶體ST1之汲極連接於建立關聯之位元線BL，選擇電晶體ST1 之源極連接於串聯連接之記憶胞電晶體MT0~MT7之一端。選擇電晶體ST2之汲極連接於串聯連接之記憶胞電晶體MT0~MT7之另一端。選擇電晶體ST2之源極連接於源極線SL。

於同一區塊BLK中，記憶胞電晶體MT0~MT7之控制閘極分別共通連接於字元線WL0~WL7。串單元SU0~SU3內之選擇電晶體ST1之閘極分別共通連接於選擇閘極線SGD0~SGD3。選擇電晶體ST2之閘極共通連接於選擇閘極線SGS。

於以上所說明之記憶胞陣列10之電路構成中，位元線BL由各串單元SU中被分配了同一行位址之NAND串NS共有。源極線SL於例如複數個區塊BLK間共有。

1個串單元SU內連接於共通字元線WL之複數個記憶胞電晶體MT之集合例如被稱為胞單元CU。例如，將包含分別記憶1位元資料之記憶胞電晶體MT之胞單元CU之記憶容量定義為「1頁資料」。胞單元CU可根據記憶胞電晶體MT所記憶之資料之位元數而具有2頁資料以上之記憶容量。

再者，第1實施形態之半導體記憶裝置1所具備之記憶胞陣列10之電路構成並不限定於以上所說明之構成。例如，各NAND串NS所包含之記憶胞電晶體MT以及選擇電晶體ST1及ST2之個數分別可設計為任意之個數。各區塊BLK所包含之串單元SU之個數可設計為任意之個數。

1.1.3 記憶胞陣列之構造

以下，對第1實施形態之半導體記憶裝置之記憶胞陣列之構造之一例進行說明。

再者，於以下所參照之圖式中，X軸與字元線WL之延伸方向對應，Y軸與位元線BL之延伸方向對應，Z軸與相對於形成半導體記憶裝置1之半導體基板之表面之鉛垂方向對應。於俯視圖中，為了易於觀察圖，而適當附加了陰影。俯視圖中所附加之陰影不一定與附加了陰影之構成要素之原材料或特性有關。於剖視圖中，為了易於觀察圖而適當省略了絕緣體層(層間絕緣膜)、配線、接觸件等構成要素。

1.1.3.1 平面佈局

圖3係用以說明第1實施形態之半導體記憶裝置之記憶胞陣列之平面佈局之俯視圖。於圖3中，作為一例，示出了包含與某一區塊BLK內之串單元SU0~SU3對應之構造體之胞區域CA、及自各串單元SU之積層配線層將接觸件CC引出之佈線區域HA之一部分。

如圖3所示，記憶胞陣列10例如包含狹縫SHE、複數個狹縫SLT、記憶體柱MP、接觸件CP及CC、位元線BL、以及積層配線層。狹縫SHE包含複數個狹縫SHE_X、及狹縫SHE_Y。複數個積層配線層例如包含3層選擇閘極線SGD(分別包含位於同一層之SGD0~SGD3及SGDX)、7層字元線WL0~WL7、及1層選擇閘極線SGS。複數個記憶體柱MP、接觸件CP、及位元線BL設置於胞區域CA，複數個接觸件CC設置於佈線區域HA。

複數個積層配線層自半導體基板側起按照選擇閘極線SGS、字元線WL0~WL7、及選擇閘極線SGD之順序沿著Z軸積層。

複數個狹縫SLT分別沿著記憶胞陣列平面之特定方向(於圖3中為X軸)延伸，沿著與該特定方向相交之方向(於圖3中為與X軸正交之方向即Y軸)排列。複數個狹縫SHE_X亦分別沿著X軸延伸，於相鄰之狹縫SLT間沿Y方向排列。狹縫SHE_Y沿著Y軸延伸，兩端到達相鄰之狹縫 SLT。狹縫SLT之寬度例如大於狹縫SHE之寬度。狹縫SLT、以及SHE_X及SHE_Y包含絕緣體。狹縫SLT例如將圖4中於下文敍述之與字元線WL、選擇閘極線SGD、及選擇閘極線SGS等對應之積層配線層分斷。即，狹縫SLT將串單元SU0~SU3同與該等串單元SU0~SU3相鄰之其他串單元(未圖示)絕緣分離。又，狹縫SHE_X及SHE_Y將與選擇閘極線SGD對應之積層配線層相互分斷為與串單元SU0~SU3各自對應之選擇閘極線SGD0~SGD3、及不與任一串單元SU對應之選擇閘極線SGDX，並絕緣分離。

如此，由狹縫SLT以及SHE_X及SHE_Y隔開之區域構成各個串單元SU0~SU3。作為記憶胞陣列10整體，與圖3所示者同樣之佈局沿著Y軸反覆配置而成。

於圖3之胞區域CA中，複數個記憶體柱MP於相鄰之狹縫SLT間之區域中配置成例如16行錯位狀。即，於各個串單元SU0~SU3中，複數個記憶體柱MP配置成4行錯位狀。複數個記憶體柱MP分別具有形成於記憶體孔內之部分(下部柱LP)、及形成於SGD孔內之部分(上部柱UP)。上部柱UP設置於較下部柱LP更靠上層，例如，直徑小於下部柱LP。

即，當自上方俯視記憶胞陣列平面時，對應之上部柱UP與下部柱LP之組具有重疊之部分。該俯視下，對應之上部柱UP之中心軸與下部柱LP之中心軸可重疊，亦可不重疊。再者，此處，中心軸定義為沿著Z軸通過上部柱UP及下部柱LP之任意XY剖面之中心之軸。任意XY剖面例如為上部柱UP與下部柱LP相接之面。於圖3之俯視下，下部柱LP以不與狹縫SHE_X重疊之方式配置。又，關於配置於狹縫SHE_X或狹縫 SLT附近之記憶體柱MP，上部柱UP之中心軸相對於下部柱LP之中心軸向遠離附近之狹縫SHE_X或SLT之方向偏移地配置。如此，於第1實施形態之半導體記憶裝置1中，狹縫SHE_X或SLT可設計為避免與記憶體柱MP接觸之佈局。

複數條位元線BL分別沿著Y軸延伸，且沿著X軸排列。於俯視下，各位元線BL以於每個串單元SU至少與1個上部柱UP重疊之方式配置，於各上部柱UP重疊有2條位元線BL。於與上部柱UP重疊之複數條位元線BL中之1條位元線BL與該上部柱UP之間設置有接觸件CP。串單元SU經由形成於上部柱UP之接觸件CP而電性連接於對應之位元線BL。

於圖3之佈線區域HA中，3層選擇閘極線SGD中之與選擇閘極線SGDX對應之部分沿著X軸向遠離胞區域CA之方向形成階梯形狀。即，於俯視下，構成選擇閘極線SGDX之3層積層配線層越為下層之配線層，沿著X軸越長，且具有不與上層之配線層重疊之區域。

字元線WL5~WL7之組、字元線WL2~WL4之組、以及選擇閘極線SGS及字元線WL0~WL1之組沿著X軸形成階梯形狀。即，於俯視下，字元線WL5~WL7之組與選擇閘極線SGD相比，沿著X軸更長，且具有不與選擇閘極線SGD重疊之區域A。字元線WL2~WL4之組與字元線WL5~WL7之組相比，沿著X軸更長，且具有不與字元線WL5~WL7之組之區域A重疊之區域B。選擇閘極線SGS及字元線WL0~WL1之組與字元線WL2~WL4之組相比，沿著X軸更長，且具有不與字元線WL2~WL4之組之區域B重疊之區域C。

又，字元線WL5~WL7之組、字元線WL2~WL4之組、以及選擇閘極線SGS及字元線WL0~WL1之組分別於沿著X軸之階梯形狀之端部進而形成沿著Y軸之階梯形狀。即，於區域A中，字元線WL6具有不與字元線WL7之區域T_WL7重疊之區域T_WL6，字元線WL5具有不與區域T_WL6及T_WL7重疊之區域T_WL5，區域T_WL5~T_WL7沿著Y軸排列。於區域B中，字元線WL3具有不與字元線WL4之區域T_WL4重疊之區域T_WL3，字元線WL2具有不與區域T_WL3及T_WL4重疊之區域T_WL2，區域T_WL2~T_WL4沿著Y軸排列。於區域C中，字元線WL0具有不與字元線WL1之區域T_WL1重疊之區域T_WL0，選擇閘極線SGS具有不與區域T_WL0及TvWL1重疊之區域T_SGS，區域T_SGS、T_WL0、及T_WL1沿著Y軸排列。

接觸件CC_SGD0~CC_SGD3、CC_WL0~CC_WL7、及CC_SGS分別設置於選擇閘極線SGD0~SGD3上、字元線WL0~WL7之區域T_WL0~T_WL7上、及選擇閘極線SGS之區域T_SGS上。接觸件CC_SGD0~CC_SGD3分別與選擇閘極線SGD0~SGD3之3層積層配線層之各層之上表面接觸。選擇閘極線SGD之最上層之上表面上之接觸件CC_SGD之直徑大於接觸件CC_WL及CC_SGS之直徑。關於接觸件CC_SGD之直徑，於圖8中詳細敍述。

再者，以上所說明之記憶胞陣列10之平面佈局僅為一例，並不限定於此。例如，配置於相鄰之狹縫SLT間之狹縫SHE之數量或串單元SU之數量可任意地設計。又，記憶體柱MP之個數及配置、或連接於記憶體柱MP之位元線BL等亦可任意地設計。又，區域T_SGS、及T_WL0~W_TL7之配置中之沿著Y軸之階梯形狀之階數亦可任意地設計，亦可不沿著Y軸設置階差。

1.1.3.2 胞區域

圖4表示沿著IV-IV線將圖3之第1實施形態之半導體記憶裝置之記憶胞陣列10切斷所得之剖面構造之一例。如圖4所示，於半導體基板20之上方介隔絕緣體層(未圖示)而設置有導電體層21。可於該絕緣體層設置感測放大器模組16等電路。導電體層21例如形成為沿著XY平面擴展之板狀，成為源極線SL。導電體層21例如包含矽(Si)。

於導電體層21之上方介隔絕緣體層(未圖示)而設置有導電體層22。導電體層22用作選擇閘極線SGS。

於導電體層22之上方，絕緣體層(未圖示)與導電體層23(對應於第1導電體層)交替地積層有複數層。導電體層23例如自半導體基板20側起依序分別用作字元線WL0~WL7。導電體層22及23例如形成為沿著XY平面擴展之板狀，例如包含鎢(W)。

於積層於最上層之導電體層23之上方，絕緣體層(未圖示)與導電體層24(對應於第2導電體層)交替地積層有複數層。最上層之導電體層23與最下層之導電體層24之Z方向之間隔大於相鄰之導電體層23間彼此或導電體層24間彼此之Z方向之間隔。即，最上層之導電體層23與最下層之導電體層24之間之絕緣體層(INS，未圖示)之厚度較相鄰之導電體層23間彼此或導電體層24間彼此之絕緣體層更厚。積層之複數個導電體層24自半導體基板20側起依序分別用作選擇閘極線SGDa、SGDb、及SGDc，於與選擇閘極線SGDa~SGDc對應之上部柱UP之部分設置有選擇電晶體ST1。導電體層24例如形成為沿著XY平面擴展之板狀，例如包含鎢(W)。

於積層於最上層之導電體層24之上方，介隔絕緣體層(未圖示)而設置有導電體層25。例如，導電體層25沿著Y軸延伸，且沿著X軸呈線狀排列複數根，分別用作位元線BL。導電體層25例如包含銅(Cu)。

記憶體柱MP沿著Z軸延伸而設置。具體而言，記憶體柱MP中之下部柱LP貫通導電體層22及23，且底部與導電體層21接觸。記憶體柱MP中之上部柱UP貫通導電體層24，且與下部柱LP接觸。

又，記憶體柱MP中之下部柱LP例如包含芯構件30、半導體層31(對應於第1半導體層)、積層膜32、及半導體部33，上部柱UP例如包含芯構件40、半導體層41、半導體層42、積層膜43、及半導體部44。上部柱UP以半導體層41之一部分嵌入至下部柱LP之上端之方式形成，藉此，可與下部柱LP良好地電性連接。

下部柱LP之芯構件30沿著Z軸延伸，其上端例如位於較最上層之導電體層23更靠上方，上部柱UP之芯構件30之下端例如位於導電體層21之層內。芯構件30例如包含氧化矽(SiO₂)等絕緣體。

半導體層31覆蓋芯構件30之底面及側面，例如包含圓筒狀之部分。半導體層31之下端與導電體層21接觸，其上端位於較最上層之導電體層23更靠上層。

積層膜32覆蓋半導體層31之側面及底面，惟導電體層21與半導體層31接觸之部分除外，且例如包含圓筒狀之部分。關於積層膜32之層構造，利用圖5之說明進行詳細敍述。

半導體部33覆蓋芯構件30之上表面，且與芯構件30上方之半導體層31之內壁部分、及形成於半導體部33正上方之半導體層41之下端接觸。半導體部33例如為圓柱狀。

芯構件40沿著Z軸延伸而設置。芯構件40之下端位於最上層之導電體層23與最下層之導電體層24之間。芯構件40之上端位於較設置最上層之導電體層24之層更靠上層。

半導體層41覆蓋芯構件40之側面及底面，例如包含圓筒狀之部分。半導體層41之下端與半導體部33接觸而將其與下部柱LP之間電性連接，其上端位於較最上層之導電體層24更靠上層。

半導體層42包含將半導體層41之中至少與導電體層24交叉之部分之側面覆蓋之圓筒狀之部分。

積層膜43係選擇電晶體之閘極絕緣膜，覆蓋半導體層42之側面，且包含圓筒狀之部分。關於積層膜43之層構造，利用圖7之說明進行詳細敍述。

半導體部44覆蓋芯構件40之上表面，且與半導體層41之中設置於芯構件40上方之部分之內壁接觸。半導體部44例如設置成圓柱狀，到達上部柱UP之上端。

於記憶體柱MP內之半導體層41、半導體層42、及半導體部44之上表面設置有柱狀之接觸件CP。於圖4之剖視圖中，示出了與4根記憶體柱MP中之2根記憶體柱MP對應之接觸件CP。未圖示接觸件CP之剩下2根記憶體柱MP於圖4之深度側或近前側之剖面設置有接觸件CP。各接觸件CP之上表面與對應之1個導電體層25(位元線BL)接觸，且電性連接。

狹縫SLT例如沿著XZ平面呈板狀擴展而形成，且於Y方向上將導電體層22~24分斷。狹縫SLT之上端位於導電體層24與導電體層25之間。狹縫SLT之下端例如位於設置有導電體層21之層。狹縫SLT例如包含氧化矽等絕緣體。

狹縫SHE_X例如沿著XZ平面呈板狀擴展而形成，且於Y方向上將導電體層24分斷。狹縫SHE_X之上端位於導電體層24與導電體層25之間。狹縫SHE_X之下端例如位於設置有最上層之導電體層23之層與設置有導電體層24之層之間。狹縫SHE_X例如包含氧化矽等絕緣體。

狹縫SLT之上端、狹縫SHE_X之上端、及記憶體柱MP之上端可對齊，亦可不對齊。

圖5係沿著V-V線將圖4之記憶體柱MP切斷所得之XY剖視圖，示出了包含下部柱LP及其周緣之導電體層23之剖面構造之例。

如圖5所示，芯構件30設置於下部柱LP之大致中心。進而，於芯構件30之周圍，呈同心圓狀設置有半導體層31、積層膜32。即，半導體層31與積層膜32以包圍芯構件30之側面整體之方式沿著Z方向形成。積層膜32係隧道絕緣膜35、絕緣膜36、及阻擋絕緣膜37依序積層而成之膜。

隧道絕緣膜35及阻擋絕緣膜37之各者例如包含氧化矽，絕緣膜36例如包含氮化矽(SiN)。

圖6係沿著VI-VI線將圖4之記憶體柱MP切斷所得之XY剖視圖，示出了上部柱UP之剖面構造之例。

如圖6所示，芯構件40設置於上部柱UP之大致中心。進而，於芯構件40之周圍，呈同心圓狀設置有半導體層41、半導體層42、及積層膜43。即，半導體層41、半導體層42、及積層膜43以包圍芯構件40之側面整體之方式沿著Z方向形成。積層膜43係隧道絕緣膜45、絕緣膜46、及阻擋絕緣膜47依序積層而成之膜。

隧道絕緣膜45及阻擋絕緣膜47之各者例如包含氧化矽，絕緣膜46例如包含氮化矽(SiN)。

於以上所說明之記憶體柱MP之構造中，記憶體柱MP與導電體層22交叉之部分作為選擇電晶體ST2發揮功能。記憶體柱MP與導電體層23交叉之部分作為記憶胞電晶體MT發揮功能。記憶體柱MP與導電體層24交叉之部分作為選擇電晶體ST1發揮功能。

即，半導體層31用作記憶胞電晶體MT及選擇電晶體ST2之各者之通道。絕緣膜36(對應於第1電荷儲存層)用作記憶胞電晶體MT及選擇電晶體ST2之電荷儲存層。半導體層41用作選擇電晶體ST1之通道、及上部柱UP與下部柱LP之電性連接部。絕緣膜46用作選擇電晶體ST1之電荷儲存層。藉此，記憶體柱MP分別作為例如1個NAND串NS發揮功能。

再者，以上所說明之記憶胞陣列10之構造僅為一例，記憶胞陣列10亦可具有其他構造。例如，導電體層23之個數基於字元線WL之條數而設計。選擇閘極線SGD並不限於3層，可設計為任意之層數。亦可對選擇閘極線SGS分配設置為多層之複數個導電體層22。於將選擇閘極線SGS設置成多層之情形時，亦可使用與導電體層22不同之導電體。記憶體柱MP與導電體層25之間可經由2個以上之接觸件而電性連接，亦可經由其他配線而電性連接。狹縫SLT內亦可包含複數種絕緣體。

1.1.3.3 佈線區域

圖7表示沿著VII-VII線將圖3之第1實施形態之半導體記憶裝置之記憶胞陣列10切斷所得之剖面構造之一例。如圖7所示，導電體層21~24沿著X軸延伸，且到達佈線區域HA。

於用作字元線WL1、WL4、及WL7之導電體層23之上表面分別設置有柱狀之接觸件CC_WL1、CC_WL4、及CC_WL7。接觸件CC_WL1、CC_WL4、及CC_WL7之上表面分別與對應之1個導電體層80_1、80_4、及80_7接觸，且電性連接。再者，於用作未圖示接觸件CC_WL之剩下之字元線WL中之字元線WL0、WL3、及WL6之導電體層 23之上表面，於圖7之近前側之剖面中，分別設置有接觸件CC_WL0、CC_WL3、及CC_WL6。又，於用作選擇閘極線SGS之導電體層22以及用作字元線WL2及WL5之導電體層23之上表面，於設置有接觸件CC_WL0、CC_WL3、及CC_WL6之剖面之更靠近前側之剖面中，分別設置有接觸件CC_SGS、CC_WL2、及CC_WL5。

以與用作選擇閘極線SGDa、SGDb、及SGDc之3層導電體層24各自之上表面相接之方式設置有柱狀之接觸件CC_SGD(對應於第3導電體層)。於圖7之剖視圖中，示出了4個接觸件CC_SGD中之與串單元SU0對應之接觸件CC_SGD0。未圖示之剩下3個接觸件CC_SGD1~CC_SGD3設置於圖7之近前側之剖面中。各接觸件CC_SGD之上表面與對應之1個導電體層81接觸，且電性連接。

接觸件CC_SGD沿著自下起第2層之選擇閘極線SGDb之下表面具有直徑△1之剖面，沿著自下起第3層(最上層)之選擇閘極線SGDc之下表面具有大於直徑△1之直徑△1+2△2之剖面，沿著最上層之選擇閘極線SGDc之上表面具有大於直徑△1+2△2之直徑△3。選擇閘極線SGDb之下表面上之接觸件CC_SGD之XY剖面與選擇閘極線SGDc之下表面上之接觸件CC_SGD之XY剖面相互相似，且於俯視下中心一致。

狹縫SHE_Y例如沿著YZ平面呈板狀擴展而形成，且於X方向上將導電體層24分斷。狹縫SHE_Y例如於與狹縫SHE_X同等之高度上具有上端及下端，與狹縫SHE_X同樣地包含例如氧化矽等絕緣體。

3層導電體層24由狹縫SHE_Y分斷為包含選擇閘極線SGDa~SGDc之部分、及包含選擇閘極線SGDX之部分。於包含選擇閘極線SGDX之部分中，最下層之導電體層24沿著X軸僅較自下起第2層之導電體層24長差δ1，自下起第2層之導電體層24沿著X軸僅較最上層之導電體層24長差△2。如此，自下起第2層之導電體層24與最上層之導電體層24之沿著X軸之長度之差△2對應於沿著自下起第2層之導電體層24之下表面之接觸件CC_SGD之直徑與沿著最上層之導電體層24之下表面之接觸件CC_SGD之直徑的差(2△2)。再者，差δ1亦可為「0」(即，最下層之導電體層24與自下起第2層之導電體層24亦可沿著X軸為相同長度)。

圖8表示將第1實施形態之3層選擇閘極線SGD中之圖3之區域VIII放大並自上方觀察之俯視圖之一例。於圖8中，省略接觸件CC_SGD及層間之絕緣體層，與最上層之導電體層24之上表面接觸之接觸件CC_SGD之直徑△3之面之外緣以單點鏈線表示。

如圖8所示，於用作選擇閘極線SGDc之最上層之導電體層24形成直徑△1+2△2之貫通孔。於用作選擇閘極線SGDb之自下起第2層之導電體層24形成直徑△1之貫通孔。直徑△1+2△2之貫通孔與直徑△1之貫通孔之形狀相似，且於俯視下，直徑△1+2△2之貫通孔之中心與直徑△1之貫通孔之中心一致。

於圖8之例中，對直徑△1之貫通孔及直徑△1+2△2之貫通孔為圓形狀之情形進行了說明，但並不限定於此。例如，直徑△1之貫通孔及直徑△1+2△2之貫通孔可取矩形等任意之形狀。又，於圖8中，與最上層之導電體層24之上表面接觸之接觸件CC_SGD之面之外緣於包含直徑△1+2△2之貫通孔之範圍內可取任意之形狀，但不一定需要與直徑△1之貫通孔及直徑△1+2△2之貫通孔之形狀一致，亦可不與其等之中心一致。

1.2 半導體記憶裝置之製造方法

以下，對第1實施形態之半導體記憶裝置之自與字元線WL對應之積層構造之形成至與選擇閘極線SGD對應之接觸件CC_SGD之形成為止之一系列製造步驟之一例進行說明。圖9~圖24之各者表示第1實施形態之半導體記憶裝置之製造步驟中之包含與記憶胞陣列對應之構造體之剖面構造之一例。再者，於以下所參照之製造步驟之剖視圖中，包含與半導體基板20之表面鉛垂之剖面。又，各製造步驟之剖視圖所表示之區域包含形成有佈線區域HA中之接觸件CC_WL1、CC_WL4、CC_WL7、CC_SGD0及狹縫SHE_Y、以及胞區域CA中之1個記憶體柱MP之區域。

首先，如圖9所示，積層與選擇閘極線SGS對應之犧牲材52及與字元線WL對應之犧牲材53之後，於佈線區域HA之與區域A~C對應之部分形成階梯構造。

具體而言，首先，於半導體基板20上依序積層絕緣體層50及導電體層21。於導電體層21上積層絕緣體層51及犧牲材52，於犧牲材52上複數次交替地積層絕緣體層51及犧牲材53。

繼而，於犧牲材53之上表面上設置未圖示之遮罩，並利用微影術於該遮罩之中與區域A~C對應之部分形成圖案。其後，依序反覆進行如下操作：基於所獲得之圖案對犧牲材52及53、以及絕緣體層51之積層構造進行各向異性蝕刻；以及藉由將遮罩圖案細化而去除其一部分。藉此，能以上述積層構造之中與區域A~C對應之部分沿著X方向及Y方向成為階梯狀之方式進行蝕刻。本步驟中之各向異性蝕刻例如為RIE(Reactive Ion Etching，反應性離子蝕刻)。

其後，藉由絕緣體層54將該階梯構造嵌入至最上層之犧牲材53之位置為止，並於絕緣體層54及最上層之犧牲材53上積層絕緣體層55。絕緣體層51、54、及55例如包含氧化矽(SiO₂)。犧牲材52及53之形成層數分別與所積層之選擇閘極線SGS及字元線WL之條數對應。犧牲材52及53例如包含氮化矽(SiN)。

其次，如圖10所示，形成與下部柱LP對應之記憶體孔H0。具體而言，首先，利用微影術形成與記憶體孔H0對應之區域開口之遮罩。然後，藉由使用所形成之遮罩之各向異性蝕刻而形成記憶體孔H0。

本步驟中形成之記憶體孔H0分別貫通絕緣體層51、犧牲材52及53、以及絕緣體層55，且到達導電體層21。本步驟中之各向異性蝕刻例如為RIE。

其次，如圖11所示，形成記憶體孔H0內之積層構造即下部柱LP。

具體而言，於記憶體孔H0之側面及底面、以及絕緣體層55之上表面依序形成阻擋絕緣膜37、絕緣膜36、及隧道絕緣膜35而形成積層膜32。然後，去除記憶體孔H0底部之積層膜32之後，依序形成半導體層31及芯構件30，而將記憶體孔H0內填埋。其後，將自記憶體孔H0上端至特定深度為止之芯構件30與殘留於較絕緣體層54更靠上層之部分一併去除。

繼而，形成半導體部33，將記憶體孔H0內填埋。其後，去除殘留於較絕緣體層54更靠上層之半導體部33、半導體層31、及積層膜32。藉此，形成下部柱LP。

其次，如圖12所示，在下部柱LP及絕緣體層55之上表面形成絕緣體層56之後，交替地積層與選擇閘極線SGD對應之犧牲材57及絕緣體層58。在最上層之犧牲材57之上層形成絕緣體層59。絕緣體層56、 58、及59包含氧化矽，犧牲材57包含氮化矽。

其次，如圖13所示，去除與區域A~C對應之部分之絕緣體層59及最上層之犧牲材57。具體而言，於絕緣體層59之上表面上設置未圖示之遮罩，利用微影術將該遮罩之中與區域A~C對應之部分去除。其後，基於所獲得之遮罩對絕緣體層59及犧牲材57執行各向異性蝕刻。藉由本步驟形成之沿著Y軸延伸之犧牲材57端部之位置與最下層之導電體層24端部之位置對應。

其次，如圖14~圖16所示，於佈線區域HA中之3層犧牲材57之端部形成階梯形狀，並且形成用以使接觸件CC_SGD到達最下層之導電體層24之孔。

具體而言，如圖14所示，利用微影術形成遮罩圖案，該遮罩圖案去除了藉由圖13中所說明之步驟而形成之遮罩之中與沿著X軸距犧牲材57之端部為δ1以內之區域對應之部分、及最下層之導電體層24之上表面中與接觸件CC_SGD所接觸之預定直徑△1之區域對應之部分。其後，基於所獲得之遮罩圖案對絕緣體層59及犧牲材57執行各向異性蝕刻。藉此，最上層之犧牲材57之端部沿著X軸僅變短δ1。又，於最上層之犧牲材57形成包含直徑△1之貫通孔之孔H1。本步驟中之各向異性蝕刻例如為RIE。

繼而，如圖15所示，藉由將絕緣體層59上之遮罩圖案細化，而去除該遮罩圖案之中與沿著X軸距最上層之犧牲材57之端部為△2以內之區域對應之部分、及與自孔H1之外緣各向同性地僅擴展△2之區域對應之部分。其後，基於所獲得之遮罩圖案對絕緣體層59及犧牲材57執行各向異性蝕刻。藉此，最上層之犧牲材57之端部沿著X軸進而僅變短△2，自下起第2層之犧牲材57之端部沿著X軸僅變短δ1。又，形成孔H2，該孔H2包含形成於最上層之犧牲材57之直徑△1+2△2之貫通孔、及形成於自下起第2層之犧牲材57之直徑△1之貫通孔。本步驟中之各向異性蝕刻例如為RIE。

繼而，如圖16所示，於藉由圖14及圖15中所說明之步驟而去除之犧牲材57以及絕緣體層58及59之部分嵌入絕緣體層60。

其次，如圖17所示，形成與上部柱UP對應之SGD孔H3。具體而言，首先，利用微影術形成與SGD孔H3對應之區域開口之遮罩。然後，藉由使用所形成之遮罩之各向異性蝕刻而形成SGD孔H3。

SGD孔H3貫通絕緣體層59、58、及56、以及犧牲材57，且到達下部柱LP之半導體部33。本步驟中之各向異性蝕刻例如為RIE。

其次，如圖18所示，形成SGD孔H3內之積層構造。具體而言，首先，依序形成阻擋絕緣膜47、絕緣膜46、及隧道絕緣膜45而形成積層膜43之後，形成半導體層42。然後，藉由各向異性蝕刻(例如RIE)去除SGD孔H3底部之半導體層42及積層膜43，使半導體部33之上表面露出。

繼而，於SGD孔H3內形成半導體層41並與半導體部33相接。藉此，半導體層31及半導體層41成為經由半導體部33流經記憶體柱MP內之胞電流之電流路徑(通道通路)。

繼而，於半導體層41上、及SGD孔H3內形成芯構件40。其後，去除SGD孔H3上部之芯構件40之一部分，並於該空間中嵌入半導體部44。殘留於較絕緣體層59更靠上層之積層膜43、半導體層42、半導體層41、芯構件40、及半導體部44藉由例如CMP(Chemical Mechanical Polishing，化學機械研磨)被去除。藉此，於SGD孔H3內形成上部柱UP。

其次，如圖19所示，將犧牲材52、53、及57分別替換為導電體層22~24。

具體而言，首先，形成與狹縫SLT對應之未圖示之孔。本步驟中所形成之孔將絕緣體層51、犧牲材52及53、絕緣體層55及56、犧牲材57、以及絕緣體層58及59之各者分斷。繼而，於該孔內露出之導電體層21之表面被氧化，而形成未圖示之氧化保護膜。其後，例如藉由利用熱磷酸之濕式蝕刻，而選擇性地去除犧牲材52、53及57。去除犧牲材52、53及57後之構造體藉由複數個記憶體柱MP等而維持其立體構造。

繼而，於經由上述孔將導電體嵌入至去除了犧牲材52、53及56之空間之後，於該孔內形成與狹縫SLT對應之絕緣體層。於本步驟中，例如使用CVD(Chemical Vapor Deposition，化學氣相沈積)。導電體之中形成於該孔內部、及絕緣體層59之上表面之部分藉由回蝕處理被去除。藉此，將形成於相鄰之配線層之導電體分離，而形成導電體層22、複數個導電體層23、及複數個導電體層24。本步驟中所形成之導電體層22、23、及24亦可包含障壁金屬。於此情形時，於去除犧牲材52、53及57後之導電體之形成中，例如，成膜氮化鈦(TiN)作為障壁金屬後，形成鎢。

其次，如圖20所示，形成與狹縫SHE_X及SHE_Y對應之孔H4。再者，於圖20中，示出了與狹縫SHE_Y對應之孔H4之部分。具體而言，首先，利用微影術形成與狹縫SHE_X及SHE_Y對應之區域開口之遮罩。然後，藉由使用所形成之遮罩之各向異性蝕刻(例如RIE)，形成孔 H4。本步驟中所形成之孔H4將絕緣體層59及58、以及導電體層24分斷，且到達絕緣體層56。

其次，如圖21所示，於絕緣體層59及60上，以填埋孔H4之方式形成與狹縫SHE_X及SHE_Y對應之絕緣體層61。然後，形成於較絕緣體層59及60更靠上層之絕緣體層61例如藉由回蝕處理被去除。絕緣體層61例如包含氧化矽。

其次，如圖22所示，一面於記憶體柱MP之半導體部44之上表面形成導電體層62，並於導電體層62之上表面形成導電體層25，一面以遍及整個面將其等嵌入之方式形成絕緣體層63。

其次，如圖23所示，形成分別與接觸件CC_SGD0~CC_SGD3對應之複數個孔H5、以及分別與接觸件CC_SGS及CC_WL0~CC_WL7對應之複數個孔H6。於圖23中，示出了其中與接觸件CC_SGD0對應之1個孔H5、以及與接觸件CC_WL1、CC_WL4、及CC_WL7對應之3個孔H6。

具體而言，首先，利用微影術形成與孔H5及H6對應之區域開口之遮罩。然後，藉由使用所形成之遮罩之各向異性蝕刻，形成孔H5及H6。再者，關於與孔H6對應之開口部，以包含形成於最上層之導電體層24之直徑△1+2△2之貫通孔之方式形成。

本步驟中之各向異性蝕刻例如為RIE，選擇一面選擇性地去除氧化物及氮化物一面幾乎不對導電體層22~24進行蝕刻之條件。藉此，孔H5到達最上層之導電體層24、第2層之導電體層24、及最下層之導電體層24各自之上表面。孔H5於最上層之導電體層24之上表面具有直徑△3，於自下起第2層之導電體層24之上表面具有直徑△1+2△2，於最下層之導電體層24之上表面具有直徑△1。孔H6貫通絕緣體層63、60、56及55而到達最上層之導電體層23，進而貫通絕緣體層54而到達其他導電體層23及導電體層22。

其次，如圖24所示，形成導電體層64及65，分別將孔H5及H6內填埋。其後，去除殘留於較絕緣體層63更靠上層之導電體層64及65。

藉由以上所說明之第1實施形態之半導體記憶裝置之製造步驟，而分別形成記憶體柱MP、連接於記憶體柱MP之源極線SL、字元線WL、選擇閘極線SGS及SGD、以及接觸件CC_SGS、CC_WL0~CC_WL7、及CC_SGD0~CC_SGD3。再者，以上所說明之製造步驟僅為一例，亦可於各製造步驟之間***其他處理，亦可於不產生問題之範圍內調換製造步驟之順序。

1.3 本實施形態之效果

根據第1實施形態之構成，可將選擇閘極線SGD與接觸件CC_SGD之間良好地連接。更具體而言，接觸件CC_SGD與作為選擇閘極線SGD發揮功能之複數個導電體層24於各自之上表面上相接，因此可充分地確保與任一導電體層24之接觸面積。因此，可抑制連接部分之電阻之增加。

又，可藉由1個接觸件CC_SGD與複數個導電體層24全部電性連接，因此無需針對複數個導電體層24分別設置用以形成接觸件CC_SGD之階面區域。因此，可縮短選擇閘極線SGD之沿著X軸之長度。

又，為了形成如上所述之接觸件CC_SGD，基於藉由細化而形成之遮罩圖案進行蝕刻之步驟根據選擇閘極線SGD之積層數而適當反覆進行。藉此，於多層犧牲材57形成越朝向下層則直徑階段性地變得越小之貫通孔，並且形成階面寬度與該貫通孔之直徑對應之階梯形狀。並且，自下起第2層之犧牲材57之貫通孔與最上層之犧牲材57之貫通孔之直徑的差△2同自下起第2層之犧牲材57與最上層之犧牲材57之沿著X軸之長度的差△2一致。

又，根據第1實施形態之構成，狹縫SHE除了包含沿著X軸延伸之狹縫SHE_X以外，亦包含沿著Y軸延伸之狹縫SHE_Y。藉此，選擇閘極線SGD被分斷為與串單元SU0~SU3分別對應之選擇閘極線SGD0~SDG3、及不與任一串單元SU對應且位於選擇閘極線SGD之沿著X軸之端部之選擇閘極線SGDX。因此，狹縫SHE_X可不將選擇閘極線SGD沿著X軸全部分斷(藉由分斷至狹縫SHE_Y為止)，而將選擇閘極線SGD以串單元SU為單位絕緣分離。

關於本構成之效果，進而使用圖25及圖26進行說明。圖25係用以說明第1實施形態之半導體記憶裝置之效果之比較例，且與第1實施形態中之圖3對應，圖26係沿著圖25之XXVI-XXVI線之剖視圖。於圖25及圖26之比較例中，複數個狹縫SHE_X分別沿著X軸延伸得較複數個導電體層24更長。藉此，狹縫SHE_X將與選擇閘極線SGD對應之配線層相互分斷為選擇閘極線SGD0~SGD3並絕緣分離，而不形成選擇閘極線SGDX。隨之，於佈線區域HA中不存在將3層導電體層24沿著Y方向分斷之與狹縫SHE_Y對應之絕緣體層。再者，於圖25及圖26之比較例中，接觸件CC_SGDp自最下層之導電體層24之上表面上向上方延伸，並與其他導電體層24之側面相接。

由圖25亦可知，於不形成狹縫SHE_Y之情形時，狹縫SHE_X於俯視下到達不包含3層導電體層24之區域OEA。又，由圖26亦可知，於該區域OEA中，到導電體層23之深度為止，由氧化物或氮化物形成積層構造，且不包含金屬層。

於形成與狹縫SHE_X對應之孔H4時所應用之蝕刻條件下，由氧化物及氮化物形成之積層構造中，蝕刻快速地進展，但金屬層中蝕刻難以進展。因此，於形成孔H4時，於區域OEA中，有可能會過蝕刻至導電體層23之深度為止。於此情形時，有可能導電體層23被蝕刻而成為扁形形狀，從而產生意料之外之漏電流等。

根據第1實施形態，藉由形成狹縫SHE_Y，狹縫SHE_X不會到達區域OEA。藉此，形成孔H4時被蝕刻之層構造被限制於俯視下包含3層導電體層24之區域。因此，可避免孔H4之蝕刻進展至導電體層23。因此，可抑制狹縫SHE_X及導電體層23成為扁形形狀，並且可抑制導電體層23中之意料之外之漏電流之產生。

1.4 變化例

再者，上述第1實施形態可進行各種變化。

1.4.1 第1變化例

於上述第1實施形態中，對具有接觸件CC_SGD與複數個導電體層24各自之上表面相接之構造之情況進行了說明，但並不限定於此。例如，亦可形成與複數個導電體層24各自之側面具有充分接觸面積之導通孔，並於該導通孔之上表面形成接觸件。於以下之說明中，關於與第1實施形態同等之構成及製造方法，省略說明，主要對與第1實施形態不同之構成及製造方法進行說明。

圖27係用以說明第1實施形態之第1變化例之半導體記憶裝置之記憶胞陣列之平面佈局之俯視圖，與第1實施形態中之圖3對應。

如圖27所示，導通孔CV_SGD0~CV_SGD3分別以與選擇閘極線SGD0~SGD3相接之方式設置。接觸件CC'_SGD0~CC'_SGD3分別設置於導通孔CV_SGD0~CV_SGD3之上表面上。導通孔CV_SGD之直徑大於接觸件CC'_SGD之直徑。

圖28表示沿著XXVIII-XXVIII線將圖27中所說明之記憶胞陣列10切斷所得之剖面構造之一例，與第1實施形態中之圖7對應。如圖28所示，導通孔CV_SGD設置於最下層之導電體層24之上表面上，於除最下層之導電體層24以外之其他導電體層24(於圖28之例子中，為自下起第2層、及最上層之導電體層24)內沿著Z軸延伸。即，導通孔CV_SGD與最下層之導電體層24於該最下層之導電體層24之上表面相接，與其他複數個導電體層24於該其他複數個導電體層24之側面相接。

如上所述，導通孔CV_SGD之直徑大於接觸件CC'_SGD之直徑，因此亦可確保與在側面相接之導電體層24之充分之接觸面積。藉此，可抑制選擇閘極線SGD及接觸件CC'_SGD間之接觸電阻之增加。

又，複數個導電體層24均藉由1個導通孔CV_SGD與接觸件CC'_SGD電性連接。因此，無需為了形成與複數個導電體層24分別對應之複數個接觸件而將複數個導電體層24形成為階梯狀。藉此，與針對複數個導電體層24之各者形成接觸件CC'_SGD之情形相比，可縮小用以形成接觸件CC'_SGD之區域。又，隨之，可與第1實施形態同樣地應用如下構成：藉由狹縫SHE_X及SHE_Y將複數個導電體層24分斷為與選擇閘極線SGD0~SGD3對應之部分、及與選擇閘極線SGDX對應之部分。因此，可抑制當形成狹縫SHE_X時因過蝕刻而導致導電體層23發生形狀異常。

再者，於第1變化例中，導通孔CV_SGD不採取與複數個導電體層24各自之上表面相接之構造。因此，於第1變化例中，與第1實施形態不同，無需對多層犧牲材57反覆執行使用藉由細化而形成之遮罩圖案進行蝕刻之步驟。因此，複數個導電體層24之沿著-X方向之端部不成為階梯形狀，可成為相同長度且對齊之形狀。

1.4.2 第2變化例

又，於上述第1變化例中，對藉由導通孔CV_SGD將選擇閘極線SGD及接觸件CC_SGD間分路之情形進行了說明，但並不限定於此。於以下之說明中，關於與第1實施形態之第1變化例同等之構成及製造方法，省略說明，主要對與第1實施形態之第1變化例不同之構成及製造方法進行說明。

圖29係用以說明第1實施形態之第2變化例之半導體記憶裝置之記憶胞陣列之平面佈局之俯視圖，與第1實施形態之第1變化例中之圖27對應。

如圖29所示，接觸件CC"_SGD0~CC"_SGD3分別以與選擇閘極線SGD0~SGD3相接之方式設置。

圖30表示沿著XXX-XXX線將圖29中所說明之記憶胞陣列10切斷所得之剖面構造之一例，與第1實施形態之第1變化例中之圖28對應。如圖30所示，接觸件CC"_SGD設置於最下層之導電體層24之上表面上，於除最下層之導電體層24以外之其他導電體層24(於圖30之例子中，為自下起第2層、及最上層之導電體層24)內沿著Z軸延伸。即，接觸件CC"_SGD與最下層之導電體層24於該最下層之導電體層24之上表面相接，與其他複數個導電體層24於該其他複數個導電體層24之側面相接。接觸件CC"_SGD之直徑例如與接觸件CC_WL之直徑為相同程度。

如上所述，於接觸電阻之制約有裕度之情形時，藉由選擇閘極線SGD之側面與接觸件CC_SGD直接相接之構成，也可發揮與第1實施形態及第1實施形態之第1變化例同等之效果。

2.第2實施形態

其次，對第2實施形態之半導體記憶裝置進行說明。於第2實施形態中，將形成與選擇閘極線SGD連接之接觸件CC_SGD之孔、與形成狹縫SHE之孔同時形成，主要於該方面與第1實施形態之第2變化例不同。於以下之說明中，關於與第1實施形態之第2變化例同等之構成及製造方法，省略說明，主要對與第1實施形態之第2變化例不同之構成及製造方法進行說明。

2.1 半導體記憶裝置之構成

圖31係用以說明第2實施形態之半導體記憶裝置之記憶胞陣列之佈線區域之剖視圖，與第1實施形態之第2變化例中之圖30對應。

如圖31所示，接觸件CC2_SGD於複數個導電體層24內沿著Z軸延伸，其下端位於較最下層之導電體層24之下表面更靠下方。狹縫SHE2_Y(及未圖示之狹縫SHE2_X)、以及接觸件CC2_SGD之下端彼此與上端彼此沿著Z方向位於大致相同高度。即，狹縫SHE2_X及SHE2_Y之自下端到上端之長度L與接觸件CC2_SGD之自下端到上端之長度L大致一致。

2.2 半導體記憶裝置之製造方法

以下，對第2實施形態之半導體記憶裝置之自與字元線WL對應之積層構造之形成至與選擇閘極線SGD對應之接觸件CC_SGD之形成為止之一系列製造步驟之一例進行說明。圖32~圖43之各者表示第2實施形態之半導體記憶裝置之製造步驟中之包含與記憶胞陣列對應之構造體之剖面構造之一例。

首先，藉由與第1實施形態中之圖9~圖12所示之步驟同樣之步驟，於半導體基板20上依序形成絕緣體層50及導電體層21。於導電體層21上積層絕緣體層51及犧牲材52，於犧牲材52上複數次交替地積層絕緣體層51及犧牲材53。然後，於該積層構造之佈線區域HA形成階梯構造之後，於胞區域形成下部柱LP。繼而，於該積層構造上形成絕緣體層56，進而交替地積層與選擇閘極線SGD對應之犧牲材57及絕緣體層58。於最上層之犧牲材57之上層形成絕緣體層59。

其次，如圖33及圖34所示，形成與上部柱UP對應之SGD孔H3，於該SGD孔H3內形成與上部柱UP對應之積層構造。

其次，形成與狹縫SLT對應之未圖示之孔。然後，如圖35所示，經由該孔將犧牲材52、53及56分別替換為導電體層22~24。於該替換步驟中所使用之上述孔內嵌入未圖示之絕緣體層，而形成狹縫SLT。

其次，如圖36所示，一面於記憶體柱MP之半導體部44之上表面形成導電體層62，並於導電體層62之上表面形成導電體層25，一面以遍及整個面將其等嵌入之方式形成絕緣體層63。

其次，如圖37所示，形成與狹縫SHE2_X及SHE2_Y對應之孔H11、以及與接觸件CC2_SGD對應之孔H12。再者，於圖37中，示出了孔H11之中與狹縫SHE2_Y對應之孔H11之部分。具體而言，首先，利用微影術形成與狹縫SHE2_X及SHE2_Y、以及接觸件CC2_SGD對應之區域開口之遮罩。然後，藉由使用所形成之遮罩之各向異性蝕刻(例如RIE)而形成孔H11及H12。

本步驟中所形成之孔H11及H12將絕緣體層63、59及58、以及導電體層24分斷，且到達絕緣體層56。孔H11及H12之深度相互大致相等，與圖31中之長度L大致一致。

其次，如圖38所示，形成絕緣體層72及73，分別將孔H11及H12內填埋。其後，去除殘留於較絕緣體層63更靠上層之絕緣體層72及73。絕緣體層72及73例如包含氮化矽。

其次，如圖39所示，選擇性地去除絕緣體層72，再次形成孔H11。具體而言，例如，將未圖示之抗蝕劑形成於絕緣體層73上而保護絕緣體層73後，藉由選擇性地去除氮化矽之濕式蝕刻等將絕緣體層72去除。

其次，如圖40所示，形成絕緣體層74，再次將孔H11內填埋。其後，去除殘留於較絕緣體層63更靠上層之絕緣體層74。絕緣體層74例如包含氧化矽。

其次，如圖41所示，形成各自與接觸件CC_SGS及CC_WL0~CC_WL7對應之複數個孔H13。具體而言，首先，利用微影術形成與孔H13對應之區域開口之遮罩。然後，藉由使用所形成之遮罩之各向異性蝕刻，而形成孔H13。

其次，如圖42所示，藉由選擇性地去除氮化矽之濕式蝕刻等，而選擇性地去除絕緣體層73，再次形成孔H12。

其次，如圖43所示，形成導電體層64A及65，分別將孔H12及H13內填埋。其後，去除殘留於較絕緣體層63更靠上層之導電體層64A及65。

藉由以上所說明之第2實施形態之半導體記憶裝置之製造步驟，而形成下端及上端相互大致一致之狹縫SHE2_X及SHE2_Y以及接觸件CC2_SGD0~CC2_SGD3。再者，以上所說明之製造步驟僅為一例，亦可於各製造步驟之間***其他處理，亦可於不產生問題之範圍內調換製造步驟之順序。

2.3 本實施形態之效果

根據第2實施形態，接觸件CC2_SGD與複數個導電體層24各自之側面相接。藉此，無需針對複數個導電體層24之每一個形成接觸件，隨之，無需針對複數個導電體層24之每一個形成接觸件用階面區域。因此，關於複數個導電體層24，可省略沿著-X方向之階梯形狀，從而可縮小晶片面積。

又，與接觸件CC_WL對應之孔H13同與接觸件CC2_SGD對應之孔H12藉由不同步驟形成。藉此，可減小同一蝕刻步驟中形成之孔之蝕刻深度之差。

補充一下，於藉由相同步驟形成孔H12及H13之情形時，所形成之孔之中最深之孔係到達導電體層22之孔H13，最淺之孔則為到達最上層之導電體層24之孔H12。另一方面，於藉由不同步驟形成孔H12及H13之情形時，所形成之孔之中最深之孔係到達最下層之導電體層22之孔H13，相對於此，最淺之孔則為到達最上層之導電體層23之孔H13。因此，可減小最深之孔與最淺之孔之間之蝕刻深度之差，可減輕將與較淺之孔對應之導電體層24過蝕刻之風險，從而可抑制意料之外之漏電流之產生。

再者，與孔H13藉由不同步驟形成之孔H12同與狹縫SHE2_X及SHE2_Y對應之孔H11藉由相同步驟形成。藉此，可抑制製造步驟之增加。再者，隨之，接觸件CC2_SGD與狹縫SHE2_X及SHE2_Y成為下端彼此及上端彼此沿著Z方向位於大致相同高度之構造。

3.其他

再者，上述第1實施形態及第2實施形態可進行各種變化。

例如，於上述第1實施形態及第2實施形態中，對記憶體柱MP由分開製作之上部柱UP及下部柱LP形成之情形進行了說明，但並不限定於此。例如，記憶體柱MP亦可為一體成形之構造，上述構造包含在導電體層22~24內沿著Z軸延伸之半導體層、以及配置於上述導電體層22~24及上述半導體層之間之電荷儲存層。

又，於上述第1實施形態及第2實施形態中，例如，積層膜43包含隧道絕緣膜45、絕緣膜46、及阻擋絕緣膜47，藉此，構成為可調整選擇電晶體ST2之閾值電壓，以該情形為例進行了說明，但並不限定於此。例如，積層膜43亦可為不包含隧道絕緣膜45及絕緣膜46之構成。

又，於上述第1實施形態及第2實施形態中，半導體記憶裝置1具有於記憶胞陣列10下設置有感測放大器模組16等電路之構造，以該情形為例進行了說明，但並不限定於此。例如，半導體記憶裝置1亦可為於半導體基板20上形成有記憶胞陣列10及感測放大器模組16之構造。又，半導體記憶裝置1亦可為設置有感測放大器模組16等之晶片與設置有記憶胞陣列10之晶片貼合而成之構造。

又，於上述第1實施形態及第2實施形態中，對字元線WL與選擇閘極線SGS相鄰且字元線WL與選擇閘極線SGD相鄰之構造進行了說明，但並不限定於此。例如，亦可於最上層之字元線WL與選擇閘極線SGD之間設置虛設字元線。同樣地，亦可於最下層之字元線WL與選擇閘極線SGS之間設置虛設字元線。又，於其係複數個柱連結而成之構造之情形時，連結部分附近之導電體層亦可用作虛設字元線。

又，於上述第1實施形態及第2實施形態中，對經由記憶體柱MP之底部將半導體層31與導電體層21電性連接之情形進行了例示，但並不限定於此。半導體層31與導電體層21亦可經由記憶體柱MP之側面電性連接。於此情形時，形成如下構造：去除形成於記憶體柱MP側面之積層膜32之一部分，並經由該部分使半導體層31與導電體層21接觸。

已對本發明之若干個實施形態進行了說明，但該等實施形態係作為例而提出者，並非意在限定發明之範圍。該等新穎之實施形態能以其他各種形態實施，於不脫離發明主旨之範圍內，可進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。

[相關申請案]

本申請案享有以日本專利申請案2019-53449號(申請日：2019年3月20日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。

10 記憶胞陣列 20 半導體基板 21 導電體層 22 導電體層 23 導電體層 24 導電體層 25 導電體層 30 芯構件 31 半導體層 32 積層膜 33 半導體部 40 芯構件 41 半導體層 42 半導體層 43 積層膜 44 半導體部 80_1 導電體層 80_4 導電體層 80_7 導電體層 81 導電體層 BL 位元線 CA 胞區域 CC_SGD 接觸件 CC_WL1 接觸件 CC_WL4 接觸件 CC_WL7 接觸件 CP 接觸件 HA 佈線區域 LP 下部柱 MP 記憶體柱 SL 源極線 SHE_Y 狹縫 SGDa～SGDc 選擇閘極線 SGDX 選擇閘極線 SGS 選擇閘極線 UP 上部柱 WL0～WL7 字元線

Claims

一種半導體記憶裝置，其具備：複數個第1導電體層，其於第1方向上積層；第1半導體層，其於上述複數個第1導電體層內沿上述第1方向延伸；第1電荷儲存層，其設置於上述複數個第1導電體層與上述第1半導體層之間；複數個第2導電體層，其等於上述複數個第1導電體層之中最上層之上方沿上述第1方向積層；及第3導電體層，其於上述複數個第2導電體層之中除上述最下層以外之1個或複數個層內沿上述第1方向延伸，且與上述複數個第2導電體各自之上表面相接。
如請求項1之半導體記憶裝置，其中沿著上述複數個第2導電體層中之沿上述第1方向相鄰之2個之中上方之下表面的上述第3導電體層的第1剖面與上述相鄰之2個之中下方之下表面上之上述第3導電體層的第2剖面相似。
如請求項2之半導體記憶裝置，其中上述第1剖面之直徑與上述第2剖面之直徑之差對應於上述相鄰之2個第2導電體層之沿著與上述第1方向交叉之第2方向之長度之差。
如請求項2之半導體記憶裝置，其中自上述第1方向觀察時，上述第1剖面之外緣位於距上述第2剖面之外緣大致等間隔之寬度。
如請求項1之半導體記憶裝置，其進而具備第1絕緣體層，且上述第1絕緣體層包含：第1部分，其沿與上述第1方向交叉之第2方向延伸，將上述複數個第2導電體層分斷為沿著與上述第1方向及上述第2方向交叉之第3方向排列之第1區域及第2區域；以及第2部分，其沿上述第3方向延伸，將上述第1區域分斷為沿著上述第2方向排列之第3區域及第4區域。
如請求項5之半導體記憶裝置，其中上述第3導電體層設置於上述複數個第2導電體層之上述第3區域或上述第4區域。