CN112310225A - 一种功率半导体器件的制作方法及功率半导体器件 - Google Patents

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Abstract

本发明提供一种功率半导体器件的制作方法及功率半导体器件，解决了为了提高碳化硅MOSFET的电流控制能力，将器件的尺寸缩小，导致源极欧姆接触面积减小，进而增大器件源极区域欧姆接触电阻占比的问题。包括：提供一第一导电类型衬底；在第一导电类型衬底上形成第一导电类型漂移层；在第一导电类型漂移层上形成第二导电类型掺杂层和第二导电类型埋层；在第二导电类型掺杂层的部分区域形成第一导电类型掺杂层；在第一导电类型掺杂层上表面、第二导电类型掺杂层上表面以及第一导电类型漂移层的部分上表面上形成栅极结构；在第二导电类型埋层、第一导电类型掺杂层和栅极结构上形成源极；在第一导电类型衬底的背面形成漏极。

Description

一种功率半导体器件的制作方法及功率半导体器件
技术领域
本发明涉及半导体技术领域，具体涉及一种功率半导体器件的制作方法及功率半导体器件。
背景技术
近年来，为了实现高击穿电压、高频率、高温环境下应用的半导体器件，世界上已经开始采用碳化硅作为新一代半导体器件的材料，并且已经在开关稳压电源、高频加热、电动汽车以及功率放大器等诸多领域取得了广泛的应用。碳化硅是一种比硅半导体材料能带间隙大的宽带隙半导体，也是唯一一种能够直接热氧化形成SiO2栅绝缘层的宽带隙半导体材料。碳化硅金属氧化物半导体场效晶体管(Metal-Oxide-Semiconductor Field-EffectTransistor,MOSFET)具有导通电阻低、开关速度快、温度可靠性高等优势，有望成为下一代高压功率开关器件。目前，为了提高碳化硅MOSFET的电流控制能力，器件的尺寸逐渐向精细化发展，但是器件元胞(具有完整SiC芯片功能的基本重复结构单元)越小源极欧姆接触面积就会随之减小，进而增大了器件源极区域欧姆接触电阻占比。
发明内容
有鉴于此，本发明提供了一种功率半导体器件的制作方法及功率半导体器件，解决了目前为了提高碳化硅MOSFET的电流控制能力，将器件的尺寸逐缩小，导致源极欧姆接触面积减小，进而增大了器件源极区域欧姆接触电阻占比的问题。
本发明一实施例提供的一种功率半导体器件的制作方法及功率半导体器件，所述功率半导体器件的制作方法包括：
提供一个第一导电类型衬底；
在所述第一导电类型衬底上形成第一导电类型漂移层；
在所述第一导电类型漂移层上形成第二导电类型掺杂层和第二导电类型埋层，其中，所述第二导电类型掺杂层位于所述第一导电类型漂移层部分上表面，且沿所述第一导电类型漂移层上表面向所述衬底方向延伸预设深度，所述第二导电类型埋层位于所述第二导电类型掺杂层内部；
对所述第二导电类型掺杂层的部分上表面进行离子注入，以在所述第二导电类型掺杂层的部分区域形成第一导电类型掺杂层，所述第一导电类型掺杂层位于所述第二导电类型埋层上方，且所述第一导电类型漂移层上表面、所述第二导电类型掺杂层上表面和所述第一导电类型掺杂层上表面均位于同一平面；
在所述第一导电类型掺杂层上表面、所述第二导电类型掺杂层上表面以及第一导电类型漂移层的部分上表面上形成栅极结构；
蚀刻所述第一导电类型掺杂层以显露部分所述第二导电类型埋层的上表面，在显露的所述第二导电类型埋层、所述第一导电类型掺杂层和所述栅极结构上形成源极；
在所述第一导电类型衬底的背面形成漏极。
本发明一实施例中，在显露的所述第二导电类型埋层、所述第一导电类型掺杂层和所述栅极结构上形成源极之前，还包括：在显露的所述第二导电类型埋层、所述第一导电类型掺杂层上形成源极接触层。
本发明一实施例中，所述第二导电类型埋层包括p型埋层。
本发明一实施例中，在所述第一导电类型掺杂层上表面、所述第二导电类型掺杂层上表面以及第一导电类型漂移层的部分上表面上形成栅极结构包括：
在所述第一导电类型掺杂层上表面、所述第二导电类型掺杂层上表面以及第一导电类型漂移层上表面上形成栅氧化层；
在所述栅氧化层上形成栅极多晶硅层；
图形化所述栅氧化层和所述栅极多晶硅层，以显露所述栅氧化层下方的所述第一导电类型掺杂层的部分上表面；
在图形化的所述栅极多晶硅层上形成介质层，所述介质层包覆所述栅极多晶硅层的上表面和侧壁以及所述栅氧化层的侧壁。
本发明一实施例中，在所述第一导电类型漂移层上通过离子注入形成第二导电类型掺杂层，所述第二导电类型掺杂层沿所述第一导电类型漂移层上表面向所述衬底方向延伸的深度为0.5～1.5um；所述第二导电类型掺杂层的掺杂浓度为1×1016cm-3～5×1017cm-3。
本发明一实施例中，在所述第二导电类型掺杂层上通过离子注入形成所述第二导电类型埋层，所述第二导电类型埋层距离所述第二导电类型掺杂层上表面的距离为0.3～1.0um；所述第二导电类型埋层的厚度为0.1～0.5um；所述第二导电类型埋层的掺杂浓度为1×1019cm-3～1×1020cm-3。
本发明一实施例中，所述第一导电类型掺杂层的厚度为0.1～0.3um，掺杂浓度为1×1019cm-3～1×1020cm-3。
本发明一实施例中，所述第一导电类型衬底为碳化硅衬底。
一种功率半导体器件，包括：
第一导电类型衬底、位于所述第一导电类型衬底上表面的第一导电类型漂移层，以及位于所述衬底下表面的漏极；和；
形成在所述第一导电类型漂移层部分区域的第二导电类型掺杂层，所述第二导电类型掺杂层从所述第一导电类型漂移层上表面的部分区域向所述衬底方向延伸预设深度；
所述第二导电类型掺杂层内形成有第二导电类型埋层；
所述第二导电类型埋层的部分上表面上形成有第一导电类型掺杂层，所述第一导电类型漂移层上表面、所述第二导电类型掺杂层上表面和所述第一导电类型掺杂层上表面均位于同一平面；
所述第一导电类型掺杂层上表面、所述第二导电类型掺杂层上表面以及第一导电类型漂移层的部分上表面上形成有栅极结构；
所述第二导电类型埋层、所述第一导电类型掺杂层和所述栅极结构上形成有源极；以及
所述第一导电类型衬底的背面设置有漏极。
本发明一实施例中，所述源极与所述第二导电类型埋层上表面、所述第一导电类型掺杂层上表面之间形成有源极接触层。
本发明一实施例中，所述第一导电类型掺杂层与所述第二导电类型埋层形成台阶状结构，所述源极接触层覆盖所述台阶状结构。
本发明一实施例中，所述第二导电类型埋层上表面距离所述第二导电类型掺杂层上表面的距离为0.3～1.0um；
所述第二导电类型埋层的厚度为0.1～0.5um；
所述第二导电类型埋层的掺杂浓度为1×1019cm-3～1×1020cm-3；
所述第二导电类型埋层为p型埋层。
本发明一实施例中，所述栅极结构包括层叠的栅氧化层和多晶硅层；
所述栅极多晶硅层和所述源极之间形成有介质层，且所述介质层包覆所述多晶硅层的上表面和侧壁以及所述栅氧化层的侧壁。
本发明一实施例中，所述功率半导体器件包括碳化硅金属氧化物半导体场效应晶体管。
本发明实施例提供的一种功率半导体器件的制作方法及功率半导体器件，所述功率半导体器件的制作方法包括：提供一个第一导电类型衬底；在所述第一导电类型衬底上形成第一导电类型漂移层；在所述第一导电类型漂移层上形成第二导电类型掺杂层和第二导电类型埋层，其中，所述第二导电类型掺杂层位于所述第一导电类型漂移层部分上表面，且沿所述第一导电类型漂移层上表面向所述衬底方向延伸预设深度，所述第二导电类型埋层位于所述第二导电类型掺杂层内部；对所述第二导电类型掺杂层的部分上表面进行离子注入，以在所述第二导电类型掺杂层的部分区域形成第一导电类型掺杂层，所述第一导电类型掺杂层位于所述第二导电类型埋层上方，且所述第一导电类型漂移层上表面、所述第二导电类型掺杂层上表面和所述第一导电类型掺杂层上表面均位于同一平面；在所述第一导电类型掺杂层上表面、所述第二导电类型掺杂层上表面以及第一导电类型漂移层的部分上表面上形成栅极结构；蚀刻所述第一导电类型掺杂层以显露部分所述第二导电类型埋层的上表面，在显露的所述第二导电类型埋层、所述第一导电类型掺杂层和所述栅极结构上形成源极；在所述第一导电类型衬底的背面形成漏极。本发明通过在第二导电类型掺杂层中形成第二导电类型埋层，使得第一导电类型掺杂层的欧姆接触面积增大，从而减小了功率半导体器件源极欧姆接触电阻，进而降低了器件功率的损耗。且第二导电类型掺杂层和第二导电类型埋层可以同时注入形成，相较于传统器件制造流程减少了一次注入掩模制备工艺。
附图说明
图1所示为本发明一实施例提供的一种功率半导体器件的制作方法的流程示意图。
图2～图5所示为本发明一实施例提供的一种功率半导体器件的制作过程示意图。
图6所示为本发明一实施例提供的一种功率半导体器件栅极的制作方法的流程示意图。
图7～图11所示为本发明一实施例提供的一种功率半导体器件栅极的制作过程示意图。
图12所示为本发明一实施例提供的一种功率半导体器件源极的制作过程示意图。
图13所示为本发明一实施例提供的一种功率半导体器件漏极的制作过程示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
为了解决由于提高碳化硅MOSFET的电流控制能力，将器件的尺寸逐缩小，导致源极欧姆接触面积减小，进而增大了器件源极区域欧姆接触电阻占比的问题。目前经常采用的方法包括：提供第一导电类型的半导体器件层的半导体器件结构，在半导体器件层中注入第二导电类型的阱结构，其中所述离子注入包括在单个掩模注入序列中提供掺杂剂浓度分布；或者还可以通过在SiC衬底和在SiC衬底上外延生长的多个外延层，其中外延层中包括n-漂移层，在n-漂移层上依次外延生长形成p型埋层、n-漂移层和p型基区层，在p型基区层上形成n+源区层，在n+源区层、p型基区层和n-漂移层内形成主沟槽，以及在所述主沟槽底部形成n型掺杂层。上述方法均需要单独形成P+注入掩模，从而导致器件制备流程复杂，为了解决上述问题，本发明提供了一种功率半导体器件的制作方法，p++埋层注入与P-注入同时形成，无需单独制造掩模，简化了器件制备流程，具体过程详述如下。
图1所示为本发明一实施例提供的一种功率半导体器件的制作方法的流程示意图。图2～图5所示为本发明一实施例提供的一种功率半导体器件的制作过程示意图。图6所示为本发明一实施例提供的一种功率半导体器件栅极的制作方法的流程示意图。图7～图11所示为本发明一实施例提供的一种功率半导体器件栅极的制作过程示意图。图12所示为本发明一实施例提供的一种功率半导体器件源极的制作过程示意图。图13所示为本发明一实施例提供的一种功率半导体器件漏极的制作过程示意图。
如图1所示，本发明一实施例中，所述功率半导体器件的制作方法包括：
步骤01:提供一个第一导电类型衬底01。可选地，第一导电类型衬底01可以为n型衬底，优选地，第一导电类型衬底01可以为n++衬底，第一导电类型衬底01的类型可以根据实际需求进行设定，本发明对第一导电类型衬底01的类型不做限定。可选地，第一导电类型衬底01可以为碳化硅衬底，第一导电类型衬底01材料可以根据实际需求进行设定，本发明对第一导电类型衬底01材料不做限定。
步骤02:在所述第一导电类型衬底01上形成第一导电类型漂移层02。如图2所示，可选地，在第一导电类型衬底01上表面整层外延生长第一导电类型漂移层02，其中，第一导电类型漂移层02的厚度可以为5～35um、第一导电类型漂移层02的掺杂浓度可以为1×1015cm-3～1×1016cm-3，本发明对第一导电类型漂移层02的厚度和掺杂浓度不做限定。可选地。第一导电类型漂移层02可以为n-漂移层，第一导电类型漂移层02的类型可以根据实际需求进行设定，本发明对第一导电类型漂移层02的类型不做限定。
步骤03:在所述第一导电类型漂移层02上形成第二导电类掺杂层和第二导电类型埋层04，其中，所述第二导电类型掺杂层03位于所述第一导电类型漂移层02部分上表面，且沿所述第一导电类型漂移层02上表面向所述衬底方向延伸预设深度，所述第二导电类型埋层04位于所述第二导电类型掺杂层03内部。如图3-图4所示，可选地，在第一导电类型漂移层02上表面的两侧通过离子注入工艺形成第二导电类型掺杂层03，可选地，第二导电类型掺杂层03沿所述第一导电类型漂移层02上表面向所述衬底01方向延伸的深度可以为0.5～1.5um、第二导电类型掺杂层03的掺杂浓度可以为1×1016cm-3～5×1017cm-3，本发明对第二导电类型掺杂层03的深度和掺杂浓度不做限定。第二导电类型掺杂层03可以为p-掺杂层，第二导电类型掺杂层03的类型可以根据实际需求进行设定，本发明对第二导电类型掺杂层03的类型不做限定。在第二导电类型的掺杂层上通过离子注入工艺形成第二导电类型埋层04，第二导电类型埋层04位于第二导电类型掺杂层03内部。可选地，第二导电类型的掺杂层和第二导电类型的埋层可以同时注入形成，无需单独制造掩模，简化了器件的制备流程。其中第二导电类型埋层04距离第二导电类型掺杂层03上表面的距离可以为0.3～1.0um，第二导电类型埋层04的厚度可以为0.1～0.5um、第二导电类型埋层04的掺杂浓度为1×1019cm-3～1×1020cm-3，本发明对第二导电类型埋层04的深度、厚度和导电类型不做限定。可选地，第二导电类型埋层04可以为p++埋层，第二导电类型埋层04的类型可以根据实际需求进行设定，本发明对第二导电类型埋层04的类型不做限定。
步骤04:对所述第二导电类型埋层04的部分上表面进行离子注入，以在所述第二导电类型掺杂层03的部分区域形成第一导电类型掺杂层05，所述第一导电类型掺杂层05位于所述第二导电类型埋层04上方，且所述第一导电类型漂移层02上表面、所述第二导电类型掺杂层03上表面和所述第一导电类型掺杂层05上表面均位于同一平面。如图5所示，在第二导电类型埋层04上通过离子注入工艺可以形成第一导电类型掺杂层05，第一导电类型掺杂层05的厚度可以为0.1～0.3um，第一导电类型掺杂层05的浓度可以为1×1019cm-3～1×1020cm-3，本发明对第一导电类型掺杂层05的厚度和掺杂浓度不做限定。可选地，第一导电类型掺杂层05可以为n++掺杂层，第一导电类型掺杂层05的类型可以根据实际需求进行设定，本发明对第一导电类型掺杂层05的类型不做限定。
步骤05:在所述第一导电类型掺杂层05上表面、所述第二导电类型掺杂层03上表面以及第一导电类型漂移层02的部分上表面上形成栅极结构。可选地，如图6所示，在第一导电类型掺杂层05上表面、第二导电类型掺杂层03以及第一导电类型漂移层02上形成栅极结构的步骤包括：
步骤051:在所述第一导电类型掺杂层05上表面、所述第二导电类型掺杂层03上表面以及第一导电类型漂移层02的部分上表面上形成栅氧化层06。可选地，如图7所示，使用沉积或热氧工艺在第一导电类型掺杂层05上表面、第二导电类型掺杂层03上表面以及第一导电类型漂移层02的部分上表面上形成栅氧化层06。可选地，栅氧化层06的厚度可以为
Figure BDA0002753383600000071
本发明对栅氧化层06的厚度不做限定。
步骤052:在所述栅氧化层06上形成栅极多晶硅层07。可选地，如图8所示，在栅氧化层06上沉积形成栅极多晶硅层07，可选地，栅极多晶硅层07的厚度可以为200nm～1um，本发明对栅极多晶硅层07的厚度不做限定。
步骤053:图形化所述栅氧化层06和所述栅极多晶硅层07，以显露所述栅氧化层06下方的所述第一导电类型掺杂层05的部分上表面。可以采用刻蚀工艺刻蚀掉栅氧化层06和栅极多晶硅层07，以显露栅氧化层06下方的第一导电类型掺杂层05的部分上表面。
步骤054:在图形化的所述栅极多晶硅层07上形成介质层08，所述介质层08包覆所述栅极多晶硅层07的上表面和侧壁，以及所述栅氧化层06的侧壁。可选地，如图11所示，可以使用LPCVD(Low Pressure Chemical Vapor Deposition，低压力化学气相沉积法)在栅氧化层06和栅极多晶硅层07的外侧沉积介质层08。介质层08的厚度可以为500nm～1um，本发明对介质层08的厚度不做限定。可选地，介质层08的材质可以为SiO2，介质层08的材质可以根据实际的需求进行设定，本发明对介质层08的材质不做限定。
步骤06:如图12所示，在显露的所述第二导电类型埋层04和所述第一导电类型掺杂层05和所述栅极结构上形成源极11。可选地，源极11可以为厚金属层。在显露的第二导电类型埋层04、所述第一导电类型掺杂层05和所述栅极结构上形成源极11之前，还包括：在显露的第二导电类型埋层04、第一导电类型掺杂层05上形成源极接触层09。
步骤07:如图13所示，在所述第一导电类型衬底01的背面形成漏极10。
本发明在第二导电类型掺杂层03中形成第二导电类型埋层04，使得第一导电类型掺杂层05的欧姆接触面积增大，从而减小了功率半导体器件源极欧姆接触电阻，进而降低了器件功率的损耗。且第二导电类型掺杂层03和第二导电类型埋层04可以同时注入形成，相较于传统器件制造流程减少了一次注入掩模制备工艺。
本发明一实施例中，该功率半导体器件包括：第一导电类型衬底01、位于第一导电类型衬底01上表面的第一导电类型漂移层02，以及位于第一导电类型衬底下表面的漏极10。除此之外，还包括形成在第一导电类型漂移层02部分区域的第二导电类型掺杂层03，第二导电类型掺杂层03从第一导电类型漂移层02上表面的部分区域向衬底01方向延伸预设深度；第二导电类型掺杂层03内形成有第二导电类型埋层04；第二导电类型埋层04的部分上表面上形成有第一导电类型掺杂层05，第一导电类型漂移层02上表面、第二导电类型掺杂层03上表面和第一导电类型掺杂层05上表面均位于同一平面；第一导电类型掺杂层02上表面、第二导电类型掺杂层03上表面以及第一导电类型漂移层05的部分上表面上形成有栅极结构，其中栅极结构包括层叠的栅氧化层06和多晶硅层07，栅极多晶硅层07和源极11之间形成有介质层08，且介质层08包覆多晶硅层07的上表面和侧壁以及栅氧化层06的侧壁。在第二导电类型埋层04、第一导电类型掺杂层05和栅极结构上形成有源极11；以及第一导电类型衬底01的背面设置有漏极10。源极11与第二导电类型埋层04上表面、第一导电类型掺杂层05上表面之间形成有源极接触层09。第一导电类型掺杂层05与第二导电类型埋层04形成台阶状结构，源极接触层09覆盖台阶状结构。
可以理解，第二导电类型埋层04上表面距离第二导电类型掺杂层03上表面的距离为0.3～1.0um；第二导电类型埋层04的厚度为0.1～0.5um；第二导电类型埋层04的掺杂浓度为1×1019cm-3～1×1020cm-3；第二导电类型埋层04为p型埋层。第二导电类型埋层04距离第二导电类型掺杂层03上表面的距离、第二导电类型埋层04的厚度、第二导电类型埋层04的掺杂浓度以及第二导电类型埋层04的类型是可以根据实际情况设定的，本发明对第二导电类型埋层04距离第二导电类型掺杂层03上表面的距离、第二导电类型埋层04的厚度、第二导电类型埋层04的掺杂浓度以及第二导电类型埋层04的类型不做限定。
还可以理解，功率半导体器件可以为碳化硅金属氧化物半导体场效应晶体管，或者该功率半导体器件的类型是可以进行选择的，本发明对功率半导体器件的类型不做限定。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换等，均应包含在本发明的保护范围之内。

Claims (14)

1.一种功率半导体器件的制作方法，其特征在于，包括：
提供一个第一导电类型衬底；
在所述第一导电类型衬底上形成第一导电类型漂移层；
在所述第一导电类型漂移层上形成第二导电类型掺杂层和第二导电类型埋层，其中，所述第二导电类型掺杂层位于所述第一导电类型漂移层部分上表面，且沿所述第一导电类型漂移层上表面向所述衬底方向延伸预设深度，所述第二导电类型埋层位于所述第二导电类型掺杂层内部；
对所述第二导电类型掺杂层的部分上表面进行离子注入，以在所述第二导电类型掺杂层的部分区域形成第一导电类型掺杂层，所述第一导电类型掺杂层位于所述第二导电类型埋层上方，且所述第一导电类型漂移层上表面、所述第二导电类型掺杂层上表面和所述第一导电类型掺杂层上表面均位于同一平面；
在所述第一导电类型掺杂层上表面、所述第二导电类型掺杂层上表面以及第一导电类型漂移层的部分上表面上形成栅极结构；
蚀刻所述第一导电类型掺杂层以显露部分所述第二导电类型埋层的上表面，在显露的所述第二导电类型埋层、所述第一导电类型掺杂层和所述栅极结构上形成源极；
在所述第一导电类型衬底的背面形成漏极。
2.根据权利要求1所述的功率半导体器件的制作方法，其特征在于，在显露的所述第二导电类型埋层、所述第一导电类型掺杂层和所述栅极结构上形成源极之前，还包括：在显露的所述第二导电类型埋层、所述第一导电类型掺杂层上形成源极接触层。
3.根据权利要求1所述的功率半导体器件的制作方法，其特征在于，所述第二导电类型埋层包括p型埋层。
4.根据权利要求1所述的功率半导体器件的制作方法，其特征在于，在所述第一导电类型掺杂层上表面、所述第二导电类型掺杂层上表面以及第一导电类型漂移层的部分上表面上形成栅极结构包括：
在所述第一导电类型掺杂层上表面、所述第二导电类型掺杂层上表面以及第一导电类型漂移层上表面上形成栅氧化层；
在所述栅氧化层上形成栅极多晶硅层；
图形化所述栅氧化层和所述栅极多晶硅层，以显露所述栅氧化层下方的所述第一导电类型掺杂层的部分上表面；
在图形化的所述栅极多晶硅层上形成介质层，所述介质层包覆所述栅极多晶硅层的上表面和侧壁以及所述栅氧化层的侧壁。
5.根据权利要求1所述的功率半导体器件的制作方法，其特征在于，在所述第一导电类型漂移层上通过离子注入形成第二导电类型掺杂层，所述第二导电类型掺杂层沿所述第一导电类型漂移层上表面向所述衬底方向延伸的深度为0.5～1.5um；所述第二导电类型掺杂层的掺杂浓度为1×1016cm-3～5×1017cm-3。
6.根据权利要求1所述的功率半导体器件的制作方法，其特征在于，在所述第二导电类型掺杂层上通过离子注入形成所述第二导电类型埋层，所述第二导电类型埋层距离所述第二导电类型掺杂层上表面的距离为0.3～1.0um；所述第二导电类型埋层的厚度为0.1～0.5um；所述第二导电类型埋层的掺杂浓度为1×1019cm-3～1×1020cm-3。
7.根据权利要求1所述的功率半导体器件的制作方法，其特征在于，所述第一导电类型掺杂层的厚度为0.1～0.3um，掺杂浓度为1×1019cm-3～1×1020cm-3。
8.根据权利要求1所述的功率半导体器件的制作方法，其特征在于，所述第一导电类型衬底为碳化硅衬底。
9.一种功率半导体器件，其特征在于，包括：
第一导电类型衬底、位于所述第一导电类型衬底上表面的第一导电类型漂移层，以及位于所述衬底下表面的漏极；和；
形成在所述第一导电类型漂移层部分区域的第二导电类型掺杂层，所述第二导电类型掺杂层从所述第一导电类型漂移层上表面的部分区域向所述衬底方向延伸预设深度；
所述第二导电类型掺杂层内形成有第二导电类型埋层；
所述第二导电类型埋层的部分上表面上形成有第一导电类型掺杂层，所述第一导电类型漂移层上表面、所述第二导电类型掺杂层上表面和所述第一导电类型掺杂层上表面均位于同一平面；
所述第一导电类型掺杂层上表面、所述第二导电类型掺杂层上表面以及第一导电类型漂移层的部分上表面上形成有栅极结构；
所述第二导电类型埋层、所述第一导电类型掺杂层和所述栅极结构上形成有源极；以及
所述第一导电类型衬底的背面设置有漏极。
10.根据权利要求9所述的功率半导体器件，其特征在于，所述源极与所述第二导电类型埋层上表面、所述第一导电类型掺杂层上表面之间形成有源极接触层。
11.根据权利要求10所述的功率半导体器件，其特征在于，所述第一导电类型掺杂层与所述第二导电类型埋层形成台阶状结构，所述源极接触层覆盖所述台阶状结构。
12.根据权利要求9所述的功率半导体器件，其特征在于，所述第二导电类型埋层上表面距离所述第二导电类型掺杂层上表面的距离为0.3～1.0um；
所述第二导电类型埋层的厚度为0.1～0.5um；
所述第二导电类型埋层的掺杂浓度为1×1019cm-3～1×1020cm-3；
所述第二导电类型埋层为p型埋层。
13.根据权利要求9所述的功率半导体器件，其特征在于，所述栅极结构包括层叠的栅氧化层和多晶硅层；
所述栅极多晶硅层和所述源极之间形成有介质层，且所述介质层包覆所述多晶硅层的上表面和侧壁以及所述栅氧化层的侧壁。
14.根据权利要求9所述的功率半导体器件，其特征在于，所述功率半导体器件包括碳化硅金属氧化物半导体场效应晶体管。
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