CN101964355A - 具有自对准硅化物接触的功率器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种具有自对准硅化物层的改进型功率器件及其制作方法。功率器件的一个范例是垂直结构功率器件，所述器件通过至少能够基本实现自对准的硅化物(例如自对准硅化物Salicide)工艺，在栅区和体接触区上形成接触。范例器件还可包括一个或多个隔离侧墙，并至少基本上自对准于栅区和体接触区边缘之间。还可以通过对器件进行离子注入，并至少基本上自对准于隔离侧墙，形成所述体接触区。所述方法还可包括至少基本上自对准的硅刻蚀工艺。

Description

具有自对准硅化物接触的功率器件及其制造方法
技术领域
本发明涉及半导体器件及其工艺，更具体地，本发明涉及功率器件及其制造。
背景技术
功率器件，例如金属氧化物半导体场效应晶体管(MOSFET)、绝缘栅双极性晶体管(IGBT)、超结MOSFET、垂直结构双扩散金属氧化物半导体器件(VDMOS)、垂直结构金属氧化物半导体器件(VMOS)等通常具有众多优良的器件特性，例如，较高的击穿电压，较大的安全工作区(SOA)，较低的导通电阻等。另外，功率器件还具有较低的生产成本和较高的产量等优点。
典型的VDMOS器件(未示出)可以包括与多晶硅栅相对准的P型体区。在所述P型体区内可以形成N+型源区和P+型体接触区。典型VDMOS的安全工作区同N+型源区的长度成反比关系，即N+型源区的长度越短则安全工作区越大。然而，典型的N+型源区的长度受到掩蔽工艺(例如光刻)和对准工艺的容差限制。
而典型的VDMOS制造工艺中包括在其它工艺步骤之前和/或其它工艺步骤(例如淀积、扩散、刻蚀等)之间进行多步光刻以对晶圆(wafer)进行掩蔽的步骤。因而，在传统VDMOS器件中很难获得较大的安全工作区。因此，减少掩蔽步骤将有利于降低成本和提高产量。
发明内容
针对现有技术中的一个或多个问题，本发明的一个目的是提供一种具有自对准硅化物接触的功率器件及其制造方法。
在本发明一个方面，提出了一种功率器件，包括：初始层；在所述初始层上形成的体接触区；栅区，和所述初始层被栅氧层隔开；隔离侧墙，至少基本上对准于所述栅区和所述体接触区的边缘之间；栅硅化物层，形成于所述栅区之上；以及体接触硅化物层，形成于所述体接触区之上。
在本发明的另一个方面，提出了另一种功率器件，包括：半导体衬底；位于所述半导体衬底上的外延层，所述外延层具有第一表面，并且内部至少包括一个体接触区、一个源区和一个体区，其中，所述体区至少基本上包括所述体接触区和所述源区；位于所述第一表面上的栅区，其中，所述栅区被栅介质层同所述外延层隔开；隔离侧墙，至少基本上对准于所述栅区和所述体接触区的边缘之间；栅硅化物层，形成于所述栅区之上；体接触硅化物层，形成于所述体接触区之上；以及耦接在所述体接触硅化物层之上的电极。
在本发明的又一个方面，提出了一种制造功率器件的方法，包括：在衬底上制作外延层；在所述外延层上制作栅氧层；在所述栅氧层上制作多晶硅栅区；制作隔离侧墙，所述隔离侧墙至少基本上自对准于所述多晶硅栅区的边缘；以及以下步骤(a)、(b)、(c)中的一步或者多步：(a)在所述多晶硅栅区和所述外延层上制作硅化物层，所述硅化物层至少基本上自对准于所述隔离侧墙；(b)在所述外延层内注入形成体接触区；(c)在所述外延层内进行刻蚀，所述刻蚀至少基本上自对准于隔离侧墙。
利用本发明实施例，提供的功率器件增加自对准工艺步骤而减少了掩蔽工艺步骤，从而提高了功率器件的控制精度，增大了功率器件的产量并降低了其生产成本。
附图说明
下列附图涉及有关本发明非限制性和非穷举性的实施例的描述。除非另有说明，否则同样的数字和符号在整个附图中代表同样的部分。附图无需按比例画出。另外，图中所示相关部分尺寸可能不同于说明书中叙述的尺寸。为更好地理解本发明，下述细节描述以及附图将被提供以作为参考。
图1为根据本发明一个实施例的垂直结构功率器件的横截面示意图。
图2A-2H为根据本发明实施例制作图1所示垂直结构功率器件的一种工艺方法示意图。
图3为根据本发明另一实施例制作垂直结构功率器件的另一种工艺方法示意图。
具体实施方式
本发明的实施例公开了一种改进的具有自对准硅化物接触的功率器件以及制作该功率器件的方法。在下文中，本发明的实施例以垂直结构功率器件为例对功率器件及其制作方法进行描述。然而，本技术领域所属技术人员应当理解，以下描述也适用于其它功率器件。垂直结构功率器件包括在栅区和体接触区上形成的接触，所述形成接触的步骤由至少基本实现自对准的硅化物(例如，自对准硅化物Salicide)工艺实现。垂直结构功率器件还可包括一个或多个隔离侧墙，每个隔离侧墙至少在栅区和体接触区的边缘之间被对准。体接触区可以通过至少基本自对准于隔离侧墙的方式注入器件内部而形成。本方法还可包括至少基本自对准的硅刻蚀工艺。
图1为垂直结构功率器件100的横截面示意图。垂直结构功率器件100可以是具有平面栅极结构的垂直双扩散金属氧化物半导体功率器件(VDMOS)。垂直结构功率器件100还可以是击穿电压较高，导通电阻较低以及安全工作区较大的其它功率器件。
如图1所示，垂直结构功率器件100包括在N+型衬底105上形成的N-型外延层110，以及将多晶硅栅区120与N-外延层110隔离开来的栅氧层115。垂直结构功率器件100还包括在N-外延层110内形成的P-型体区125，N+型源区130和P+型体接触区135。所述P-型体区125至少基本(例如，在工艺容差范围内)包括N+型源区130和P+型体接触区135。
此外，垂直结构功率器件100还包括隔离侧墙140，其中所述隔离侧墙140至少基本对准于多晶硅栅区120和P+型体接触区135的边缘之间，并且使之后形成的硅化物层145的一部分至少基本自对准于多晶硅栅区120且硅化物层145的又一部分至少基本自对准于P+型体接触区135。如图1所示，垂直结构功率器件100还包括同硅化物层145接触的层间介质层(ILD)150以及金属电极155，其中，所述金属电极155同位于P+型体接触区135之上的硅化物层145的一部分耦接，也与层间介质层150相接触。
尽管图1采用横截面示意图对垂直结构功率器件100进行说明，但本技术领域所述技术人员应当理解，垂直结构功率器件100的组成部分也可以形成环形结构。例如，栅氧层115、多晶硅栅区120、P-型体区125、N+型源区130、在多晶硅栅区120之上的部分硅化物层145和层间介质层(ILD)150可以形成环形结构(相对于金属电极155和在P+型体接触区135之上的部分硅化物层145等来说)。
在一个实施例中，使用隔离侧墙140以及所述的技术，可以使制作垂直功率器件100所需的掩蔽工艺步骤少于传统方法所需的掩蔽工艺步骤，并且可以降低对掩蔽工艺容差的依赖程度，从而缩短N+型源区的长度，增大安全工作区。
对比传统工艺制造的器件，垂直结构功率器件100还可以具有更大的接触到多晶硅长度(contact-to-polysilicon length，LCP)和更小的N+源区长度(LSC)。更大的接触到多晶硅长度(LCP)可以有效降低金属电极155和多晶硅栅区120对基于掩蔽的对准工艺的工艺容差的依赖。而更小的源区长度(LSC)则可以降低垂直结构功率器件100受寄生双极效应影响而遭受损坏的可能性。在图1所示实施例中，较短的源区长度LSC使安全工作区相比于传统工艺制造的器件增大了约三到五倍。例如，使用隔离侧墙140以及所述的技术可以使制作出的垂直结构功率器件100的N+型源区长度缩短到0.1微米至0.3微米，这样的长度小于基于传统掩蔽工艺制造出的源区的典型长度，增大了安全工作区。另外，相比于传统工艺制造的器件，由于增多了自对准工艺步骤而减少了掩蔽工艺步骤，垂直结构功率器件100的制造成本得以降低。
虽然图1仅示出VDMOS器件，但本技术领域的技术人员应当理解，这里所描述的技术同样可以应用于其它器件上，例如上文所述的MOSFET、IGBT、超结MOSFET、VDMOS和VMOS，其它平面栅器件、横向功率器件、N沟道器件、P沟道器件和/或其它类似器件。
垂直结构功率器件100的其余细节将参照图2A-2H在下文中详细叙述。图2A-2H示出了图1所示垂直结构功率器件100的制作方法。
图2A为分别在N+衬底105上形成N-外延层110，在所述N-外延层110上形成栅氧层115以及在所述栅氧层115上形成多晶硅栅区120之后的垂直结构功率器件100的结构示意图。形成多晶硅栅区120的工艺步骤可以包括形成掺杂的多晶硅层，掩蔽所述多晶硅层以及刻蚀未掩蔽区域。栅氧层115可以使用氧化层生长技术形成，并具有一定的厚度，所述厚度应使得垂直结构功率器件100在前文中所讨论的特性达到最优。例如，对于高击穿电压的VDMOS晶体管，其厚度可以在400埃到1000埃之间。然而，本技术领域的技术人员应当理解，也可用其它的工艺来形成栅氧化层115，同时还可用其它合适的电介质材料来替代栅氧化层和/或类似氧化层。
在至少一个实施例中，基于击穿电压或者其它合适标准的要求，N-外延层110可以具有特定的厚度和/或掺杂浓度。例如，掺杂浓度为1×1014cm-3，厚度为50微米的外延层可能适于制作击穿电压为700V的VDMOS器件。同样，多晶硅栅区120可以为相对较厚的多晶硅层(例如，厚度从6000埃到10000埃)以在后续的离子注入、扩散和/或其它类似工艺(例如，注入形成体接触区135)中发挥阻挡/自掩蔽作用。在一个例子中，多晶硅栅区120的厚度约为7000埃。然而，本技术领域的技术人员应当理解，可以使用其它任何合适的厚度或者额外的材料层(例如图3中所涉及的情况，将在后文叙述)。在一个实施例中，多晶硅栅区120的初始厚度由多晶硅栅区120所要求的最终厚度和下文所述的硅刻蚀工艺中被刻蚀掉的多晶硅的厚度之和所决定。
在一个实施例中，除以上所述工艺外，还可以选择形成场氧区(未示出)来制作(例如使用掩蔽工艺)边界隔离区。在另一实施例中，在N-型外延层110内进行可选的N型无掩蔽注入(未示出)，可以降低相邻的P-型体区位置寄生形成的结型场效应晶体管(JEFT)的电阻。
图2B示出在N-外延层110内进行离子注入以形成P-型体区125的工艺步骤。在离子注入工艺中，可通过选定注入条件使器件性能达到最优。例如，将硼离子注入进入N-外延层110时，其注入剂量可以在2×1013cm-2到8×1013cm-2之间，且其能量在20keV到80keV之间，然后进行推进扩散(例如，横向扩散P-型体区125至多晶硅栅区120之下，以形成垂直功率器件100的导电沟道)。在本实施例中，为形成长度在1.5微米到3.0微米的沟道，推进扩散时的温度大约为1100℃，扩散时间为60分钟到120分钟。如图2B所示，P-型体区125和多晶硅栅区120的边缘至少基本自对准。使用本实施例所述的办法，在形成P-型体区125时可避免专门的掩蔽步骤。在图示实施例中，P-型体区125通过离子注入技术形成并与多晶硅栅区120自对准，然而，本技术领域所属技术人员应当理解，P-型体区125也可以同功率器件的其它组成部分对准，或者采用其它合适的技术来形成。
如图2C所示，N+型源区130和P+型体接触区135随后被注入N-外延层110内。如图所示，N+型源区130和P+型体接触区135均至少基本同多晶硅栅区120自对准。在一个实施例中，N+型源区130使用砷离子注入的方式形成，其中，离子注入能量为100keV到150keV之间，注入剂量为2×1015cm-2到5×1015cm-2之间。在其它实施例中，也可以使用其它合适的杂质种类、注入剂量和注入能量。在离子注入之前，栅氧层115可以被减薄，以利于更多的杂质注入到硅材料之中。N+型源区130和P+型体接触区135的扩散步骤可以同时进行，或者N+型源区130在P+型体接触区135进行离子注入之前进行推进扩散(例如，在N+型源区130进行扩散时，避免P+型体接触区135也发生扩散)。
P+型体接触区135的离子注入剂量和能量可以较高(例如，硼注入的剂量范围为1×1014cm-2到1×1016cm-2之间，能量范围为100keV到200keV之间)，也可以是其它任何合适的剂量和能量。在一个实施例中，P+型体接触区135的注入剂量约为1×1015cm-2，注入能量约为150keV。较高的注入剂量和能量可以使P-型体区125位于N+型源区130下方的部分具有较低的导通电阻，从而如前文所述，扩大安全工作区范围。此外，较高的注入剂量和能量还可以减小注入杂质横向扩散进入沟道的可能性，从而降低对功率器件100的阈值电压或其它参数的负面影响。
在其它实施例中，P+体接触区135的注入工艺步骤可以更晚进行(例如，在形成隔离侧墙145或进行硅刻蚀工艺之后进行)。这类实施例将在下文中进行详细描述。
尽管如图2B和2C所示，P-型体区125和P+型体接触区135采用了独立的步骤分别形成，然而在其它实施例中，可以使用逆向掺杂的P阱结构来替代P-型体区125和P+型体接触区135。
接着如图2D所示，工艺步骤为在多晶硅栅区120上，淀积介质层，其中，所述介质层的一部分之后用于形成隔离侧墙140。在一个实施例中，隔离侧墙140可以由二氧化硅、氮化硅和/或其它合适的介质材料形成。此外，介质层还可以作为保形层。在一个实施例中，保形层的厚度可在之后决定隔离侧墙140和N+型源区130的宽度，而其厚度可以在2000埃到7000埃之间。然而，本技术领域的技术人员应当理解，保形层也可以具有其它合适的厚度。
如图2E所示的工艺步骤为沿多晶硅栅区120对介质层进行刻蚀以形成隔离侧墙140，其中，所述刻蚀应至少使得隔离侧墙140与多晶硅栅区120的边缘基本对准。在一个实施例中，可选择各向异性的介质刻蚀工艺。所述各向异性的介质刻蚀工艺对介质的刻蚀速率大于对硅的刻蚀速率，这样，就使得多晶硅栅区120和N-外延层110在形成隔离侧墙140的过程中基本不受影响。刻蚀工艺过程中，还可以选择合适的刻蚀时间，来形成任意合适高度的隔离侧墙140。如图2E所示，隔离侧墙140的高度低于多晶硅栅区120的顶部。在本实施例中，图2F所示的工艺步骤将会进一步降低多晶硅栅区120的厚度，使其同隔离侧墙140的顶端基本齐平。
作为图2C所对应的工艺步骤的替代方案，可以在完成图2D所示的介质层淀积工艺之后，在图2E的刻蚀步骤之前或之后，注入形成P+型体接触区135。在该实施例中，P+型体接触区135能够至少基本上同隔离侧墙140自对准，而不必与多晶硅栅区120自对准。所述替代方案可以增大P+体接触区135同导电沟道之间的横向间距，降低对功率器件100的阈值电压和其它参数的负面影响。
如图2F所示的工艺步骤为对多晶硅栅区120和N-外延层110进行刻蚀。刻蚀工艺中，对硅的刻蚀速率大于对氧化物(或其它形成隔离侧墙140的材料)的刻蚀速率。如图2F所示，对硅的刻蚀深入N-外延层110，使得N+源区130和P+体接触区135暴露在外。所示沟槽刻蚀至少基本上同隔离侧墙140自对准。由于沟槽刻蚀的自对准性质，图1中的N+源区长度LSC可以不受掩蔽工艺容差的影响而获得更加精确的控制。这样就可以得到较小的LSC长度且寄生晶体管效应也相对减弱。
如图2F所示，多晶硅栅区120可能会受到与N-外延层110同等程度的刻蚀，具体情况取决于所述多晶硅栅区120和N-外延层110的相对刻蚀速率。在本实施例中，先前生成的多晶硅层120(对应于图2A所示的多晶硅层120)的厚度可以考虑到所述刻蚀效应带来的影响，以使得多晶硅栅区120所要求的最终厚度等于多晶硅栅区120的初始厚度和此处所述的硅刻蚀工艺中被刻蚀掉的多晶硅的厚度之差。此外，如图3中的实施例所示，可以在多晶硅栅区120上形成保护层，以防止多晶硅栅区120在硅刻蚀工艺中受到刻蚀，这样多晶硅栅区120的最终厚度基本和多晶硅栅区120所要求的初始厚度相同。
作为图2C所对应工艺步骤的替代方案，P+型体接触区135的注入可以放在图2F所对应的硅刻蚀工艺步骤之后，图2G所对应的形成硅化物工艺步骤之前进行。在该实施例中，P+型体接触区135将至少基本上同隔离侧墙140自对准，而不必同多晶硅栅区120自对准。该替代方案能够使P+型体接触区135和导电沟道间具有更大的横向间距，从而降低对功率器件100的阈值电压和其它参数的负面影响。进一步来说，在硅刻蚀工艺之后进行P+型体接触区135的注入还具有可降低注入能量要求的优点。例如，由于重叠的的N+源区130被除去，使得P-型体区125的一部分能够暴露在外接受到P+离子的注入。例如，在图2C所示的通过所述重叠的N+源区130注入P+体接触区135的工艺条件下，离子注入能量需要100keV到200keV。而在本实施例中，20keV到80keV的离子注入能量就可以达到相似的效果。本实施例中，注入P+型体接触区135之后可以使用快速热退火(RTA)或者其它合适的炉式退火工艺来激活P+杂质并可以使杂质在N+型源区130下方横向扩散。
图2G示出形成硅化物层145的工艺步骤，所述硅化物层145至少基本上同隔离侧墙140自对准。因为在隔离侧墙140上不会形成硅化物，所以隔离侧墙140能够将硅化物层145位于多晶硅栅区120上方的部分同硅化物层145位于P+体接触区135上方的部分隔离开来。
硅化物层145还可以在N+源区130，P+体接触区135以及将要形成的金属电极155之间提供低阻互连。在某些实施例中，所述的低阻互连能够增大安全工作区并提高开关性能。在一个实施例中，硅化物层145包括多层结构。例如，硅化物145包括厚度在200埃到600埃之间的硅化钛和厚度在100埃到200埃之间的氮化钛。所述实施例中，硅化物层145的方块电阻(方块电阻是指长、宽相等的半导体材料的电阻，理想情况下它等于该材料的电阻率除以厚度。半导体材料的电阻等于方块电阻乘以方块数量，其中方块数量是半导体材料的长度与宽度的比值。一般而言，半导体材料的电阻率和厚度是固定的，可以通过灵活设置半导体材料的长度与宽度设定其电阻值)大约在3Ω/□到5Ω/□(其中字符“□”表示单位方块电阻)之间。相比于典型的方块电阻在10Ω/□到20Ω/□之间的多晶硅栅极材料，本实施例中的硅化物层145能够提供更低的栅极电阻。然而，本技术领域的技术人员应当理解，在其它实施例中也可以使用具有其它合适阻值的硅化物。
图2H示出的工艺步骤包括淀积、掩蔽和刻蚀层间介质层150以为金属电极155形成接触孔。层间介质层150的材料可以是单一材料或者使用其它层间介质层工艺形成的复合介质材料。例如，层间介质层150的材料可以是厚度在1微米到2微米之间的未掺杂或者掺杂的二氧化硅。相比传统制造工艺，本实施例所述工艺中接触孔和多晶硅栅区120对准的重要程度降低，原因在于硅化物层145可以提供给N+型源区130和P+型体接触135低的接触电阻。之后可以进行金属化工艺步骤以形成金属栅极155，从而完成图1所示的垂直结构功率器件100。在一个实施例中，实现金属化可包括淀积2微米到5微米厚的铝合金，然后进行掩蔽和刻蚀工艺。然而，本技术领域的技术人员应当理解，在其它实施例中，也可以使用其它任何合适的工艺步骤。此外，还可以选择使用淀积、掩蔽和刻蚀工艺用于形成钝化层(图中未示出)。
图3为制造另一种垂直结构功率器件的方法示意图。相比于图2A，图3进一步包括多晶硅保护层305和氧化物保护层310。在图3所示器件中，多晶硅栅区120的厚度在其它工艺步骤中基本不会发生变化，因而，其形成时的初始厚度可以等于或接近于最终想要的厚度。
多晶硅保护层305和氧化物保护层310可以由任意合适厚度的氮化物、二氧化硅、氮化硅和/或其它合适的材料形成。制造所述器件时，多晶硅保护层305保护氧化物保护层310和多晶硅栅区120不受到如图2E所示的刻蚀工艺作用，且多晶硅保护层305随后可以用如图2F所示的硅刻蚀工艺中的部分步骤除去。
氧化物保护层310还可以在图2F所示的硅刻蚀工艺中保护多晶硅栅区120。例如，氧化物保护层310可以由一种能够在图2F所示的硅刻蚀工艺中刻蚀得较慢的材料组成，以此来保护多晶硅栅区120不受到强烈的刻蚀。氧化物保护层310可以在图2G所示的硅化工艺之前被除去。例如，氧化物保护层310可以通过选择性湿法刻蚀，比如氢氟酸刻蚀或其它任何合适的工艺来除去。在一个实施例中，氮化物可以用于形成隔离侧墙140，或者使用各向异性刻蚀来除去氧化物保护层310而保持隔离侧墙140基本不受影响。
在另一个实施例中，氧化物保护层310可以保留在多晶硅栅区120上(例如，不用在多晶硅栅区120上形成硅化物)。
上述本发明的说明书和实施方式仅仅以示例性的方式对本发明实施例的具有自对准硅化物接触的功率器件及其制造方法进行了说明，并不用于限定本发明的范围。对于公开的实施例进行变化和修改都是可能的，其它可行的选择性实施例和对实施例中元件的等同变化可以被本技术领域的普通技术人员所了解。本发明所公开的实施例的其它变化和修改并不超出本发明的精神和保护范围。

Claims (29)

1.一种功率器件，其特征在于，包括：
初始层；
在所述初始层上形成的体接触区；
栅区，和所述初始层被栅氧层隔开；
隔离侧墙，对准于所述栅区和所述体接触区的边缘之间；
栅硅化物层，形成于所述栅区之上；以及
体接触硅化物层，形成于所述体接触区之上。
2.根据权利要求1所述的器件，其特征在于，进一步包括：
耦接在所述体接触硅化物层上的金属电极；
半导体衬底，其中，所述初始层为形成于所述半导体衬底上的外延层；
层间介质层，与所述栅硅化物层，所述体接触硅化物层和所述金属电极接触；
在所述初始层内形成的源区；以及
在所述初始层内形成的体区，至少包括所述源区和所述体接触区。
3.根据权利要求2所述的器件，其特征在于，所述初始层是N-型外延层，所述栅区由多晶硅形成，所述体接触区为P+型注入区，所述体区为P-型注入区，所述源区为N+型注入区。
4.根据权利要求1所述的器件，其中，所述的栅区和栅硅化物层均为环形区。
5.根据权利要求1所述的器件，其中，所述的隔离侧墙来自于二氧化硅保形层或氮化硅保形层。
6.根据权利要求1所述的器件，其中，所述器件至少为N沟道或P沟道器件中的一种，并具有平面栅结构。
7.根据权利要求1所述的器件，其中，所述器件至少为金属氧化物半导体场效应晶体管、绝缘栅双极性晶体管、超结金属氧化物半导体场效应晶体管、垂直双扩散金属氧化物半导体器件或垂直结构金属氧化物半导体器件中的一种。
8.根据权利要求1所述的器件，其中，所述栅硅化物层自对准于所述隔离侧墙，并且，所述体接触区自对准于所述隔离侧墙且所述体接触区由剂量范围为1×1014cm-2到1×1016cm-2、能量范围为100keV到200keV的离子注入工艺来形成。
9.一种功率器件，包括：
半导体衬底；
位于所述半导体衬底上的外延层，所述外延层具有第一表面，并且内部至少包括一个体接触区、一个源区和一个体区，其中，所述体区包括所述体接触区和所述源区；
位于所述第一表面上的栅区，其中，所述栅区被栅介质层同所述外延层隔开；
隔离侧墙，对准于所述栅区和所述体接触区的边缘之间；
栅硅化物层，形成于所述栅区之上；
体接触硅化物层，形成于所述体接触区之上；以及
耦接在所述体接触硅化物层之上的电极。
10.根据权利要求9所述的器件，其特征在于，所述栅区和所述栅硅化物层在所述体接触区周围呈环形结构。
11.根据权利要求9所述的器件，其特征在于，所述器件为具有平面栅结构的垂直双扩散金属氧化物半导体器件。
12.根据权利要求9所述的器件，其特征在于，所述的隔离侧墙来自于二氧化硅保形层或氮化硅保形层，并且，所述栅硅化物层和所述体接触硅化物层自对准于所述隔离侧墙。
13.根据权利要求9所述的器件，其特征在于，所述体接触区自对准于栅区边缘和/或隔离侧墙。
14.根据权利要求9所述的器件，其特征在于，在所述外延层内有沟道，所述沟道自所述第一表面垂直延伸进入所述外延层，所述沟道的深度大于所述源区的深度，并且，沟道的横向部分自对准于隔离侧墙。
15.根据权利要求14所述的器件，其特征在于，所述体接触硅化物层位于沟道的一端，与所述第一表面相反。
16.根据权利要求14所述的器件，其特征在于，所述沟道的侧墙和所述源区邻接，并且所述体接触硅化物同所述源区暴露出的一部分形成电接触。
17.根据权利要求16所述的器件，其特征在于，所述源区自对准于所述栅区边缘和所述沟道的侧墙边缘之间。
18.根据权利要求14所述的器件，其特征在于，所述体接触区自对准于所述沟道区的所述侧墙的边缘。
19.一种制造功率器件的方法，包括：
在衬底上制作外延层；
在所述外延层上制作栅氧层；
在所述栅氧层上制作多晶硅栅区；
制作隔离侧墙，所述隔离侧墙自对准于所述多晶硅栅区的边缘；以及以下步骤(a)、(b)、(c)中的一步或者多步：
(a)在所述多晶硅栅区和所述外延层上制作硅化物层，所述硅化物层自对准于所述隔离侧墙；
(b)在所述外延层内注入形成体接触区；
(c)在所述外延层内进行刻蚀，所述刻蚀自对准于隔离侧墙。
20.根据权利要求19所述的方法，其特征在于，形成所述隔离侧墙包括：
淀积二氧化硅保形层或氮化硅保形层；以及
刻蚀所述保形层形成隔离侧墙，所述隔离侧墙对准于多晶硅栅区的边缘。
21.根据权利要求19所述的方法，其特征在于，所述方法至少包括形成所述硅化物层，并且，所述方法还进一步包括：
在所述硅化物层和所述隔离侧墙上淀积层间介质层；
对淀积的所述层间介质层进行刻蚀，使位于所述外延层上的所述硅化物层的至少一部分暴露在外；以及
形成电极，其中，所述电极与所述硅化物层的所述暴露在外的部分相接触。
22.根据权利要求19所述的方法，其特征在于，所述方法至少包括注入形成所述体接触区，并且，所述方法还进一步包括：
对所述外延层进行离子注入以形成体区，所述体区自对准于所述多晶硅栅区；以及
对所述外延层进行离子注入以形成源区，所述源区自对准于所述多晶硅栅区，并且，所述体区包含所述体接触区和所述源区。
23.根据权利要求22所述的方法，其特征在于，所述方法包括注入形成所述体接触区，以使得所述体接触区位于所述源区的垂直下方。
24.根据权利要求19所述的方法，其特征在于，所述方法至少包括在所述外延层内进行刻蚀，并且，所述方法还进一步包括：
在进行外延层内的刻蚀之后注入形成所述体接触区。
25.根据权利要求19所述的方法，其特征在于，所述方法至少包括注入形成所述体接触区，并且，所述方法还进一步包括：
在形成所述隔离侧墙之前，注入形成所述体接触区，以使得所述体接触区自对准于多晶硅栅区。
26.根据权利要求19所述的方法，其特征在于，所述方法至少包括注入形成所述体接触区，并且，所述方法还进一步包括：
在形成所述隔离侧墙之后，注入形成所述体接触区，以使得所述体接触区自对准于所述隔离侧墙。
27.根据权利要求19所述的方法，其特征在于，所述方法至少包括形成所述硅化物层和在所述外延层内进行刻蚀，并且，所述方法还进一步包括：
在所述外延层内进行刻蚀之后，形成所述硅化物层；以及形成源区，其中，所述外延层上的硅化物层位于刻蚀形成的沟道底部，并在沟道内与所述隔离侧墙接触。
28.根据权利要求19所述的方法，其特征在于，所述方法至少包括在所述外延层内进行刻蚀，其中，所述方法还进一步包括：
在多晶硅栅区上形成氧化物保护层，在进行外延层刻蚀时，保护层至少能够部分保护多晶硅栅区。
29.根据权利要求28所述的方法，其特征在于，所述方法进一步包括：
在氧化物保护层上形成多晶硅保护层，在刻蚀形成隔离侧墙时，多晶硅保护层至少能够部分保护多晶硅栅区；以及
在进行外延层刻蚀的同时，除去多晶硅保护层。
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