CN112230578B

CN112230578B - 一种双核多外设SoC的标准综合控制单元

Info

Publication number: CN112230578B
Application number: CN202011099118.6A
Authority: CN
Inventors: 赵亚玲; 刘星
Original assignee: Xian Microelectronics Technology Institute
Current assignee: Xian Microelectronics Technology Institute
Priority date: 2020-10-14
Filing date: 2020-10-14
Publication date: 2022-04-19
Anticipated expiration: 2040-10-14
Also published as: CN112230578A

Abstract

一种双核多外设SoC的标准综合控制单元，包括处理器核均为DSP的主SoC与从SoC，主SoC与从SoC之间通过LINK、UART及HPI互联，主SoC与从SoC连接各自的供电模块以及存储模块；主SoC与从SoC通过时钟、复位电路连接FPGA，主SoC与FPGA之间设置ED BUS、EA BUS、CONTROL BUS、URAT、1553B及PWM，从SoC与FPGA之间设置ED BUS、EA BUS、CONTROL BUS、URAT及PWM；FPGA连接FPGA供电模块，FPGA通过若干路IO连接其它标准化接口模块，标准化接口模块与对外接插件之间交互接口信号。本发明能够提高SoC芯片设计复用率。

Description

一种双核多外设SoC的标准综合控制单元

技术领域

本发明属于集成电路领域，具体涉及一种双核多外设SoC的标准综合控制单元。

背景技术

随着导弹武器***对控制***一体化、小型化、轻质化、高性能以及高可靠性的要求越来越高，同时对核心元器件的国产化要求更是迫在眉睫，亟需选择一款功能强大、通用性好，而且已经得到验证的国产核心处理器来对弹载一体化综合电子平台进行控制管理。

国内自主研发的SoC芯片LCDSP0102主要面向通用嵌入式计算机的需要而设计，在C6713高性能计算IP核的基础上，集成了CAN、1553B、HDLC、UART、Link、GPIO、IIC、Timer、SPI等多种常用外设资源，不但可以满足弹载计算机的小型化、低功耗、高集成度要求，其在性能指标上已经完全达到甚至超过美国TI公司的同类产品，工艺成熟稳定，能够广泛应用于弹载综合一体化控制、软件无线电技术以及各种计算密集型应用领域。在以往的产品设计中，由于设计师设计水平的参差不齐，容易造成选用相同的处理器也会出现不同的设计方案或是设计隐患在不规范的继承设计中重复出现，从而带来计算机研制周期长，升级换代困难，可维护性和扩展性差，重复归零，元器件选型多样化，浪费人力物力等问题。

发明内容

本发明的目的在于针对上述现有技术中SoC芯片设计复用率不高带来的问题，提供一种双核多外设SoC的标准综合控制单元，有效提高产品的设计质量和可靠性，增强产品的通用性和生命周期，提高设计师的设计效率，降低人力投入成本，缩短产品的研制周期。

为了实现上述目的，本发明有如下的技术方案：

一种双核多外设SoC的标准综合控制单元，包括处理器核均为DSP的主SoC与从SoC，主SoC与从SoC之间通过LINK、UART以及HPI通道互联，主SoC与从SoC分别连接各自的供电模块以及存储模块；主SoC与从SoC通过时钟、复位电路连接FPGA，主SoC与FPGA之间设置address bus、data bus、control bus、URAT、1553B以及PWM，从SoC与FPGA之间设置addressbus、data bus、control bus、URAT以及PWM；FPGA连接FPGA供电模块，FPGA通过若干路IO连接其它标准化接口模块，其它标准化接口模块与对外接插件之间交互接口信号，对外接插件为控制单元输入二次电源。

作为本发明的一种优选的方案，所述的FPGA能实现时钟与复位、中断分配、译码逻辑、异步串行通讯、外部定时器、时钟同步控制、AD采集、温度传感器控制、CAN通讯、高精度AD控制、输入输出开关量控制以及DA控制功能。

作为本发明的一种优选的方案，所述的主SoC与从SoC均采用LCDSP0102，处理器核为C6713浮点DSP；FPGA采用XC3S1400AN芯片。

作为本发明的一种优选的方案，所述LCDSP0102的HD[4:3]引脚控制处理器引导模式切换，其中00表示CE1 32bit主机口/仿真器引导；01表示CE1 8bit异步外部ROM引导；10表示CE1 16bit异步外部ROM引导；11表示CE1 32bit异步外部ROM引导；存储模块包括SDRAM和FLASH，SDRAM采用IS42S32800D-7TLI，存储容量为8M×32bit，最高工作频率143MHz，工作电源3.3V，能够与LCDSP0102的EMIF接口无缝连接；FLASH选用SPANSION公司的S29GL256P-10TFI010，单片容量为16M×16bit，能够通过FPGA对其实现写保护功能，只有在特定条件下才允许对其进行擦写操作，在瞬间断电、程序指针异常情况下，FLASH内容不会被破坏，同时该器件可进行分区擦除。

作为本发明的一种优选的方案，所述主SoC与从SoC的供电模块以及FPGA供电模块采用TPS70345PWP电源管理芯片，TPS70345PWP电源管理芯片采用5V供电，通过TPS70345PWP电源管理芯片提供3组3.3V与1.2V。

作为本发明的一种优选的方案，标准综合控制单元采用40MHz的微小封装温补晶振GZWC28-H-40-V3-A7-D-B6-N作为***晶振，频率稳定度为0.2×10^-5，主频最大能配置为200MHz，经过时钟缓冲器后产生CLK40M1、CLK40M2和CLK40M3分别给主SOC、从SOC以及FPGA提供时钟输入源，所述的时钟缓冲器选用CYPRESS公司的CY2308SXI-1H，其负载能力最大能够达30pF。

作为本发明的一种优选的方案，通过锁相环电路对输入的40MHz时钟进行倍频，产生主SoC与从SoC处理器核的所需的工作时钟。

作为本发明的一种优选的方案，标准综合控制单元采用3.3V、29.4912MHz的JZPB-28为UART晶振的16路RS-422通讯提供时钟，通过对波特率选择寄存器的配置，实现RS-422总线多种波特率配置不同波特率；29.4912MHz时钟也经过时钟缓冲器产生CLK14M1、CLK14M2以及CLK14M3分别给主SoC、从SoC以及FPGA提供时钟输入；时钟缓冲器选用CYPRESS公司的CY2308SXI-1H。

作为本发明的一种优选的方案，所述的Link的链路口采用LVDS电路，每个链路口都有一个接收通道和发送通道，最大支持4位模式；LinkPort在1x模式下传输速率能够达到200Mbps，4x模式传输速率能够达到0.8Gbps。

作为本发明的一种优选的方案，所述的URAT具有独立的8路异步串行通讯模块，采用全双工工作方式；8路可独立并行工作，8路通讯与CPU工作并行；8路都带有一个通讯用的FIFO，容量为4k×8bit，发送和接收各为2k×8bit；通讯数据格式能通过软件设置，默认条件下为一个起始位、八位数据位、无校验、一个停止位；通讯波特率能通过软件设置，典型的波特率为38.4Kbps、76.8Kbps、115.2Kbps、614.4Kbps；最高波特率1Mbps；具有相应的通讯发送和接收的握手标志；通讯接收错误、发送FIFO变空以及接收FIFO达到阈值都会产生中断，并能够通过软件查询内部的中断标志寄存器获得中断源信息；能够和通用的异步串行通讯控制器进行正常的通讯；能够在数据链路层之上增加应用协议层，根据应用的不同，解决不同帧头、帧尾识别，不同校验和的生成和识别的问题。

相较于现有技术，本发明具有如下的有益效果：采用“DSP+FPGA”的体系架构实现标准化设计，能实现双核多外设SoC的标准化综合控制，已经应用在弹载计算机控制***中，不仅能够满足弹载计算机的小型化、低功耗、高集成度要求，同时能够有效缩短产品研制周期，提高产品的可维护性和可扩展性，具有较高的推广应用价值。本发明的设计复用率能够达到100％，不仅为弹载综合一体化控制等领域提供了标准化设计，解决了核心器件的自主可控，同时大幅提高了产品的设计质量、缩短了研制周期，提升了产品竞争力。

附图说明

图1本发明双核多外设SoC的标准综合控制单元结构框图；

图2本发明标准综合控制单元的1.2V/3.3V电源设计原理图；

图3本发明标准综合控制单元的***时钟设计原理图；

图4本发明标准综合控制单元的UART时钟设计原理图；

图5本发明标准综合控制单元的EMI滤波器设计原理图；

图6本发明标准综合控制单元的最小***复位信号框图；

图7本发明LCDSP0102的引导模式电路设计图；

图8本发明LINK接口连接方式示意图。

具体实施方式

下面结合附图对本发明做进一步的详细说明。

本发明提供的一种双核多外设SoC的标准综合控制单元，采用“DSP+FPGA”的体系架构实现标准化设计，其功能框图如图1所示。LCDSP0102是新一代的弹载通用控制SoC产品，处理器核为高性能的C6713浮点DSP，集成了EMIF、HPI、McBSP、I²C、CAN、1553B、HDLC、UART、LinkPort、GPIO、ETimer、SPI等丰富的外设和接口资源，可以实现弹载计算机的小型化、低功耗、高集成度的目的。其主要技术特性有：

1)高性能：

-RISC指令集、32位指令字、32位数据和32位地址总线；

-丰富的外设资源；

-高性能C/C++编译器，可对代码进行充分的优化；

-军温区内工作主频200MHz，性能1200MFLOPS，1600MIPS；

-电压范围：内核电压1.08V～1.32V，I/O电压3.0V～3.6V；

-静电放电敏感度等级(ESDS)：1C级，抗静电电压VE≥1500V；

2)两级Cache存储架构：

-增强的哈佛总线结构，支持两级Cache；

-2个L1级Cache，指令Cache 4KB，数据Cache 4KB；

-256K-Byte L2存储器：

64K-Byte是指令和数据混存Cache/映射RAM，192K-Byte L2映射RAM。

3)丰富的外设资源：

-16位并行主机接口(HPI)；

-2个多通道音频串口McASP；

-2路I²C；

-2路McBSP；

-32位通用定时器；

-16路GPIO；

-4路HDLC；

-8路UART；

本发明采用3.3V/1.2V、3.3V1/1.2V1、3.3V2/1.2V2共3组6种电源供电。

其电源电压、电流要求如下表所示：

-2路CAN总线控制器；

-2路1553B总线控制器；

-Linkport以及集成8路ETimer；

本发明双核多外设SoC的标准综合控制单元，选用TI公司的TPS70345PWP电源管理芯片为最小***提供3组3.3V与1.2V。该芯片采用5V供电，VOUT1输出3.3V，输出电流能力为1A，VOUT2输出1.2V，输出电流能力为2A，设计时，SEQ端采用接高处理，即1.2V先于3.3V上电，并且在3.3V以及1.2V之间增加1N5817肖特基二极管，确保两种电源同时上电，满足标准单元电源的供电以及时序要求，典型电路设计如图2所示。

时钟电路设计

1)***晶振

本发明的标准综合控制单元推荐选用707厂的微小封装温补晶振G ZWC28-H-40-V3-A7-D-B6-N(40MHz)，频率稳定度为0.2×10-5。主频最大可配置为200MHz。经过时钟缓冲器后产生CLK40M1、CLK40M2和CLK40M3分别给主SOC、从SOC以及FPGA提供时钟输入源。晶振时钟缓冲器推荐选用CYPRESS公司的CY2308SXI-1H，该器件的负载能力最大可达30pF，可有效增强时钟驱动能力，典型电路设计如图3所示。

2)UART晶振

本发明选用707厂的J ZPB-28 29.4912MHz(3.3V)为16路RS-422通讯提供时钟，通过对波特率选择寄存器的配置，可以实现RS-422总线614.4Kbps、153.6Kbps、115.2kbps等多种波特率配置不同波特率。29.4912MHz时钟也经过时钟缓冲器产生CLK14M1、CLK14M2以及CLK14M3分别给主SoC、从SoC以及FPGA提供时钟输入。时钟缓冲器选用CYPRESS公司的CY2308SXI-1H。根据可测试性要求在晶振输出管脚附近引出测试孔，如图4所示。

锁相环设计：标准综合控制单元利用LCDSP0102内部的锁相环电路对外部输入的40M时钟进行5倍频，产生处理器核的所需的200MHz的工作时钟。

为保证锁相环电路的稳定工作，按手册要求在其***设计有EMI滤波器和滤波电容，从而为PLL电路提供稳定的供电电源。本发明标准综合控制单元推荐选用EMI滤波器为PANISONIC公司EXCCET103U，质量等级为七专，如图5所示。

复位电路设计：复位电路正确可靠的设计是保证最小***正常工作的关键之一。

本发明标准综合控制单元的复位功能推荐采用TI公司的TPS70345PWP电源管理芯片实现。该芯片具有上电复位以及手动复位功能，若无其它外部复位信号输入，TPS70345上电时产生120ms宽度的低复位信号；如果该芯片的手动复位端MR输入其它复位信号(外部复位信号或RC上电复位信号)，复位信号的输出总宽度为：其它复位信号宽度+120ms。芯片产生的复位信号RESET#推荐使用10K电阻上拉后提供给主LCDSP0102、主FLASH以及FPGA使用，经过FPGA处理后的复位信号再提供给从LCDSP0102以及从FLASH等其它扩展功能使用，此部分最小***复位信号逻辑框图如图6所示。

引导模式设计：LCDSP0102的HD[4:3]引脚控制处理器引导模式切换，其中00表示CE132bit主机口/仿真器引导；01表示CE1 8bit异步外部ROM引导；10表示CE1 16bit异步外部ROM引导；11表示CE1 32bit异步外部ROM引导。由于该模块采用16bit异步外部ROM引导，因此HD[4:3]配置为10模式，标准化电路原理如图7所示。

LCDSP0102与SDRAM接口设计：数据存储器(SDRAM)采用ISSI公司的IS42S32800D-7TLI，存储容量为8M×32bit，最高工作频率143MHz，工作电源3.3V，可与LCDSP0102的EMIF接口无缝连。LCDSP0102与FLASH接口设计：FLASH存储器选用SPANSION公司的S29GL256P-10TFI010，单片容量为16M×16bit，可通过FPGA对其实现写保护功能，只有在特定条件下才允许对其进行擦写操作，在瞬间断电、程序指针异常情况下，FLASH内容不会被破坏，同时该器件可进行分区擦除。

高速LINK设计：LCDSP0102集成1路Link链路口功能，该链路口采用LVDS电路，每个链路口都有一个接收通道和发送通道，最大支持4位模式。采用LVDS进行数据传输，以使得链路口工作在更高的时钟频率，从而获得更高的数据传输速率，提高处理器性能。LinkPort在1x模式下传输速率可达到200Mbps，4x模式传输速率可达到0.8Gbps。标准化设计中采用4x模式进行双机交互,其接口连接如下，左边是发送方，右边是接收方，差分接收端需要接100欧姆的电阻。接收发送可全双工工作。典型应用如图8所示。

UART设计：标准综合控制单元将16路UART分别引入FPGA，用户使用时可根据需要自行进行分配。这16路UART均可以配置为智能UART模式。主要功能指标如下：

1)具有独立的8路异步串行通讯模块，全双工工作方式；

2)8路可独立并行工作，8路通讯与CPU工作并行；

3)8路都带有一个通讯用的FIFO,容量为4k×8bit，发送和接收各为2k×8bit；

4)通讯数据格式可通过软件设置，默认条件下为一个起始位、八位数据位、无校验、一个停止位；

5)通讯波特率可通过软件设置，典型的波特率为38.4Kbps、76.8Kbps、115.2Kbps、614.4Kbps；最高波特率1Mbps；

6)具有相应的通讯发送和接收的握手标志；

7)通讯接收错误、发送FIFO变空以及接收FIFO达到阈值都会产生中断，并可通过软件查询内部的中断标志寄存器获得中断源信息；

8)可以和通用的异步串行通讯控制器进行正常的通讯。

9)可以通过软件配置成智能UART，即在数据链路层之上增加应用协议层。从而可以根据应用的不同，解决不同帧头、帧尾识别，不同校验和的生成和识别的问题。

FPGA设计：本发明的FPGA推荐选用Xilinx公司的XC3S1400AN芯片，容量140万门，含有502个可用IO，内置8Mbit的加载FLASH，使用时无需附加PROM或EPROM。该芯片具有功耗低、布线通路丰富、灵活等优点。

本发明标准综合控制单元实施例所能够实现的技术指标如下表所示：

本发明提出的该双核多外设SoC的标准综合控制单元已应用在弹载计算机控制***中，经过实践验证，不仅可以满足弹载计算机的小型化、低功耗、高集成度要求，同时效缩短产品研制周期，提高产品可维护性和可扩展性，具有较高的推广应用价值。

以上所述的仅仅是本发明的较佳实施例，并不用以对本发明的技术方案进行任何限制，本领域技术人员应当理解的是，在不脱离本发明精神和原则的前提下，该技术方案还可以进行若干简单的修改和替换，这些修改和替换也均属于权利要求书所涵盖的保护范围之内。

Claims

1.一种双核多外设SoC的标准综合控制单元，其特征在于：包括处理器核均为DSP的主SoC与从SoC，主SoC与从SoC之间通过LINK、UART以及HPI通道互联，主SoC与从SoC分别连接各自的供电模块以及存储模块；主SoC与从SoC通过时钟、复位电路连接FPGA，主SoC与FPGA之间设置address bus、data bus、control bus、URAT、1553B以及PWM，从SoC与FPGA之间设置address bus、data bus、control bus、URAT以及PWM；FPGA连接FPGA供电模块，FPGA通过若干路IO连接其它标准化接口模块，其它标准化接口模块与对外接插件之间交互接口信号，对外接插件为控制单元输入二次电源；LINK的链路口采用LVDS电路，每个链路口都有一个接收通道和发送通道，最大支持4位模式；LinkPort在1x模式下传输速率能够达到200Mbps，4x模式传输速率能够达到0.8Gbps；标准综合控制单元采用3.3V、29.4912MHz 的JZPB-28为UART晶振的16路RS-422通讯提供时钟，通过对波特率选择寄存器的配置，实现RS-422总线多种波特率配置不同波特率；29.4912MHz时钟也经过时钟缓冲器产生CLK14M1、CLK14M2以及CLK14M3分别给主SoC、从SoC以及FPGA提供时钟输入；时钟缓冲器选用CYPRESS公司的CY2308SXI-1H；FPGA能实现时钟与复位、中断分配、译码逻辑、异步串行通讯、外部定时器、时钟同步控制、AD采集、温度传感器控制、CAN通讯、高精度AD控制、输入输出开关量控制以及DA控制功能；主SoC与从SoC均采用LCDSP0102，处理器核为C6713浮点DSP；FPGA采用XC3S1400AN芯片。

2.根据权利要求1所述双核多外设SoC的标准综合控制单元，其特征在于：LCDSP0102的HD[4:3]引脚控制处理器引导模式切换，其中00表示CE1 32bit主机口/仿真器引导；01表示CE1 8bit异步外部ROM引导；10表示CE1 16bit异步外部ROM引导；11表示CE1 32bit异步外部ROM引导；存储模块包括SDRAM和FLASH，SDRAM采用IS42S32800D-7TLI，存储容量为8M×32bit，最高工作频率143MHz，工作电源3.3V，能够与LCDSP0102的EMIF接口无缝连接；FLASH选用SPANSION公司的S29GL256P-10TFI010，单片容量为16M×16bit，能够通过FPGA对其实现写保护功能，只有在特定条件下才允许对其进行擦写操作，在瞬间断电、程序指针异常情况下，FLASH内容不会被破坏，同时该FLASH可进行分区擦除。

3.根据权利要求1所述双核多外设SoC的标准综合控制单元，其特征在于：主SoC与从SoC的供电模块以及FPGA供电模块采用TPS70345PWP电源管理芯片，TPS70345PWP电源管理芯片采用5V供电，通过TPS70345PWP电源管理芯片提供3组3.3V与1.2V。

4.根据权利要求1所述双核多外设SoC的标准综合控制单元，其特征在于：标准综合控制单元采用40MHz的微小封装温补晶振G ZWC28-H-40-V3-A7-D-B6-N作为***晶振，频率稳定度为0.2×10^-5，主频最大能配置为200MHz，经过时钟缓冲器后产生CLK40M1、CLK40M2和CLK40M3分别给主SOC、从SOC以及FPGA提供时钟输入源，所述的时钟缓冲器选用CYPRESS公司的CY2308SXI-1H，其负载能力最大能够达30pF。

5.根据权利要求4所述双核多外设SoC的标准综合控制单元，其特征在于：通过锁相环电路对输入的40MHz时钟进行倍频，产生主SoC与从SoC处理器核的所需的工作时钟。

6.根据权利要求1所述双核多外设SoC的标准综合控制单元，其特征在于：URAT具有独立的8路异步串行通讯模块，采用全双工工作方式；8路可独立并行工作，8路通讯与CPU工作并行；8路都带有一个通讯用的FIFO，容量为4k×8bit，发送和接收各为2k×8bit；通讯数据格式能通过软件设置，默认条件下为一个起始位、八位数据位、无校验、一个停止位；通讯波特率能通过软件设置，典型的波特率为38.4Kbps、76.8Kbps、115.2Kbps、614.4Kbps；最高波特率1Mbps；具有相应的通讯发送和接收的握手标志；通讯接收错误、发送FIFO变空以及接收FIFO达到阈值都会产生中断，并能够通过软件查询内部的中断标志寄存器获得中断源信息；能够和通用的异步串行通讯控制器进行正常的通讯；能够在数据链路层之上增加应用协议层，根据应用的不同，解决不同帧头、帧尾识别，不同校验和的生成和识别的问题。