CN112117991B - 包括触发器和控制元件的电路 - Google Patents

Abstract

本发明涉及一种包括触发器和控制元件的电路。该电路包括：触发器，其被包括在多级移位寄存器中；以及控制元件。该触发器包括：输出场效应晶体管；第一场效应晶体管，其被配置为操作成将高电位和低电位中的一个电位提供给该输出场效应晶体管的栅极；以及第二场效应晶体管，其被配置为操作成将该高电位和该低电位中的另一个电位提供给该输出场效应晶体管的栅极。该控制元件被配置为操作成在该第一场效应晶体管和该第二场效应晶体管截止的时间段中，使电流沿与来自该第一场效应晶体管和该第二场效应晶体管中的至少任一者的截止漏电流相反的方向在该栅极与电源之间流动。

Description

包括触发器和控制元件的电路

技术领域

本发明涉及包括触发器和控制元件的电路。

背景技术

对于要安装在智能手机和平板电脑终端上的移动显示装置，提出了低频驱动以节省功耗。随着显示装置的帧频变低，显示装置的功耗降低。

液晶显示装置(LCD)和有机发光二极管(OLED)显示装置被广泛用作移动显示装置。这些显示装置包括用于驱动(选择)扫描线的移位寄存器。此外，存在OLED显示装置，该OLED显示装置测量该显示装置中的元件(例如，驱动TFT和OLED)的特性并且基于测量结果来调节数据信号。对数据信号执行外部补偿的这种OLED显示装置包括移位寄存器，以用于输出用于该测量的控制信号。在移位寄存器中，与输出晶体管的栅极连接的节点的电位在数据被输入之后直到数据被输出的时间段中变为高电位(或低电位)。为了始终将节点与高电位电源或低电位电源电连接，需要通过互补的金属氧化物半导体(CMOS)将该节点互补地连接到电源，该互补的金属氧化物半导体包括n沟道晶体管和p沟道晶体管二者。

然而，制造CMOS包括大量制造步骤并且成本高。可以低成本制造仅包括n沟道晶体管或p沟道晶体管的移位寄存器电路，但是该电路具有下述时间段：在该时间段中，与输出晶体管的栅极连接的节点处于浮动状态，使得该节点没有被提供任何电源电位。处于浮动状态的节点的电位可以变化；移位寄存器可能会变得不稳定从而错误地操作。特别是在上述低频驱动下，浮动时间段变长，从而增大了误操作的可能性。因此，现有技术不能同时满足“制造成本低”和“电路一直稳定运行”这两个条件。

发明内容

根据本发明的一方面的电路包括：触发器，该触发器被包括在多级移位寄存器中；以及控制元件。该触发器包括：输出场效应晶体管；第一场效应晶体管，该第一场效应晶体管被配置为操作以将高电位和低电位中的一个电位提供给该输出场效应晶体管的栅极；以及第二场效应晶体管，该第二场效应晶体管被配置为操作以将所述高电位和所述低电位中的另一个电位提供给该输出场效应晶体管的栅极。该控制元件被配置为操作以在该第一场效应晶体管和该第二场效应晶体管截止的时间段中，使电流沿与来自该第一场效应晶体管和该第二场效应晶体管中的至少任一者的截止漏电流相反的方向在该栅极与电源之间流动。

本发明的一方面实现了移位寄存器的误操作的可能性的降低。

应当理解，前面的概述和下面的详细描述都是示例性和说明性的，并不限制本发明。

附图说明

图1示意性地示出了OLED显示装置的结构示例；

图2示出了像素电路的结构示例；

图3示意性地示出了比较例的触发器的电路结构；

图4是图3所示的电路的时序图；

图5示出了实施方式1中的电路的结构示例；

图6是实施方式1中的电路的时序图；

图7示出了电路的结构，其中，控制元件为晶体管；

图8示出了满足预定导电率关系的晶体管的图案的示例；

图9示出了实施方式1中的控制元件的另一结构示例；

图10示出了满足预定导电率关系的晶体管的图案的另一示例；

图11提供了包括控制元件和触发器的电路的模拟结果；

图12示出了图3所示的比较例的电路结构中可能发生的输出信号的变化以及导致输出信号变化的节点的电位变化；

图13示出了实施方式2中的包括控制元件和触发器的电路的结构示例；

图14示出了实施方式2中的电路的结构，其中，控制元件为晶体管；

图15示出了实施方式2中的另一电路的结构示例；

图16是图15所示的电路的时序图；

图17示出了实施方式3中的电路的结构示例；

图18是图17所示的电路的时序图；

图19示出了实施方式4中的控制元件的电流供给电路的结构示例；

图20示出了实施方式4中的移位寄存器中的四级触发器及其控制元件；

图21是图20中的触发器的信号的时序图；

图22是实施方式5中的待***在控制元件和触发器之间的开关电路的结构示例；

图23示出了实施方式5中的电路的结构示例，在该电路中，连接移位寄存器、开关电路以及控制元件；

图24是实施方式6中的有机EL面板的框图；

图25是用于像素电路的控制信号S1、S2和Em的时序图；

图26示出了来自重叠扫描VSR的控制信号的波形；

图27示出了来自发射VSR的控制信号的波形；

图28是一级VSR的示例(10T3C结构)的电路图；

图29是输入到10T3C VSR电路的时钟信号以及节点N1、N2的电位的时序图；

图30示出了7T1C像素电路的结构示例；

图31是7T1C像素电路中的信号的时序图；

图32示出了多行的7T1C像素电路中的数据写入时间段及阈值检测时间段；

图33示出了6T2C像素电路的结构示例；

图34是6T2C像素电路中的信号的时序图；

图35示出了多行的6T2C像素电路中的阈值检测时间段和数据写入时间段；

图36A示意性地示出了初始化时间段中的6T2C像素电路的操作；

图36B示意性地示出了阈值检测时间段中的6T2C像素电路的操作；

图36C示意地示出了数据写入时间段中的6T2C像素电路的操作；

图36D示意性地示出了在发光时间段中的6T2C像素电路的操作；以及

图37示出了6T2C像素电路的操作的仿真结果。

具体实施方式

在下文中，将参考附图描述本发明的实施方式。应当注意，实施方式仅是实施本发明的示例，并且不限制本发明的技术范围。

概述

在下文中描述的是适用于显示装置(诸如液晶显示装置(LCD)或有机发光二极管(OLED)显示装置)的移位寄存器的电路结构。以下公开的移位寄存器可以在与显示装置不同的装置中使用。

在以下描述的包括移位寄存器的电路中，存在以下时间段：经由处于导通状态的晶体管，既不向输出晶体管的栅极提供高电位也不向其提供低电位。如将更具体地描述的，来自在该时间段中将高电位或低电位提供给输出晶体管的栅极的晶体管的截止漏电流可能会改变输出晶体管的栅极的电位以引起误操作。

下面描述的电路控制输出晶体管的栅极与特定电源之间的电流，以减小由截止漏电流引起的栅极电位变化。因此，降低了移位寄存器误操作的可能性。

通常，形成在基板上的移位寄存器包括低温多晶硅薄膜晶体管(TFT)，以实现小的沟道尺寸和高集成度。低温多晶硅TFT产生高的截止漏电流。此外，在低频驱动的情况下，上述时间段更长。因此，以下公开的电路结构对于这种显示装置特别有利。

在下文中，参考附图具体描述实施方式。附图中共同的元件由相同的附图标记表示，并且附图中的一些元件的尺寸或形状被放大以清楚地理解描述。

实施方式1

整体结构

图1示意性地示出了OLED显示装置10的结构示例。尽管通过应用本发明的电路结构的装置的示例描述了OLED显示装置，但是本发明的电路结构可应用于其它类型的显示装置以及与显示装置不同的装置。OLED显示装置10包括在其上形成有OLED元件的薄膜晶体管(TFT)基板100和用于封装该OLED元件的结构封装单元200。

在TFT基板100的显示区域125之外的阴极电极形成区域114的***，设置有扫描驱动器131、元件测量电路132、驱动器IC 134和解复用器136。扫描驱动器131驱动TFT基板100上的扫描线。元件测量电路132驱动测量控制线以测量元件(诸如有机发光元件和TFT)的特性。

驱动器IC 134经由柔性印刷电路(FPC)135连接到外部装置。驱动器IC 134例如安装有各向异性导电膜(anisotropic conductive film，ACF)。

驱动器IC 134向扫描驱动器131和元件测量电路132提供电力和时序信号(控制信号)，并且还向解复用器136提供电力和数据信号。解复用器136将驱动器IC 134的一个引脚的输出依次输出至d条数据线(d是大于1的整数)。解复用器136在每个扫描周期改变用于来自驱动器IC 134的数据信号的输出数据线d次，以驱动与驱动器IC 134的输出引脚d倍一样多的数据线。

像素电路的结构

在基板100上形成多个像素电路，以控制要被提供给子像素的阳极电极的电流。图2示出了像素电路的结构示例。每个像素电路包括驱动晶体管21、选择晶体管22、测量晶体管24和存储电容器(电容元件)C1。像素电路控制OLED元件E1的发光。晶体管是场效应晶体管，更具体地说是TFT。

选择晶体管22是用于选择子像素的开关。选择晶体管22是p沟道TFT，其栅极端子与扫描线106连接。选择晶体管22的源极端子与数据线105连接。选择晶体管22的漏极端子与驱动晶体管21的栅极端子连接。

驱动晶体管21是用于驱动OLED元件E1的晶体管(驱动TFT)。驱动晶体管21是p沟道TFT，并且其栅极端子与选择晶体管22的漏极端子连接。驱动晶体管21的源极端子与电源线(Vdd)108连接。驱动晶体管21的漏极端子与OLED元件E1的阳极连接。存储电容器C1设置在驱动晶体管21的栅极端子与源极端子之间。

测量晶体管24是p沟道TFT，并且控制基准电压供应线110与OLED元件E1的阳极之间的电连接。根据从测量控制线109提供给测量晶体管24的栅极的控制信号来执行该控制。测量晶体管24用于测量驱动晶体管21和OLED元件E1的特性。

接下来，描述像素电路的操作。扫描驱动器131向扫描线106输出选择脉冲，以使选择晶体管22导通。从驱动器IC 134通过数据线105提供的数据电压被存储到存储电容器C1。存储电容器C1在一帧周期期间保持存储的电压。驱动晶体管21的电导根据所存储的电压以模拟方式改变，从而驱动晶体管21将与发光水平相对应的正向偏置电流提供给OLED元件E1。

测量晶体管24可用于测量驱动晶体管21的特性。例如，驱动晶体管21的电压-电流特性可通过在选择的偏置条件下测量从电源线(Vdd)108流向基准电压供应线(Vref)110的电流来被精确地测量，以便驱动晶体管21将在饱和区域中工作，测量晶体管24将在线性区域中工作。如果通过在外部电路处产生数据信号来补偿用于各个子像素的多个驱动晶体管21中的电压-电流特性的差异，则可以获得高度均匀的显示图像。

另一方面，当驱动晶体管21截止并且测量晶体管24在线性区域中工作时，通过从基准电压供应线110施加电压以点亮OLED元件E1，可以精确地测量OLED元件E1的电压-电流特性。在OLED元件E1由于长期使用而劣化的情况下，例如，如果通过在外部电路处产生数据信号来补偿劣化，则显示装置可以具有长寿命。

图2中的电路结构是一个示例；像素电路可以具有不同的电路结构。尽管图2中的像素电路包括p沟道TFT，但是像素电路可以采用n沟道TFT。

扫描驱动器131包括用于串行选择扫描线106的移位寄存器。元件测量电路132也包括用于串行选择测量控制线109的移位寄存器。以下描述的移位寄存器可以在扫描驱动器131和元件测量电路132的一者或两者中使用。

移位寄存器的电路结构

图3示意性地示出了作为比较例的包括在多级移位寄存器中的移位寄存器(触发器)的电路结构。该触发器包括场效应晶体管(以下简称为晶体管)TR2、TR3、TR4、TR5、TR8和TR9。这些晶体管是p沟道TFT。该触发器中的晶体管用作接通(ON)/断开(OFF)的开关。

该触发器的输入是高电源电位(高电位)VGH、来自前一触发器的输入信号IN以及时钟信号CLK1、CLK2和CLK3。输入信号IN和时钟信号CLK1、CLK2和CLK3在与高电源电位VGH相等的高电位(高电平)H和低电位(低电平)L之间变化。该移位寄存器中的高电位和低电位是固定电位。

输出晶体管TR8的漏极与输出晶体管TR9的源极之间的节点OUT串行地输出传输的数据。输出晶体管TR8的源极与用于提供高电源电位VGH的电源线连接。向输出晶体管TR9的漏极提供时钟信号CLK2。当输出晶体管TR8导通时，节点OUT输出高电位H。当输出晶体管TR9导通时，节点OUT输出时钟信号CLK2。当输出晶体管TR9导通时，时钟信号CLK2处于低电位L。

晶体管TR5(第一场效应晶体管的示例)连接在用于提供高电源电位VGH(高电位H)的电源线与输出晶体管TR8的栅极之间。在图3的示例中，晶体管TR5的漏极与节点N1连接。晶体管TR5的栅极被提供有来自前一触发器的输入信号IN。晶体管TR5根据输入信号IN导通/截止；当晶体管TR5导通时，晶体管TR5将高电源电位VGH(高电位H)提供给输出晶体管TR8的栅极，以使晶体管TR8截止。

晶体管TR4(第二场效应晶体管的示例)将时钟信号CLK3提供给输出晶体管TR8的栅极。在图3的示例中，晶体管TR4的源极和漏极中的一者与晶体管TR4的栅极连接。晶体管TR4的剩余源极或漏极与节点N1连接。时钟信号CLK3被提供给晶体管TR4的源极/漏极(栅极)。晶体管TR4将处于低电位L的时钟信号CLK3提供给输出晶体管TR8的栅极(给节点N1)，以使输出晶体管TR8导通。当时钟信号CLK3处于高电位H时，晶体管TR4截止，而当时钟信号CLK3处于低电位L时，晶体管TR4导通。

晶体管TR3连接在用于提供高电源电位VGH(高电位H)的电源线与输出晶体管TR9的栅极之间。在图3的示例中，晶体管TR3的漏极与节点N2连接。晶体管TR3的栅极被提供有与节点N1(输出晶体管TR8的栅极)相同的电位。

晶体管TR3与输出晶体管TR8一起导通/截止。当晶体管TR3导通时，晶体管TR3将高电位H提供给输出晶体管TR9的栅极，以将输出晶体管TR9截止。

晶体管TR2将来自前一触发器的输入信号IN提供给输出晶体管TR9的栅极。在图3的示例中，晶体管TR2的源极和漏极中的一者与节点N2连接。晶体管TR2的剩余的源极或漏极被提供有输入信号IN。

晶体管TR2根据时钟信号CLK1导通/截止。当晶体管TR2导通时，晶体管TR2将输入信号IN提供给输出晶体管TR9的栅极。在晶体管TR2导通的时间段内，晶体管TR2将从前一触发器传送的输入信号IN中的数据(低电位)提供给输出晶体管TR9。

图4是图3所示的电路的时序图。首先，描述在时刻T1时部件的操作。输入信号IN从高电位H变为低电位L。对于输入信号IN和节点OUT上的输出信号(以下称为输出信号OUT)，低电位L是待传输数据的电位(“1”数据)，高电位H是相对于该数据的基准电位(“0”数据)。在从时刻T1到时刻T2的时间段内，从前一触发器输入数据(输入信号IN中的低电位L)。

响应于输入信号IN的前述变化，晶体管TR5导通。节点N1的电位从低电位L变为高电位H，使得输出晶体管TR8截止。时钟信号CLK3从低电位L变为高电位H，使得晶体管TR4截止。

由于节点N1的电位从低电位L变为高电位H，所以晶体管TR3截止。时钟信号CLK1从高电位H变为低电位L，从而晶体管TR2导通。由于输入信号IN从高电位H变为低电位L，因此节点N2的电位从高电位H变为低电位L。时钟信号CLK2在高电位H。输出晶体管TR9导通。输出信号OUT保持高电位H。

接下来，描述在时刻T2时的部件的操作。输入信号IN从低电位L变为高电位H。晶体管TR5截止。时钟信号CLK3保持高电位H，并且晶体管TR4保持截止。节点N1处于高电位H并且处于浮动状态。时钟信号CLK1从低电位L变为高电位H，从而晶体管TR2截止。

晶体管TR3保持截止。节点N2处于低电位L并且处于浮动状态。时钟信号CLK2从高电位H变为低电位L。由于节点N2处于浮动状态，所以节点N2的电位减小到比低电位L更低的电位(极低电位)(自举电路)LL。输出晶体管TR9保持导通。输出信号OUT与时钟信号CLK2一起从高电位H变为低电位L。该触发器在从时刻T2到时刻T3的时间段内将要传输的数据输出到显示区域125的信号线和下一个触发器。

接下来，描述在时刻T3时部件的操作。输入信号IN保持高电位H，并且晶体管TR5保持截止。时钟信号CLK1保持高电位H，并且晶体管TR2保持截止。

时钟信号CLK3从高电位H变为低电位L。晶体管TR4导通。节点N1的电位从高电位H变为低电位L。输出晶体管TR8导通，并且输出信号OUT从低电位L变为高电位H。从时刻T2到时刻T3的时间段是进行数据输出的输出时间段。

响应于时钟信号CLK3的改变，晶体管TR3导通并且节点N2处的电位从极低电位LL变为高电位H。时钟信号CLK2从低电位L变为高电位H。输出晶体管TR9截止。

接下来，描述在时刻T4时部件的操作。输入信号IN保持高电位H，并且晶体管TR5保持截止。时钟信号CLK3从低电位L变为高电位H，并且晶体管TR4截止。节点N1处于低电位L并且处于浮动状态。输出晶体管TR8和晶体管TR3保持导通。

时钟信号CLK1从高电位H变为低电位L，并且晶体管TR2导通。输入信号IN保持高电位H，并且节点N2保持高电位H。输出晶体管TR9保持截止。在时刻T1时，由于输入信号IN处于低电位L，所以需要时钟信号CLK1的输入使节点N2的电位从高电位H变为低电位L。然而，在时刻T4时，即使输入了时钟信号CLK1，节点N2也保持在高电位H，因此，移位寄存器的操作不受影响。

输入信号IN和时钟信号CLK3在时刻T4到时刻T6的时间段内保持高电位H。因此，晶体管TR5和晶体管TR4保持截止，并且节点N1处于浮动状态。在时刻T4时节点N1的电位为低电位L。

由于这个原因，来自晶体管TR5和TR4中的一者或两者的截止漏电流可以流入节点N1中。截止漏电流使联接到节点N1的输出晶体管TR8的电容器放电，使得节点N1的电位从低电位L增加。然后，输出晶体管TR8可能错误地从导通变为截止而使输出信号OUT改变。

通常，显示装置中的移位寄存器的晶体管由低温多晶硅(low-temperaturepolysilicon，LTPS)制成。LTPS晶体管的截止漏电流高达亚皮安级(sub-pico amperelevel)。如果在沟道区域中的多晶硅有缺陷的情况下膜质量不好，则截止漏电流增加更多。另一方面，截止漏电流随着温度的升高而增大，这可能导致高温环境中的移位寄存器不稳定地操作。

图5示出了本实施方式中的电路的结构示例。本实施方式中的电路除了包括图3所示的比较例的触发器的部件以外，还包括控制元件210，以减小由截止漏电流引起的晶体管TR8的栅极处的电荷的变化。

控制元件210进行操作，以使电流在相对于节点N1(晶体管TR8的栅极)的截止漏电流的相反方向上在节点N1(晶体管TR8的栅极)与用于提供低电源电位VGL的低电位电源(电源线)之间流动。低电源电位VGL是等于或低于时钟信号的低电位L的电位。控制元件210控制在节点N1(晶体管TR8的栅极)与低电位电源之间流动的电流，以减小由截止漏电流引起的在晶体管TR8的栅极处保持的电荷的变化。控制元件210可以被包括在扫描驱动器131、元件测量电路132或驱动器IC 134中。

图6是该实施方式中的电路的时序图。除了控制元件210之外的部件的操作与参照图3和图4描述的比较例中的操作相同。如上所述，控制元件210减小由截止漏电流引起的在晶体管TR8的栅极处的电荷的变化。因此，预定的浮动电位可以维持更长的时间，以减小输出晶体管TR8和移位寄存器的误操作的可能性。

图7示出了电路的结构，其中，控制元件210是晶体管TR10(第三场效应晶体管的示例)。在该示例中，晶体管TR10与其它晶体管一样，是p沟道TFT。因此，该电路中的所有晶体管具有相同类型的导电性。晶体管TR10的源极与节点N1连接，晶体管TR10的漏极与低电位电源连接。晶体管TR10的栅极被提供高电源电位VGH。

晶体管TR10的漏极被提供低电源电位VGL，并且源极被提供与节点N1相同的电位。低电源电位VGL是等于或低于时钟信号的低电位L的电位。节点N1处的电位在时钟信号的低电位L与高电位H之间变化。因此，晶体管TR10始终截止。

在节点N1(输出晶体管TR8的栅极)开始浮动的时刻T4，节点N1处于低电位L。当节点N1的电位由于来自晶体管TR4和/或晶体管TR5的截止漏电流而增大时，截止漏电流流入晶体管TR10中。流入到输出晶体管TR8的栅极的电流减小，从而联接到栅极的电容器能够保持电荷。

如上所述，晶体管TR5(第一场效应晶体管的示例)导通，以在时刻T1至时刻T2的第一时间段中向输出晶体管TR8的栅极提供高电位。晶体管TR5在第一时间段之后的第二时间段(时刻T2至时刻T7)截止。第一时间段和第二时间段交替重复。晶体管TR4(第二场效应晶体管的示例)在比第二时间段短的第三时间段(从时刻T3到时刻T4以及从时刻T6到时刻T7)导通两次，以将低电位提供给输出晶体管TR8的栅极。晶体管TR10(第三场效应晶体管的示例)在第一时间段和第二时间段中进行操作以使电流流向低电位电源。

如图6所示，节点N1在时刻T1至时刻T3的时间段中处于高电位H。施加到晶体管TR10的电压高于在其他时间段中施加的电压。然而，晶体管TR10的漏极电流Ids相对于漏极电压Vds基本恒定(饱和特性)。因此，如果晶体管TR10的漏极与源极之间的电压增加，则电流恒定并且不会增加，从而防止电力消耗增加。

如上所述，晶体管TR4和TR5的截止漏电流可以随着温度升高而增加。在该示例中，控制元件210是晶体管TR10。晶体管TR10的截止漏电流像晶体管TR4和TR5的截止漏电流一样随温度而变化。换言之，截止漏电流的增加(变化)的影响被抵消。因此，有效地防止了由于温度升高引起的移位寄存器的误操作。

如上所述，晶体管TR10通过朝向低电位电源引导从晶体管TR4和/或晶体管TR5流向节点N1的电流，来防止在输出晶体管TR8的栅极处储存的电荷的变化。在示例中，晶体管TR10的电导率等于或高于晶体管TR4和晶体管TR5的电导率之和。

该结构更有效地将从晶体管TR4和/或晶体管TR5流向节点N1的电流引导至低电位电源。从高电位电源经由晶体管TR4和TR5流向节点N1的漏电流的总和被从节点N1经由晶体管TR10流向低电位电源的电流抵消，从而流入到输出晶体管TR8的栅极中的电流减小到接近零。输出晶体管TR8的栅极处的电荷保持能力提高。

图8示出了满足上述电导率关系的晶体管TR4、TR5和TR10的图案的示例。晶体管TR4的漏极电极D4与栅极电极G4连接并且被提供时钟信号CLK3。源极电极S4与晶体管TR5的漏极电极D5连接。

虽然图8以示例的方式示出了使得栅极电极位于比多晶硅膜(活性层)下方的位置的底栅晶体管，但是晶体管可以是使得栅极电极位于比该活性层上方的位置的顶栅晶体管。

晶体管TR5的源极电极S5被提供高电源电位VGH。晶体管TR5的栅极电极G5被提供输入信号IN。晶体管TR10的源极电极S10与晶体管TR4的源极电极S4和晶体管TR5的漏极电极D5连接。晶体管TR10的漏极电极D10被提供低电源电位VGL。晶体管TR10的栅极电极G10被提供高电源电位VGH。

晶体管TR4具有沟道长度L4和沟道宽度W4。沟道长度L4和沟道宽度W4由栅极G4和多晶硅膜P4的重叠区域确定。晶体管TR5具有沟道长度L5和沟道宽度W5。沟道长度L5和沟道宽度W5由栅极电极G5和多晶硅膜P5的重叠区域确定。

晶体管TR10具有沟道长度L10和沟道宽度W10。沟道长度L10和沟道宽度W10由栅极电极G10和多晶硅膜P10的重叠区域确定。晶体管的电导率可以表示为沟道宽度/沟道长度。因此，满足W10/L10≥W4/L4+W5/L5。

图9示出了控制元件210的另一结构示例。控制元件210可以由并联连接的多个晶体管组成。在图9的示例中，控制元件210由并联连接并设置在节点N1与低电位电源之间的两个晶体管TR10和TR11组成。可以通过增加晶体管的数量来提高控制元件210的电导率。

在一个示例中，晶体管TR10和晶体管TR11的电导率之和等于或高于晶体管TR4和晶体管TR5的电导率之和。图10示出了满足该电导率关系的晶体管TR4、TR5、TR10和TR11的图案的示例。与图8的结构示例的区别主要在下面进行描述。

晶体管TR11(第三场效应晶体管的另一示例)的栅极电极G11、源极电极S11和漏极电极D11分别与晶体管TR10的栅极电极G10、源极电极S10和漏极电极D10连接。晶体管TR11具有沟道长度L11和沟道宽度W11。沟道长度L11和沟道宽度W11由栅极电极G11和多晶硅膜P11的重叠区域确定。因此，满足W10/L10+W11/L11≥W4/L4+W5/L5。

图11提供了包括控制元件210和触发器的电路的仿真结果。在图11的图中，纵轴表示节点N1的电位，横轴表示时间。线171至线174表示在N1处于浮动状态的时刻T4至时刻T6的时间段中控制元件210流过不同电流的情况下的节点N1的电位。

线171至线174表示控制元件210流过的电流为0pA、0.3pA、0.6pA和1.0pA时节点N1的电位。0pA的电流对应于不存在控制元件210的比较例。从图11的图中可以看出，流过电流的控制元件210减小了处于浮动状态的节点N1处的电位的增加。

尽管前述示例中的控制元件210由一个或多个晶体管组成，但是控制元件210可以由不同的电路元件组成，该不同的电路元件例如为诸如多晶硅膜的电阻元件。优选地，电阻元件具有抵消晶体管的漏电流的电阻。如上所述，具有相同类型的导电性的所有的晶体管有助于在基板上制造晶体管。

实施方式2

以下，说明实施方式2中的包括触发器和控制元件的电路的结构示例。该实施方式中的电路减小了在电路输出数据的时间段中(当输出信号OUT处于低电位L时)中触发器误操作的可能性。因此，移位寄存器在选择控制线的时间段中实现稳定的操作，从而允许更长的选择时间段。

图12示出了在图3所示的比较例的电路结构中可能发生的输出信号OUT的变化、以及引起输出信号OUT的变化的节点N2的电位的变化。节点N2在时刻T2至时刻T3的时间段(输出时间段)处于浮动状态。节点N2在时刻T2的电位是极低电位LL。截止的晶体管TR3(第一场效应晶体管的示例)的源极为高电位H(高电源电位VGH)。截止的晶体管TR2的源极(第二场效应晶体管的示例)处于输入信号IN的电位，即高电位H。

因此，截止漏电流可以从晶体管TR3和TR2流过。如实施方式1中所述，截止漏电流使联接到节点N2的输出晶体管TR9的电容器放电，使得节点N2的电位从极低电位LL增大。然后，输出晶体管TR9可能错误地从导通变为截止而使输出信号OUT改变。

图13示出了该实施方式中的包括控制元件220和触发器的电路的结构示例。控制元件220将流入到节点N2的截止漏电流引导至低电位电源，以减小在晶体管TR9的栅极处保持的电荷的变化。控制元件220的操作与实施方式1中的控制元件210的操作基本上相同。

图14示出了电路的结构，其中，控制元件220是晶体管TR12(第三场效应晶体管的示例)。在该示例中，晶体管TR12与其它晶体管一样，是p沟道TFT。因此，该电路中的所有晶体管具有相同类型的导电性。晶体管TR12的源极与节点N2连接，晶体管TR12的漏极与用于提供等于或低于极低电位LL的极低电源电位VGLL的极低电位电源连接。晶体管TR12的栅极被提供高电源电位VGH。

与实施方式1中的晶体管TR10一样，晶体管TR12始终被控制于截止状态。使截止漏电流流过晶体管TR12防止从晶体管TR2和TR3流入节点N2的电流改变在输出晶体管TR9的栅极保持的电荷量。

如上所述，晶体管TR3(第一场效应晶体管的示例)在时刻T1至时刻T3的时间段(第四时间段)中截止，并且在时刻T3至时刻T7的后续时间段(第五时间段)中导通以将高电位提供给输出晶体管TR9的栅极。交替地重复第四时间段和第五时间段。

晶体管TR2(第二场效应晶体管的示例)在第四时间段中包含的比第四时间段短的第六时间段(时刻T1至时刻T2)、以及在第五时间段中包含的比第五时间段短的时间段(时刻T4至时刻T5)中导通，以将低电位提供给输出晶体管TR9的栅极。晶体管TR12(第三场效应晶体管的示例)进行操作以在第四时间段和第五时间段中使电流流到极低电流源。

如上所述，在节点N2处于浮动状态的时刻T2至时刻T3的时间段中，节点N2的电位下降到比时钟信号的低电位L低的极低电位LL。在该时间段期间，高电压被施加于晶体管TR2的源极和漏极和晶体管TR3的源极和漏极之间，因此，截止漏电流高。

这样的高电压将缩短晶体管TR2和TR3的寿命。进一步，必须为控制元件220准备用于提供等于或低于极低电位LL的电源电位的电源，以使电流从节点N2流到该电源。

图15示出了本实施方式中的另一电路的结构示例。图15中的电路结构除了图14中的电路结构以外，还包括限制器晶体管TR7(限制器场效应晶体管的示例)。下文中，将主要说明与图14的结构示例的不同之处。限制器晶体管TR7设置在输出晶体管TR9的栅极与节点N3之间，节点N3在晶体管TR3的漏极与晶体管TR2的源极之间。限制器晶体管TR7的栅极被提供低电源电位VGL。该示例中的低电源电位VGL等于时钟信号的低电位L。

限制器晶体管TR7在时刻T2至时刻T3的时间段(输出时间段)中截止，并且在其它时间段中导通。在其它时间段中，从晶体管TR3或TR2向节点N3提供高电位或低电位。

在图15中，输出晶体管TR9的栅极、以及限制器晶体管TR7的源极和漏极中的一者与节点N2连接。晶体管TR3的漏极、晶体管TR2的源极、晶体管TR12的源极以及限制器晶体管TR7的剩余的源极或漏极与节点N3连接。

图16是图15所示的电路的时序图。与不具有限制器晶体管TR7的电路的、图6或图12的时序图相比，添加了节点N3。其它点的电位的变化与图6或图12相同。节点N3在时刻T1至时刻T3的时间段中处于低电位L，并且在其余的时间段中处于高电位H。

在时刻T2，节点N2(输出晶体管TR9的栅极)的电位下降到极低电位LL。由于限制器晶体管TR7的栅极被提供低电位L(低电源电位VGL)，所以限制器晶体管TR7截止。因此，节点N3保持在低电位L。

如上所述，由于来自晶体管TR2或TR3的截止漏电流，节点N3的电位可能在时刻T2至时刻T3的时间段中增加。除非不提供用于控制电流的晶体管TR12，否则限制器晶体管TR7将导通以改变输出晶体管TR9的栅极处的电荷(电位)。晶体管TR12将流入节点N3的截止漏电流(该截止漏电流的至少一部分)引导到极低电位电源，以减小输出晶体管TR9的误操作的可能性。

将要施加于晶体管TR2的漏极和源极之间的电压和晶体管TR3的源极和漏极之间的电压是VGH-VGL，其低于图14的结构中的VGH-VGLL。因此，来自晶体管TR2和晶体管TR3的截止漏电流减小，以减小节点N3处的电位的变化。晶体管TR2和晶体管TR3可以具有更长的寿命，并且进一步，用于提供极低电源电位VGLL的极低电位电源变得不需要。

与在图9的示例一样，控制元件220可以包括并联连接的多个晶体管。参照图8或图10在实施方式1中提供的说明可应用于本实施方式。

实施方式3

以下，说明实施方式3中的包括触发器和控制元件的电路的结构示例。本实施方式中的电路包括n沟道TFT。图17示出了与图7中的实施方式1中的电路结构相对应的本实施方式中的电路的结构示例。通过用n沟道晶体管替换图7中的电路结构中的p沟道晶体管，获得该电路结构。在图7和图17中，仅仅沟道类型不同的晶体管由相同的附图标记表示。

以下，主要说明与实施方式1的不同之处。向触发器的输入是低电源电位(低电位)VGL、来自前一触发器的输入信号IN以及时钟信号CLK1、CLK2和CLK3。输入信号IN和时钟信号CLK1、CLK2和CLK3在高电位H与等于低电源电位VGL的低电位L之间改变。

输出晶体管TR8的源极与用于供应低电源电位VGL的电源线连接。当输出晶体管TR8导通时，节点OUT输出低电位L；当输出晶体管TR9导通时，节点OUT输出时钟信号CLK2。当输出晶体管TR9导通时，时钟信号CLK2处于高电位H。

晶体管TR5(第一场效应晶体管的示例)连接在用于提供低电源电位VGL的电源线与输出晶体管TR8的栅极之间。晶体管TR5按照输入信号IN导通/截止；当晶体管TR5导通时，晶体管TR5将低电源电位VGL(低电位L)提供给输出晶体管TR8的栅极以使输出晶体管TR8截止。

晶体管TR4(第二场效应晶体管的示例)将处于高电位H的时钟信号CLK3提供给输出晶体管TR8的栅极(节点N1)以使输出晶体管TR8导通。当时钟信号CLK3处于低电位L时，晶体管TR4截止；当时钟信号CLK3处于高电位H时，晶体管TR4导通。

晶体管TR3连接在用于提供低电源电位VGL(低电位L)的电源线与输出晶体管TR9的栅极之间。晶体管TR3与输出晶体管TR8一起导通/截止。当晶体管TR3导通时，晶体管TR3将低电位L提供给输出晶体管TR9的栅极以使输出晶体管TR9截止。

晶体管TR2根据时钟信号CLK1导通/截止。当晶体管TR2导通时，晶体管TR2将输入信号IN提供给输出晶体管TR9的栅极。在晶体管TR2导通的时间段，晶体管TR2将从前一触发器传送的输入信号IN中的数据(高电位)提供给输出晶体管TR9。

图18是图17所示的电路的时序图。与图6的时序图相比，各点处的高电位H和低电位L相反。其余部分相同；在时刻T4至时刻T6的时间段，节点N1处于浮动状态。

返回图17，晶体管TR4和TR5中的截止漏电流沿与图7所示的实施方式1中的电路结构中的截止漏电流的相反方向流动，并且从节点N1流出。为了减小由截止漏电流引起的输出晶体管TR8的栅极处的电荷(电位)的变化，作为电流控制元件的晶体管TR10(第三场效应晶体管的示例)将电流从电源供给至节点N1。

如图17所示，晶体管TR10的漏极与提供高电源电位VGH的电源(电源线)连接。高电源电位VGH等于或高于时钟信号的高电位H。晶体管TR10的栅极被提供低电源电位VGL(低电位L)，并且晶体管TR10截止。当由于来自晶体管TR4和/或晶体管TR5的截止漏电流使得节点N1的电位从高电位H减小时，来自晶体管TR10的截止漏电流流入节点N1。来自晶体管TR10的该截止漏电流减小了在输出晶体管TR8的栅极处保持的电荷的变化。

实施方式1中描述的其它特征可应用于包括n沟道晶体管的电路。实施方式2中描述的电路可以包括n沟道晶体管。与实施方式2中的包括p沟道晶体管的电路相比，要提供的高电位和低电位相反。这也可应用于其它实施方式。

实施方式4

描述实施方式4中的包括触发器和控制元件的电路。该实施方式中的触发器的示例具有与图5所示的电路结构相同的电路结构。该实施方式中的控制元件是电流供应电路。如图5所示，电流供应电路的控制元件210与触发器中的节点N1连接。电流供应电路可以例如被并入到驱动器IC 134中，并且包括场效应晶体管(MOSFET)。

图19示出了本实施方式中的控制元件210的电流供应电路的结构示例。运算放大器OP1的非反相放大器端子(+)接地。由于虚拟接地(虚拟短路)，反相放大器端子(-)也具有接地电位。直流电压V1施加于电阻器R1，使得电流I2流过电阻器R1，I2＝(直流电压V1的值)/(电阻器R1的电阻)。

运算放大器OP1的反相放大器端子(-)与电阻器R1和晶体管TR13的源极/漏极连接。运算放大器OP1的输出端子与晶体管TR13的栅极连接。没有电流在反相放大器端子(-)与非反相放大器端子(+)之间流动，因此，流过电阻器R1的所有电流在晶体管TR13的源极与漏极之间流动。

自动地调节晶体管TR13的栅极电压，以维持根据直流电压V1的值和电阻器R1的电阻计算出的电流I2。换言之，电流I2的量可以通过直流电压V1的值和电阻器R1的电阻来所需地确定。

图20示出了在该实施方式中的移位寄存器中的四级触发器及其控制元件。驱动器IC 134包括控制元件210A至210D。控制元件210A至210D中的每一者是图19所示的电流供应电路。图21是触发器FF1至FF4的信号的时序图。

起始脉冲ST被输入到第一触发器FF1，并且该信号被传输到下一级。该信号被反复地移位一个水平时间段，然后依次输出到OUT1至OUT4。每个触发器(移位寄存器的每一级)与驱动器IC 134中的控制元件210A至210D中的一者连接，以分别接收电流。

调节每个电流供应电路以根据来自触发器中的晶体管的漏电流的量来供应电流量(第二电流I2)(见图5)，从而漏电流可以被精确地抵消。也就是说，可以提供配备有面板专用移位寄存器的高质量面板，该面板专用移位寄存器通过减小多个触发器之中的漏电流的变化来稳定地动作。

实施方式5

图22示出了实施方式5中的***在控制元件210与触发器之间的开关电路310的结构示例。该实施方式中的触发器按照图4的时序图进行操作。如图4所示，在时刻T4至时刻T6的时间段期间，节点N1处于浮动状态。

如图22所示，开关电路310包括由时钟信号CLK1控制的开关(晶体管)TR14以及由时钟信号CLK2控制的开关(晶体管)TR15，开关TR14和开关TR15并联连接在节点N1与控制元件210之间。在时钟信号CLK1或CLK2为低电平的从时刻T4至时刻T6的时间段中，开关TR14和开关TR15互补地激活。节点N1和控制元件210电连接，使得第二电流流过节点N1。该实施方式在不需要第二电流的时间段中利用开关电路310阻断第二电流，并且仅在节点N1处于浮动状态的时间段中允许第二电流流动。

如上所述，该实施方式节省了由于控制元件210的添加而引起的不必要的电力消耗。该实施方式不需要在每个帧中都激活。此外，该开关电路不需要与移位寄存器中的每个触发器连接。即使在某些级中省略了该开关电路，移位寄存器电路也可以正常地操作，但是电力消耗根据包括该开关电路的移位寄存器的级的数量而变化。

图23示出了该实施方式中的电路的结构示例，在该电路中，移位寄存器、开关电路和控制元件被连接。图23包括移位寄存器中的四级触发器FF1至FF4、用于触发器FF1至FF4的控制元件210A至210D、以及用于导通/断开触发器与控制元件之间的电连接的开关电路310A至310D。图23示出了移位寄存器中的四级触发器FF1至FF4。时钟信号CLK1至CLK3被输入到每个触发器。

该示例中的控制元件210A至210D被并入到驱动器IC 134中。控制元件210A至210D经由开关电路310A至310D与触发器FF1至FF4连接。开关电路310A至310D由用于控制触发器FF1至FF4的时钟信号控制，以仅在触发器的浮动时间段中允许电流在控制元件与触发器之间流动。该操作节省了不必要的电力消耗。

实施方式6

图24是有机EL面板的框图。反复地设置用于子像素的6T2C像素电路410以形成像素阵列400。每个像素电路410包括晶体管PT1至PT6以及电容器C1和C2。像素电路410由控制信号S1(n)、S2(n)和Em(n)驱动。从位于图24中的面板左侧的扫描VSR 420提供控制信号S2(n)以控制晶体管写入图像数据。VSR代表垂直移位寄存器，垂直移位寄存器是用于在垂直方向上传输数据的移位寄存器。显示装置中的栅极驱动器是VSR的一个示例。从面板右侧的重叠扫描VSR 422提供控制信号S1(n)。

如图26所示，图24中的重叠扫描VSR具有一个水平时间段的数据传输周期和六个水平时间段的脉冲宽度。重叠扫描的特征在于，相邻线的活动脉冲重叠，并且脉冲宽度比数据传输周期长。相反，一般的移位寄存器具有与脉冲宽度相等的长度的数据传输周期。

从位于面板右侧的发射VSR 424提供控制信号Em(n)。由发射VSR控制的开关(晶体管)串联设置在OLED元件与正电源之间。当该开关接通时，OLED元件发光，当该开关断开时，OLED元件不发光。OLED元件以大于或等于99％的占空比发光，因此，发射VSR几乎在所有时间内都输出激活信号。发射VSR的活动脉冲的极性与扫描VSR的活动脉冲的极性相反。

图25是用于像素电路的控制信号S1、S2和Em的时序图。图26示出了来自重叠扫描VSR 422的控制信号的波形。如图26中的波形所示，控制信号ST和S1(n)是低电平有效的。图27示出了来自发射VSR 424的控制信号的波形。如图27中的波形所示，控制信号Em(n)是高电平有效的。所有这些控制信号都具有一个长脉冲，使得活动时间段为六个水平时间段。

图28是VSR的一级的示例(10T3C结构)的电路图。10T3C电路包括p型场效应晶体管PT1至PT10和电容元件C1至C3。如果10T3C电路的输入脉冲为低电平有效，则10T3C电路的输出为低电平有效。这样的10T3C电路可以在重叠扫描VSR 422中使用。如果10T3C电路的输入脉冲为高电平有效，则10T3C电路的输出也为高电平有效。这样的10T3C电路可以在发射VSR424中使用。控制元件230连接到10T3C VSR电路中的节点N1。控制元件230如前述实施方式中所述地进行操作。

图29是输入到10T3C VSR电路的时钟信号以及节点N1和N2的电位的时序图。图29示出了在节点N1处于浮动状态的时间段中节点N1的电位随时间增加的问题。连接该实施方式中的控制元件230可以减小电位的增加。提供两个时钟信号CK1和XCK1。这些信号的周期是两个水平时间段。当输入信号IN激活时，响应于时钟信号CK1的下降，输出OUT1下降到低电平。时钟信号XCK1和CK1的连接在VSR中的奇数级和偶数级之间相互替换。换句话说，响应于时钟信号XCK1的下降，来自第二级的输出OUT2(未示出)下降到低电平。

即使有机EL面板采用低温多晶硅晶体管，有机EL面板也获得高图像质量是已知的技术。该技术确定多个OLED元件的灰度值，并包括补偿它们的驱动晶体管之中的阈值电压的变化以消除OLED元件之中的发光水平的变化。这种类型的显示装置中采用的晶体管中的源极-漏极电流Ids可以如下表示：

Ids＝β/2·(Vgs–Vth)²

β＝μ·W/L·Cox (1)

在这些公式中，Vgs表示该晶体管的栅极-源极电压；μ表示迁移率；W代表沟道宽度；L表示沟道长度；Cox表示栅极绝缘膜的每单位面积的电容；Vth表示阈值电压。因此，在通过为晶体管指定栅极-源极电压Vgs而用晶体管的源极-漏极电流Ids来驱动OLED元件的情况下，源极-漏极电流Ids被阈值电压Vth的变化影响而变化。其结果，OLED元件的发光水平也变化。现在，通过分别用Iref和Vref代替源极-漏极电流Ids和栅极-源极电压Vgs，并将公式(1)变形，可以获得以下关系表达式：

Vref＝(Iref/(β/2))^1/2+Vth (2)

因此，当使用表示要从OLED元件发射的光的亮度的电压Vdata与通过公式(2)获得的电压Vref之间的差分电压(Vdata-Vref)来确定栅极-源极电压Vgs时，从公式(1)可以得到以下关系式：

Ids＝β/2·(Vdata–(Iref/(β/2))^1/2)² (3)

该公式(3)不包括阈值电压Vth的项，其表示消除了由阈值电压Vth的变化引起的发光亮度的变化。因此，可以通过以通过公式(2)由晶体管的特性计算出的恒定电压Vref和恒定电流Iref来偏置驱动OLED元件的晶体管的栅极-源极电压Vgs和源极-漏极电流Ids以消除由阈值电压Vth的变化引起的发光亮度的变化。

在Iref＝0的情况下，将公式(2)改写为Vref＝Vth，将公式(3)改写为Ids＝β/2·(Vdata)²。这些公式也表示，消除了由阈值电压Vth的变化引起的发光亮度的变化。这些公式表示由阈值电压Vth的变化引起的发光亮度的变化可以通过仅偏置栅极-源极电压Vgs来补偿。基于该原理对多个驱动晶体管之中的阈值电压的变化进行补偿。

7T1C像素电路同时执行阈值检测和数据写入。图30示出了7T1C像素电路的结构示例，图31是7T1C像素电路中的信号的时序图。如图30所示，7T1C像素电路包括用于控制OLED元件的发光的七个晶体管PT1至PT7以及一个电容器(存储电容器)Cst。如图31所示，信号S1、S2和Em在初始化时间段(Ini.)、阈值检测和数据写入时间段(Detect.&Prog.)以及发光时间段(Emit.)中变化。

图32示出了多行中的7T1C像素电路的数据写入和阈值检测时间段。诸如显示装置用的7T1C像素电路的一般的像素电路将数据写入时间段限制为一个水平时间段，因为图像数据不能被不同的线共用。因此，阈值检测的时间段也被限制于一个水平时间段。此外，随着分辨率提高，一个水平时间段变短。由于这些原因，可能不能充分执行阈值检测。

然而，6T2C像素电路采用时间共用来执行阈值检测和数据写入。图33示出了6T2C像素电路的结构示例，图34示出了6T2C像素电路中的信号的时序图。如图33所示，6T2C像素电路包括用于控制OLED元件的发光的六个晶体管PT1至PT6、以及两个电容元件C1和C2。如图34所示，信号S1、S2和Em在初始化时间段(Ini.)、阈值检测时间段(Detect.)、数据写入时间段(Prog.)和发光时间段(Emit.)中变化。

图35示出了多行中的6T2C像素电路的阈值检测时间段和数据写入时间段。阈值检测时间段是与数据写入时间段分开的。尽管数据写入时间段被限制为一个水平时间段，但是可以将阈值检测时间段确定为具有期望的长度。也就是说，可以确保充足的多个水平扫描时间段以对阈值电压Vth的变化进行补偿。如图35所示，阈值检测时间段可以是数据写入(图像采样)时间段的整数倍，例如，一个水平时间段、两个水平时间段等。

图36A至图36D示意性地示出了图34的时序图中的初始化时间段(Ini.)、阈值检测时间段(Detect.)、数据写入时间段(Prog.)和发光时间段(Emit.)中的操作。图36A至图36D示出了示意性等效电路，未示出断开的晶体管(开关)。

在图36A所示的初始化时间段(Ini.)中，除晶体管PT2以外的所有的晶体管导通；电流如箭头线所示流动。电容元件C1放电，使得驱动晶体管PT1的栅极电压被初始化(复位)。同时，直通电流从正电源Vdd流向Vrst，使得OLED的阳极电压被初始化。这些节点的电位下降而接近于负电源Vee的电位。该时间段是为了随后的阈值检测时间段而准备的，并且该时间段用于防止在除了发光时间段之外的时间段中的异常发光。

接下来，在图36B中的阈值检测时间段(Detect.)中，驱动晶体管PT1的漏极和栅极被连接为所谓的二极管连接。驱动晶体管PT1从栅极放电，使得从驱动晶体管PT1流动的漏极电流减小。在经过充足的时间之后，漏极电流停止流动，使得驱动晶体管PT1的栅极-源极电压下降至阈值电压。由于源极电位为Vdd，因此栅极电位变为Vdd+Vth。

接下来，在图36C中的数据写入时间段(Prog.)中，将数据电压Vdata施加于电容元件C2的左侧，使得其电位从Vref变为Vdata。驱动晶体管PT1的栅极电位由于电荷保存而取由图36C所示的公式表示的值。该公式包括该驱动晶体管的阈值电压Vth，并且该电位由电容元件C1保持。

接下来，参照图36D描述发光时间段(Emit。)。将Vg和Vs代入驱动晶体管PT1(OLED)的电流Ioled的公式中，得到不具有Vth项的Ioled的公式。也就是说，电流Ioled不取决于阈值电压Vth，并且可以由数据电压Vdata来控制。即使在多个驱动晶体管之中阈值电压Vth变化，电流也不变化，因此，可获得均匀和均等的发光。

图37中示出了仿真结果。波形从上到下是信号S1、信号S2和信号Em。最低的波形是驱动晶体管的栅极电位的波形。在初始化时间段中，驱动晶体管的栅极电位下降而接近负电源电位。在随后的阈值检测时间段中，驱动晶体管的栅极电位随时间逐渐增加并接近Vdd+Vth的值。在数据写入时间段中，图像数据信息被写入驱动晶体管的栅极，并且其电位根据Vdata的值而变化。在发光时间段中，驱动晶体管的栅极电位被固定于发光的值。

如上所述，像素电路进行操作以在为相应行分配的水平扫描时间段(数据写入时间段)中将图像数据写入存储电容器。像素电路利用为先前行分配的先前水平扫描时间段(阈值检测时间段)来执行校正操作，以将用于消除阈值电压的电压写入存储电容器。像素电路使阈值检测时间段与数据写入时间段分离。阈值检测时间段的长度为数据写入时间段的整数倍。

本说明书中的控制元件可以用于重叠扫描VSR。前述实施方式可应用于利用具有宽脉冲宽度的信号进行驱动，只要如重叠扫描那样该脉冲宽度为一个水平时间段的整数倍即可。重叠扫描VSR是VSR类型。用于调节脉冲宽度的电路结构取决于设计。

如上所述，已经描述了本发明的实施方式。然而，本发明不限于前述实施方式。在本发明的范围内，本领域技术人员可以容易地修改、添加或转换前述实施方式中的每个要素。一个实施方式的结构的一部分可以被另一实施方式的结构代替，或者一个实施方式的结构可以被并入到另一实施方式的结构中。

Claims (15)

1.一种电路，包括：

触发器，所述触发器被包括在多级移位寄存器中；以及

控制元件，

其中，所述触发器包括：

输出场效应晶体管；

第一场效应晶体管，所述第一场效应晶体管被配置为操作成将高电位和低电位中的一个电位提供给所述输出场效应晶体管的栅极；以及

第二场效应晶体管，所述第二场效应晶体管被配置为操作成将所述高电位和所述低电位中的另一个电位提供给所述输出场效应晶体管的所述栅极，以及

其中，所述控制元件被配置为操作成在所述第一场效应晶体管和所述第二场效应晶体管截止的时间段中，使电流沿与来自所述第一场效应晶体管和所述第二场效应晶体管中的至少任一者的截止漏电流相反的方向在所述栅极与电源之间流动。

2.根据权利要求1所述的电路，其中，所述控制元件包括处于截止状态的第三场效应晶体管。

3.根据权利要求2所述的电路，其中，所述第一场效应晶体管、所述第二场效应晶体管和所述第三场效应晶体管具有相同的导电类型。

4.根据权利要求2所述的电路，其中，所述第三场效应晶体管的电导率等于或高于所述第一场效应晶体管和所述第二场效应晶体管的电导率之和。

5.根据权利要求1所述的电路，其中，所述控制元件包括并联连接在所述栅极与所述电源之间的处于截止状态的多个第三场效应晶体管。

6.根据权利要求5所述的电路，其中，所述多个第三场效应晶体管的电导率之和等于或高于所述第一场效应晶体管和所述第二场效应晶体管的电导率之和。

7.根据权利要求1所述的电路，其中，所述输出场效应晶体管被配置为输出与要传输的数据的电位有关的基础电位。

8.根据权利要求1所述的电路，

其中，所述第一场效应晶体管被配置为：

在第一时间段中导通以将所述一个电位提供给所述输出场效应晶体管的所述栅极；并且

在所述第一时间段之后的第二时间段中截止；并且

交替地重复所述第一时间段和所述第二时间段，

其中，所述第二场效应晶体管被配置为在所述第二时间段中包括的比所述第二时间段短的第三时间段中导通，以将所述另一个电位提供给所述输出场效应晶体管的所述栅极，以及

其中，所述控制元件被配置为操作成在所述第一时间段和所述第二时间段中使电流在所述相反的方向上在所述栅极与所述电源之间流动。

9.根据权利要求1所述的电路，其中，所述输出场效应晶体管被配置为输出要传输的数据的电位。

10.根据权利要求1所述的电路，其中，

所述第一场效应晶体管被配置为：

在第四时间段中截止；并且

在所述第四时间段之后的第五时间段中导通以将所述一个电位提供给所述输出场效应晶体管的所述栅极；并且

交替地重复所述第四时间段和所述第五时间段，

其中，所述第二场效应晶体管被配置为在所述第四时间段中包括的比所述第四时间段短的第六时间段中导通，以将所述另一个电位提供给所述输出场效应晶体管的所述栅极，以及

其中，所述控制元件被配置为操作成在所述第四时间段和所述第五时间段中使电流在所述相反的方向上在所述栅极与所述电源之间流动。

11.根据权利要求1所述的电路，还包括位于所述第一场效应晶体管与所述栅极之间、所述第二场效应晶体管与所述栅极之间、以及所述控制元件与所述栅极之间的位置处的限制器场效应晶体管，

其中，所述输出场效应晶体管被配置为在输出时间段中输出数据的电位，在所述输出时间段中，高于所述高电位的电位和低于所述低电位的电位中的一者被提供给所述栅极，以及

其中，所述限制器场效应晶体管被配置为：

在所述输出时间段中截止；

在所述第一场效应晶体管将所述高电位和所述低电位中的一个电位提供给所述栅极的时间段中导通；并且

在所述第二场效应晶体管将所述高电位和所述低电位中的另一个电位提供给所述栅极的时间段中导通。

12.根据权利要求1所述的电路，其中，所述控制元件是电流值能够被调节的电流供应电路。

13.根据权利要求1所述的电路，还包括用于使电流通过或阻断电流的开关电路，

其中，所述开关电路由控制所述触发器的时钟信号控制。

14.根据权利要求1所述的电路，其中，所述触发器被包括在重叠扫描垂直移位寄存器或发射垂直移位寄存器中。

15.根据权利要求1所述的电路，其中，

所述电路被配置为：

在分配给行的水平扫描时间段中执行将图像数据写入存储电容器的写入操作；并且

利用分配给所述行先前的行的先前水平扫描时间段，执行将用于抵消阈值电压的电压写入所述存储电容器的校正操作，

其中，执行所述校正操作的所述时间段和执行所述写入操作的所述时间段分离，以及

其中，执行所述校正操作的所述时间段是执行所述写入操作的所述时间段的整数倍。

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