CN112035389A - 一种plb-axi总线转换桥及其工作方法 - Google Patents

一种plb-axi总线转换桥及其工作方法 Download PDF

Info

Publication number
CN112035389A
CN112035389A CN202010888401.0A CN202010888401A CN112035389A CN 112035389 A CN112035389 A CN 112035389A CN 202010888401 A CN202010888401 A CN 202010888401A CN 112035389 A CN112035389 A CN 112035389A
Authority
CN
China
Prior art keywords
unit
interface
axi
plb
protocol
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010888401.0A
Other languages
English (en)
Other versions
CN112035389B (zh
Inventor
李磊
贾一鸣
肖建青
巨新刚
于飞
赵翠华
娄冕
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xian Microelectronics Technology Institute
Original Assignee
Xian Microelectronics Technology Institute
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xian Microelectronics Technology Institute filed Critical Xian Microelectronics Technology Institute
Priority to CN202010888401.0A priority Critical patent/CN112035389B/zh
Publication of CN112035389A publication Critical patent/CN112035389A/zh
Application granted granted Critical
Publication of CN112035389B publication Critical patent/CN112035389B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Bus Control (AREA)
  • Computer And Data Communications (AREA)
  • Communication Control (AREA)

Abstract

本发明公开了一种PLB‑AXI总线转换桥及其工作方法，PLB从接口单元实现对PLB访问协议接口的划分，用于处理PLB接口信号；协议转换控制单元，实现PLB协议到AXI协议的完整转换；AXI主接口单元，实现对AXI访问协议接口的划分，用于处理AXI接口信号；寄存器单元，实现对协议转换控制单元内部工作状态信息的寄存，送至DCR接口；异常处理单元，实现对协议转换控制单元内部工作异常信息的处理，送至异常/中断接口。采用两级流水的协议快速转换策略和规避多访问拥塞的缓存策略，实现将PLB总线发起的访问命令转化为从设备所在的AXI总线访问命令，实现两种高速总线的协议通信，提升***内通信效率，解决嵌入***、SoC***内高速PLB总线到AXI总线访问的高效、高可靠转换问题。

Description

一种PLB-AXI总线转换桥及其工作方法
技术领域
本发明属于嵌入式***、集成电路设计技术领域，具体涉及一种PLB-AXI总线转换桥及其工作方法。
背景技术
超大规模集高性能SoC的设计离不开片内高速互连总线***(Bus System)，目前主流的片内高速互连总线以ARM公司为代表的AMBA(AdancedMicrocontroller BusArchitecture)总线架构、IBM公司为代表的CoreConnect总线规范等。AXI(AdancedeXtensible Interface)总线协议是AMBA3.0协议中最重要的部分，因其高性能、高带宽、低延迟特点，被广泛应用于SoC设计领域。PLB(Processor Local Bus)、DCR总线(DeviceControl Register)均为CoreConnect总线规范下不同的总线协议，PLB总线具备高可靠、高速率等特点，适用于复杂的处理器***，以IBM公司的PowerPC处理器为代表。目前，大量的外设IP基于AXI总线协议设计，不能直接应用于PLB总线***，因此需要实现两种总线协议的转换，便于不同总线接口的外设IP快速移植。因此，设计一种PLB总线到AXI总线协议的转换控制结构就显得尤为重要，以高性能高可靠转换控制为甚。
目前，主流的转换控制结构设计以两者总线转换桥为典型，在结构上未能考虑PLB总线发起的访问具有高速性、随机性，如果某段短时间窗内有多次访问请求，由于转换桥完成一次转换需要一定时间开销，因此在保证转换正确的同时，还需保证转换的可靠性，解决访问拥塞的问题，且不能丢访问请求，该桥暂时不具备此类功能。同时该桥对于如何提升转换效率也未做考虑，内部实现协议转换的部件亦不清晰。
目前，现有的转换结构未能考虑此类问题，在不同层面上都反映出相应技术的缺失，经检索相关文献，也没有能很好解决该问题的方法。
发明内容
本发明所要解决的技术问题在于针对上述现有技术中的不足，针对高速总线协议间的快速转换需求，通过采用两级流水的协议快速转换设计、多访问缓存的拥塞规避设计以及异步FIFO的多时钟域同步处理设计等，提供一种通用高性能高可靠的PLB到AXI总线的快速转换桥及其工作方法，可将PLB总线发起的访问命令转化为AXI总线访问命令，从而实现两种高速总线的协议通信，大大提升***内通信效率；解决了嵌入***、SoC***内高速PLB总线到AXI总线访问的高效、高可靠转换问题。
本发明采用以下技术方案：
一种PLB-AXI总线转换桥，包括：
PLB从接口单元，实现对PLB访问协议接口的划分，用于处理PLB接口信号；
协议转换控制单元，实现PLB协议到AXI协议的完整转换；
AXI主接口单元，实现对AXI访问协议接口的划分，用于处理AXI接口信号；
协议转换控制单元经PLB从接口单元连接PLB总线，PLB从接口单元经AXI主接口单元连接AXI总线，AXI主接口单元经寄存器单元连接DCR接口，AXI主接口单元经异常处理单元连接异常/中断接口；
寄存器单元，实现对协议转换控制单元内部工作状态信息的寄存，并通过转换桥外部的DCR接口实现对寄存器单元的访问，获取转换桥当前的工作状态；
异常处理单元，实现对协议转换控制单元内部工作异常信息的处理，并产生异常或中断，送至异常/中断接口；
采用两级流水的协议快速转换策略和规避多访问拥塞的缓存策略，实现将PLB总线发起的访问命令转化为从设备所在的AXI总线访问命令。
具体的，两级流水的协议快速转换策略具体为：
第一级为命令/地址协议转换，第二级为数据协议转换；第一级访问转换完成后，以最小时间延迟进行第二级访问转换，同时第一级开始下一次的转换。
具体的，规避多访问拥塞的缓存策略具体为：
多次访问命令/地址和访问数据按照先后顺序存入FIFO，并按照先后顺序依次取出，进行转换，包括命令/地址FIFO和数据FIFO。
进一步的，命令/地址FIFO深度为n，宽度满足命令和地址的存储需求，用于缓存多个访问命令/地址；
数据FIFO深度与命令/地址FIFO深度相同，宽度为一次最大Burst访问的数据量m，每行数据与每行命令/地址一一对应，用于缓存多个访问数据。
具体的，PLB从接口单元包括命令/地址接口、写数据接口和读数据接口，命令/地址接口用于接收命令/地址信号，写数据接口用于接收写数据信号，读数据接口用于发送读数据信号。
具体的，协议转换控制单元包括PLB协议解析单元、写通道单元、写命令/地址FIFO单元、写数据FIFO单元、读通道单元、读命令/地址FIFO单元、读数据FIFO单元和AXI协议解析单元；PLB协议解析单元分别与写通道单元和读通道单元连接，写通道单元分别通过写命令/地址FIFO单元和写数据FIFO单元与AXI协议解析单元连接；读通道单元分别通过读命令/地址FIFO单元和读数据FIFO单元与AXI协议解析单元连接。
进一步的，PLB协议解析单元用于实现对PLB命令/地址和读写数据协议的解析和选择；写通道单元用于接收PLB协议解析单元单元解析完成的写协议，并分配到对应的写通道，包括写命令/地址通道、写数据通道、写应答通道；写命令/地址FIFO单元用于接收并缓存写通道单元中写命令/地址通道发送的命令信息；写数据FIFO单元用于接收并缓存写通道单元中写数据通道发送的数据；读通道单元用于接收PLB协议解析单元单元解析完成的读协议，并分配到对应的读通道，包括读命令/地址通道、读数据通道和读应答通道；读命令/地址FIFO单元用于接收并缓存中读命令/地址通道发送的命令信息；读数据FIFO单元用于将从AXI协议解析单元中接收并缓存的数据发送至中读数据通道；AXI协议解析单元用于实现对AXI协议的解析和选择，实现从写命令/地址FIFO单元、写数据FIFO单元、AXI协议解析单元获取命令或数据，解析为AXI协议发送至AXI主接口单元，。
更进一步的，AXI协议解析单元接收AXI主接口单元发送的数据缓存到读数据FIFO单元中。
具体的，AXI主接口单元包括地址接口、写数据接口和读数据接口，地址接口用于发送地址信号，写数据接口用于发送写数据信号，读数据接口用于接收读数据信号。
本发明的另一个技术方案是，一种PLB-AXI总线转换桥的工作方法，包括以下步骤：
S1、***PLB总线发起访问，经过PLB从接口单元处理，划分为命令/地址接口、写数据接口和读数据接口；
S2、划分后的PLB接口，进入协议转换控制单元，经过PLB协议解析单元解析为写访问和读访问；写访问分为写命令/地址，写数据和写应答，分别进入写通道单元，按照对应通道进行处理，写命令/地址存入写命令/地址FIFO，写数据和写应答存入写数据FIFO，经过AXI协议解析单元，转换为AXI的写访问时序；读访问分为读命令/地址、读数据和读应答，分别进入读通道单元，按照对应通道进行处理，读命令/地址存入读命令/地址FIFO，AXI协议解析单元从AXI接口获取的读数据和读应答存入读数据FIFO中，由读通道单元中的读数据和读应答通道取出，转换为PLB读时序后，从至PLB协议解析单元；
S3、协议转换控制单元工作中的状态进入寄存器单元，送至DCR接口；工作中产生的异常进入异常处理单元，送至异常/终端接口；
S4、协议转换控制单元产生的AXI访问，经过AXI接口处理，划分为地址接口、写数据接口和读数据接口，发起对***AXI总线的访问。
与现有技术相比，本发明至少具有以下有益效果：
本发明一种PLB-AXI总线转换桥，实现将PLB总线发起的访问命令转化为从设备所在的AXI总线访问命令，提***内通信效率，精简了AXI接口外设IP的移植。。
进一步的，采用两级流水实现协议快速转换，提升了转换效率。第一级为命令/地址协议转换，第二级为数据协议转换。第一级访问转换完成后，以最小时间延迟进行第二级访问转换，同时第一级可以开始下一次的转换，依此类推。采用两级流水的转换模式，大大减少了转换时间开销。
进一步的，采用多访问的缓存策略，有效避免多访问的拥塞问题。通过将不能及时处理的访问请求(命令和数据等)予以缓存，按照先后顺序依次进行快速转换，实现了在不丢失访问请求的同时，又能对多访问的拥塞进行规避，从而大幅提高转换桥的可靠性。
进一步的，命令/地址FIFO和数据FIFO实现了命令及数据的独立缓存，多次访问命令/地址和访问数据按照先后顺序存入FIFO，并按照先后顺序依次取出，进行转换。既可以解决由于处理不及时带来的访问拥塞问题，又可以有效防止因拥塞导致访问丢失，大大提高了转换可靠性。
进一步的，PLB从接口单元按照命令/地址接口、写数据接口和读数据接口进行划分，可以高效处理PLB接口发起的访问。
进一步的，协议转换控制单元，通过PLB协议解析单元、读写通道、读写命令/地址FIFO、读写数据FIFO，AXI解析单元间的互连，实现了PLB访问到AXI访问的快速转换。
进一步的，协议转换控制单元借助读写通道的详细划分，通过读写命令/地址FIFO、读写数据FIFO，依靠PLB协议解析和AXI解析单元，实现了PLB访问到AXI访问的快速转换。
进一步的，读访问数据通过AXI主接口进入AXI协议解析，解析后的数据缓存到读数据FIFO中，完成读数据的快速流转。
进一步的，AXI主接口单元按照地址接口、写数据接口和读数据接口进行划分，可以高效处理AXI接口的访问。
一种PLB-AXI总线转换桥的工作方法，采用两级流水处理、多访问缓存、借助异步FIFO实现异步总线同步处理的策略，实现将PLB总线发起的访问命令转化为从设备所在的AXI总线访问命令，提***内通信效率，精简了AXI接口外设IP的移植。
综上所述，本发明结构灵活精简，工作效率高，可根据需求调整FIFO大小，易于移植扩展，可广泛应用于嵌入***和集成电路设计中。
下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。
附图说明
图1为本发明的PLB-AXI桥实现结构图；
图2为两级流水的协议快速转换示意图；
图3为规避多访问拥塞的缓存示意图；
图4为PLB-AXI桥写转换时序图；
图5为PLB-AXI桥读转换时序图。
具体实施方式
本发明提供了一种高性能高可靠PLB总线***到AXI总线***的转换桥，支持PLB6总线接口到标准AXI3/AXI4接口的访问转换。
请参阅图1，本发明一种PLB-AXI总线转换桥，包括PLB从接口单元100、协议转换控制单元200、AXI主接口单元300、寄存器单元400以及常处理单元500。
协议转换控制单元200经PLB从接口单元100连接PLB总线，PLB从接口单元100经AXI主接口单元300连接AXI总线，AXI主接口单元300经寄存器单元400连接DCR接口，AXI主接口单元300经异常处理单元500连接异常/中断接口。
PLB从接口单元100实现对PLB访问协议接口的划分，用于处理PLB接口信号；包括：
命令/地址接口101用于接收命令/地址信号，写数据接口102用于接收写数据信号和读数据接口103用于发送读数据信号；
协议转换控制单元200实现PLB协议到AXI协议的完整转换；包括：
PLB协议解析单元201实现对PLB命令/地址和读写数据协议的解析和选择。
写通道单元202，用于接收PLB协议解析单元201单元解析完成的写协议，并分配到对应的写通道，包括写命令/地址通道、写数据通道、写应答通道。
写命令/地址FIFO单元203用于接收并缓存写通道单元202中写命令/地址通道发送的命令信息。
写数据FIFO单元204，用于接收并缓存写通道单元202中写数据通道发送的数据。
读通道单元205，用于接收PLB协议解析单元201单元解析完成的读协议，并分配到对应的读通道，包括读命令/地址通道、读数据通道和读应答通道。
读命令/地址FIFO单元206用于接收并缓存205中读命令/地址通道发送的命令信息。
读数据FIFO单元207用于将从AXI协议解析单元208中接收并缓存的数据发送至202中读数据通道。
AXI协议解析单元208用于实现对AXI协议的解析和选择，实现从203、204、208单元获取命令或数据，解析为AXI协议发送至AXI主接口单元300，另外208还可接收300发送来的数据缓存到207中；
AXI主接口单元300能够实现对AXI访问协议接口的划分，用于处理AXI接口信号；
AXI主接口单元300包括：
地址接口301用于发送地址信号，写数据接口302用于发送写数据信号和读数据接口303用于接收读数据信号。
寄存器单元400用于实现对协议转换控制单元200内部工作状态信息的寄存，并通过转换桥外部的DCR接口实现对寄存器单元400的访问，从而获取转换桥当前的工作状态；
异常处理单元500用于实现对协议转换控制单元200内部工作异常信息的处理，并产生异常或中断，送至异常/中断接口，从而完善转换桥的报错机制，提升可靠性。
一种PLB-AXI总线转换桥的工作方法，包括以下步骤：
S1、***PLB总线发起访问，经过PLB从接口单元100处理，划分为命令/地址接口101、写数据接口102和读数据接口103；
S2、划分后的PLB接口，进入协议转换控制单元200，经过PLB协议解析单元201解析为写访问和读访问。其中写访问分为写命令/地址，写数据和写应答，分别进入写通道单元202，按照对应通道进行处理，写命令/地址存入写命令/地址FIFO 203，写数据和写应答存入写数据FIFO 204，经过AXI协议解析单元208，转换为AXI的写访问时序；读访问分为读命令/地址、读数据和读应答，分别进入读通道单元205，按照对应通道进行处理，读命令/地址存入读命令/地址FIFO 206，AXI协议解析单元208从AXI接口300获取的读数据和读应答存入读数据FIFO207中，由读通道单元中的读数据和读应答通道取出，转换为PLB读时序后，从至PLB协议解析单元201；
S3、协议转换控制单元201工作中的状态进入寄存器单元400，送至DCR接口；工作中产生的异常进入异常处理单元500，送至异常/终端接口；
S4、协议转换控制单元201产生的AXI访问，经过AXI接口300处理，划分为地址接口301、写数据接口302和读数据接口303，发起对***AXI总线的访问。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中的描述和所示的本发明实施例的组件可以通过各种不同的配置来布置和设计。因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参阅图2，本发明的两级流水的协议快速转换策略，针对两种总线的访问特点，第一级为命令/地址协议转换，第二级为数据协议转换。PLB总线发起一次访问分为命令/地址访问和数据访问过程，而AXI总线访问分为地址访问、数据访问及应答过程。因此针对两种总线的访问特点，可将其视为两级访问，设计中采用两级流水策略对协议进行转换，即PLB总线命令/地址访问过程中同步实现AXI地址访问的转换，以最小时间延迟发起对AXI的地址访问。第一级访问转换完成后，进入数据访问转换过程，立即启动对数据访问的转换，同样以最小时间延迟发起对AXI的数据访问，AXI应答过程由转换桥进行解析，以特定异常的形式上报处理器本次访问结果，完成第二级访问转换。采用两级流水的转换模式，大大减少了转换时间开销。
请参阅图3，本发明的规避多访问拥塞的缓存策略，分为命令/地址FIFO和数据FIFO。
命令/地址FIFO深度为n，宽度可满足命令和地址的存储需求，数据FIFO深度与命令/地址FIFO深度相同，宽度为一次最大Burst访问的数据量m，其中每行数据与每行命令/地址一一对应。多次访问命令/地址和访问数据按照先后顺序存入FIFO，并按照先后顺序依次取出，进行转换。既可以解决由于处理不及时带来的访问拥塞问题，又可以有效防止因拥塞导致访问丢失，大大提高了转换可靠性。
请参阅图4，给出PLB-AXI桥的写转换时序。以访问数据8拍为例。PLB从口通过命令地址通道发起Burst为8的写访问，经PLB-AXI桥转换后，AXI主接口通过地址通道向***从设备发起Burst为8的写访问，PLB主接口通过写数据通道向PLB-AXI桥发送8次写数据，转化为AXI写时序后，通过AXI数据通道送至AXI主接口，实现一次写转换。
请参阅图5，图5给出PLB-AXI桥的读转换时序。以访问数据8拍为例。PLB从接口通过命令地址通道发起Burst为8的读访问，经PLB-AXI桥转换后，AXI主接口通过地址通道向***从设备发起Burst为8的读访问，通过AXI数据通道获取8次数据，并将8次数据转换为PLB读时序后，通过PLB的读数据通道送至PLB从接口，实现一次读转换。按照图1中的PLB-AXI桥实现结构，采用图2中两级流水的协议快速转换策略和图3中的规避多访问拥塞的缓存策略，可得到本发明所述的PLB-AXI高性能高可靠总线转换桥。
本发明已成功应用于一款以双PowerPC处理器为处理核，多DSP为快速计算核的高性能SoC芯片中。双PowerPC处理器核的PLB6总线控制器通过本发明的转换桥，可以实现PLB6总线协议到AXI总线协议的快速转换，从而实现对AXI总线***中众多高性能AXI接口的外设进行高效访问。可无条件兼容所有的AXI标准接口外设IP，简化SoC***的集成，降低了设计复杂度。
综上所述，本发明一种PLB-AXI总线转换桥，既能保证协议转换的正确性，又能实现协议转换的高效性，以最少的时间开销、最小的延迟实现转换，还要能解决短时刻多访问拥塞问题，防止有效访问丢失等现象，充分兼顾考虑高效与高可靠性。
以上内容仅为说明本发明的技术思想，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在技术方案基础上所做的任何改动，均落入本发明权利要求书的保护范围之内。

Claims (10)

1.一种PLB-AXI总线转换桥，其特征在于，包括：
PLB从接口单元(100)，实现对PLB访问协议接口的划分，用于处理PLB接口信号；
协议转换控制单元(200)，实现PLB协议到AXI协议的完整转换；
AXI主接口单元(300)，实现对AXI访问协议接口的划分，用于处理AXI接口信号；
协议转换控制单元(200)经PLB从接口单元(100)连接PLB总线，PLB从接口单元(100)经AXI主接口单元(300)连接AXI总线，AXI主接口单元(300)经寄存器单元(400)连接DCR接口，AXI主接口单元(300)经异常处理单元(500)连接异常/中断接口；
寄存器单元(400)，实现对协议转换控制单元(200)内部工作状态信息的寄存，并通过转换桥外部的DCR接口实现对寄存器单元(400)的访问，获取转换桥当前的工作状态；
异常处理单元(500)，实现对协议转换控制单元(200)内部工作异常信息的处理，并产生异常或中断，送至异常/中断接口；
采用两级流水的协议快速转换策略和规避多访问拥塞的缓存策略，实现将PLB总线发起的访问命令转化为从设备所在的AXI总线访问命令。
2.根据权利要求1所述的PLB-AXI总线转换桥，其特征在于，两级流水的协议快速转换策略具体为：
第一级为命令/地址协议转换，第二级为数据协议转换；第一级访问转换完成后，以最小时间延迟进行第二级访问转换，同时第一级开始下一次的转换。
3.根据权利要求1所述的PLB-AXI总线转换桥，其特征在于，规避多访问拥塞的缓存策略具体为：
多次访问命令/地址和访问数据按照先后顺序存入FIFO，并按照先后顺序依次取出，进行转换，包括命令/地址FIFO和数据FIFO。
4.根据权利要求3所述的PLB-AXI总线转换桥，其特征在于，命令/地址FIFO深度为n，宽度满足命令和地址的存储需求，用于缓存多个访问命令/地址；
数据FIFO深度与命令/地址FIFO深度相同，宽度为一次最大Burst访问的数据量m，每行数据与每行命令/地址一一对应，用于缓存多个访问数据。
5.根据权利要求1所述的PLB-AXI总线转换桥，其特征在于，PLB从接口单元(100)包括命令/地址接口(101)、写数据接口(102)和读数据接口(103)，命令/地址接口(101)用于接收命令/地址信号，写数据接口(102)用于接收写数据信号，读数据接口(103)用于发送读数据信号。
6.根据权利要求1所述的PLB-AXI总线转换桥，其特征在于，协议转换控制单元(200)包括PLB协议解析单元(201)、写通道单元(202)、写命令/地址FIFO单元(203)、写数据FIFO单元(204)、读通道单元(205)、读命令/地址FIFO单元(206)、读数据FIFO单元(207)和AXI协议解析单元(208)；PLB协议解析单元(201)分别与写通道单元(202)和读通道单元(205)连接，写通道单元(202)分别通过写命令/地址FIFO单元(203)和写数据FIFO单元(204)与AXI协议解析单元(208)连接；读通道单元(205)分别通过读命令/地址FIFO单元(206)和读数据FIFO单元(207)与AXI协议解析单元(208)连接。
7.根据权利要求6所述的PLB-AXI总线转换桥，其特征在于，PLB协议解析单元(201)用于实现对PLB命令/地址和读写数据协议的解析和选择；写通道单元(202)用于接收PLB协议解析单元(201)单元解析完成的写协议，并分配到对应的写通道，包括写命令/地址通道、写数据通道、写应答通道；写命令/地址FIFO单元(203)用于接收并缓存写通道单元(202)中写命令/地址通道发送的命令信息；写数据FIFO单元(204)用于接收并缓存写通道单元(202)中写数据通道发送的数据；读通道单元(205)用于接收PLB协议解析单元(201)单元解析完成的读协议，并分配到对应的读通道，包括读命令/地址通道、读数据通道和读应答通道；读命令/地址FIFO单元(206)用于接收并缓存(205)中读命令/地址通道发送的命令信息；读数据FIFO单元(207)用于将从AXI协议解析单元(208)中接收并缓存的数据发送至(202)中读数据通道；AXI协议解析单元(208)用于实现对AXI协议的解析和选择，实现从写命令/地址FIFO单元(203)、写数据FIFO单元(204)、AXI协议解析单元(208)获取命令或数据，解析为AXI协议发送至AXI主接口单元(300)，。
8.根据权利要求7所述的PLB-AXI总线转换桥，其特征在于，AXI协议解析单元(208)接收AXI主接口单元(300)发送的数据缓存到读数据FIFO单元(207)中。
9.根据权利要求1所述的PLB-AXI总线转换桥，其特征在于，AXI主接口单元(300)包括地址接口(301)、写数据接口(302)和读数据接口(303)，地址接口(301)用于发送地址信号，写数据接口(302)用于发送写数据信号，读数据接口(303)用于接收读数据信号。
10.一种根据权利要求1所述PLB-AXI总线转换桥的工作方法，其特征在于，包括以下步骤：
S1、***PLB总线发起访问，经过PLB从接口单元处理，划分为命令/地址接口、写数据接口和读数据接口；
S2、划分后的PLB接口，进入协议转换控制单元，经过PLB协议解析单元解析为写访问和读访问；写访问分为写命令/地址，写数据和写应答，分别进入写通道单元，按照对应通道进行处理，写命令/地址存入写命令/地址FIFO，写数据和写应答存入写数据FIFO，经过AXI协议解析单元，转换为AXI的写访问时序；读访问分为读命令/地址、读数据和读应答，分别进入读通道单元，按照对应通道进行处理，读命令/地址存入读命令/地址FIFO，AXI协议解析单元从AXI接口获取的读数据和读应答存入读数据FIFO中，由读通道单元中的读数据和读应答通道取出，转换为PLB读时序后，从至PLB协议解析单元；
S3、协议转换控制单元工作中的状态进入寄存器单元，送至DCR接口；工作中产生的异常进入异常处理单元，送至异常/终端接口；
S4、协议转换控制单元产生的AXI访问，经过AXI接口处理，划分为地址接口、写数据接口和读数据接口，发起对***AXI总线的访问。
CN202010888401.0A 2020-08-28 2020-08-28 一种plb-axi总线转换桥及其工作方法 Active CN112035389B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010888401.0A CN112035389B (zh) 2020-08-28 2020-08-28 一种plb-axi总线转换桥及其工作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010888401.0A CN112035389B (zh) 2020-08-28 2020-08-28 一种plb-axi总线转换桥及其工作方法

Publications (2)

Publication Number Publication Date
CN112035389A true CN112035389A (zh) 2020-12-04
CN112035389B CN112035389B (zh) 2022-08-23

Family

ID=73586216

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010888401.0A Active CN112035389B (zh) 2020-08-28 2020-08-28 一种plb-axi总线转换桥及其工作方法

Country Status (1)

Country Link
CN (1) CN112035389B (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112612667A (zh) * 2020-12-24 2021-04-06 天津国芯科技有限公司 一种用于SoC芯片的跟踪调试信息处理电路及方法
CN112711555A (zh) * 2021-01-08 2021-04-27 上海擎昆信息科技有限公司 一种总线与eth的转换方法和装置
CN112711554A (zh) * 2021-01-08 2021-04-27 上海擎昆信息科技有限公司 一种总线与usb的转换方法和装置
CN113254368A (zh) * 2021-07-15 2021-08-13 苏州浪潮智能科技有限公司 从axi总线到opb总线的数据写入方法及读取方法
CN114153775A (zh) * 2021-12-10 2022-03-08 中国兵器工业集团第二一四研究所苏州研发中心 一种基于AXI总线的FlexRay控制器
CN114328350A (zh) * 2021-12-23 2022-04-12 山东云海国创云计算装备产业创新中心有限公司 一种基于axi总线的通讯方法、装置以及介质
CN114356419A (zh) * 2022-03-14 2022-04-15 苏州浪潮智能科技有限公司 一种通用接口寄存器***及快速生成方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110225334A1 (en) * 2010-03-12 2011-09-15 Byrne Richard J Processor bus bridge for network processors or the like
CN102621974A (zh) * 2012-04-24 2012-08-01 上海维宏电子科技股份有限公司 基于通信总线的工业自动化实时控制装置及控制方法
CN102981992A (zh) * 2012-11-28 2013-03-20 中国人民解放军国防科学技术大学 基于异步结构的集成电路片上通讯方法及装置
CN103714034A (zh) * 2013-12-26 2014-04-09 中国船舶重工集团公司第七0九研究所 片上***(soc)应用于个人计算机(pc)***
CN105260331A (zh) * 2015-10-09 2016-01-20 天津国芯科技有限公司 一种双总线内存控制器
CN110347635A (zh) * 2019-06-28 2019-10-18 西安理工大学 一种基于多层总线的异构多核微处理器

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110225334A1 (en) * 2010-03-12 2011-09-15 Byrne Richard J Processor bus bridge for network processors or the like
CN102621974A (zh) * 2012-04-24 2012-08-01 上海维宏电子科技股份有限公司 基于通信总线的工业自动化实时控制装置及控制方法
CN102981992A (zh) * 2012-11-28 2013-03-20 中国人民解放军国防科学技术大学 基于异步结构的集成电路片上通讯方法及装置
CN103714034A (zh) * 2013-12-26 2014-04-09 中国船舶重工集团公司第七0九研究所 片上***(soc)应用于个人计算机(pc)***
CN105260331A (zh) * 2015-10-09 2016-01-20 天津国芯科技有限公司 一种双总线内存控制器
CN110347635A (zh) * 2019-06-28 2019-10-18 西安理工大学 一种基于多层总线的异构多核微处理器

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
张浩 等: ""高效率PLB2AXI 总线桥的设计与验证"", 《计算机工程》 *

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112612667A (zh) * 2020-12-24 2021-04-06 天津国芯科技有限公司 一种用于SoC芯片的跟踪调试信息处理电路及方法
CN112612667B (zh) * 2020-12-24 2022-11-22 天津国芯科技有限公司 一种用于SoC芯片的跟踪调试信息处理电路及方法
CN112711555A (zh) * 2021-01-08 2021-04-27 上海擎昆信息科技有限公司 一种总线与eth的转换方法和装置
CN112711554A (zh) * 2021-01-08 2021-04-27 上海擎昆信息科技有限公司 一种总线与usb的转换方法和装置
CN113254368A (zh) * 2021-07-15 2021-08-13 苏州浪潮智能科技有限公司 从axi总线到opb总线的数据写入方法及读取方法
CN113254368B (zh) * 2021-07-15 2021-10-15 苏州浪潮智能科技有限公司 从axi总线到opb总线的数据写入方法及读取方法
CN114153775A (zh) * 2021-12-10 2022-03-08 中国兵器工业集团第二一四研究所苏州研发中心 一种基于AXI总线的FlexRay控制器
CN114153775B (zh) * 2021-12-10 2024-02-09 中国兵器工业集团第二一四研究所苏州研发中心 一种基于AXI总线的FlexRay控制器
CN114328350A (zh) * 2021-12-23 2022-04-12 山东云海国创云计算装备产业创新中心有限公司 一种基于axi总线的通讯方法、装置以及介质
CN114356419A (zh) * 2022-03-14 2022-04-15 苏州浪潮智能科技有限公司 一种通用接口寄存器***及快速生成方法

Also Published As

Publication number Publication date
CN112035389B (zh) 2022-08-23

Similar Documents

Publication Publication Date Title
CN112035389B (zh) 一种plb-axi总线转换桥及其工作方法
US9569366B2 (en) System and method to provide non-coherent access to a coherent memory system
CN109800193B (zh) 一种ahb总线访问片上sram的桥接装置
US20230315298A1 (en) Flash controller for asic and control method therefor
CN112965924B (zh) 一种AHB-to-AXI桥接器及激进式处理方法
US20230009095A1 (en) Data transmission method and apparatus, and related assembly
CN1570907B (zh) 多处理器***
CN110109847A (zh) Apb总线多个主设备的仲裁方法、***及存储介质
CN112988647B (zh) 一种TileLink总线到AXI4总线转换***及方法
CN114265872B (zh) 一种用于总线的互联装置
CN108427629A (zh) 一种数据压缩的SoC芯片信息追踪装置和性能优化方法
CN116089343A (zh) 一种基于axi的数据存储方法、装置、存储介质及设备
CN109783933B (zh) 一种ahb总线访问片上sram的桥接方法
US6425071B1 (en) Subsystem bridge of AMBA's ASB bus to peripheral component interconnect (PCI) bus
CN100343778C (zh) 数据传送方法和数据传送桥接器
CN116107923B (zh) 一种基于bram的多对多高速访存架构和访存***
US7774513B2 (en) DMA circuit and computer system
CN115328832B (zh) 一种基于pcie dma的数据调度***与方法
CN108897696B (zh) 一种基于DDRx存储器的大容量FIFO控制器
US6961837B2 (en) Method and apparatus for address translation pre-fetch
CN104820648A (zh) 一种基于代理的合成孔径雷达惯导数据输入方法及惯导数据输入代理模块
CN116049069A (zh) 数据读取方法及相关装置
CN107807888B (zh) 一种用于soc架构的数据预取***及其方法
CN112231261A (zh) 一种用于axi总线的id号压缩装置
JPS59173828A (ja) デ−タ処理システム

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant