CN1570907B - 多处理器*** - Google Patents

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Abstract

一种多处理器***，具有多个处理器组件，每个处理器组件响应于控制***数据或者输入/输出数据的传送请求，获得第一或者第二共享的总线使用权利，并作为主，进行多路复用传送或者脉冲传送，其中处理器组件响应于控制***数据的传送请求，输出第一共享总线的总线请求信号，并作为主，响应于总线准予信号的应用，在一个周期中传送和输出传送目的地的选择信号、控制信号和地址信号和控制***数据，并基于选择信号通过第一共享总线被选择为从，接收控制***数据的输入，并基于控制信号和地址信号来处理数据。

Description

多处理器***
技术领域
本发明涉及多处理器***，更具体地涉及通过多条共享总线进行数据传送的多处理器***。
背景技术
作为这种传统的多处理器***，不但有每个处理器组件固定地充当主或从的多处理器***，还有每个处理器组件动态地作为主或从操作的多处理器***，从而处理器组件之间的消息传送以及处理器组件和输入/输出设备之间的输入/输出传送分别使用多条共享总线来进行，从而有效地执行处理器组件之间的数据传送。
例如，图24是示出这种传统多处理器***的结构例子的方框图(见日本专利公开No.平5-6333)。
传统的多处理器***包括分别形成处理器组件的多个处理器12-1和12-2和多个总线控制器13-1和13-2，和多个输入/输出设备16-1，16-2和16-3和多个适配器15-1和15-2，其中多个处理器12-1和12-2通过多个总线控制器13-1和13-2连接到多条共享总线14-1，14-2，且多个输入/输出设备16-1，16-2和16-3通过多个适配器15-1和15-2连接到多条共享总线14-1和14-2。
每个处理器12-1和12-2各包括输入/输出处理单元和消息通信处理单元作为操作***的内核处理单元。
响应于到输入/输出设备16-1，16-2和16-3的输入/输出请求，输入/输出处理设备将输入/输出设备的地址信息和传送数据信息移交到总线控制器13-1和13-2，以分别启动输入/输出。然后，当完成输入/输出时，该单元从总线控制器13-1和13-2接收中断通知，以通知颁发了输入/输出请求的程序：输入/输出已经完成。
一旦接收到处理器之间的数据通信的请求，消息通信处理单元将请求处理器的地址和传送数据信息移交到总线控制器13-1和13-2，以进行数据传输请求。在接收处理时，当数据传输是来自其它处理器时，该单元从总线控制器13-1和13-2接收中断通知，以接收数据并将数据移交到请求源程序。
在该传统多处理器***中，每个处理器组件充当主或从，以使用多条共享总线14-1和14-2，向/从输入/输出设备进行输入/输出传送和处理器组件之间的消息传送。由于一条总线可以被输入/输出传送和消息传送共同使用，则根据处理器组件之间传送的数据量和传送业务量，通过使用多条共享总线，多个消息传送和多个输入/输出传送可以同时进行。因此，只要同时进行数据传送请求的数目不超过共享总线的数目，由于总线不忙，则没有处理需要等待，其中数据传送包括那些消息传送和输入/输出传送。
总之，在多处理器***中，在多个处理器组件之间进行数据传送的共享总线有下列需求。
(1)对于性能，实现高速数据传送而具有小电路面积和低功耗。
(2)对于扩充的容易程度和资源重用，即使当物理地增加，修改和删除处理器组件时，最小化其它处理器组件和共享总线的设计改变。
(3)对于验证的容易程度，有选择地监测在处理器组件之间传送的数据和每个处理器组件的调试信息的状况。
在上述传送多处理器***中，与来自输入/输出设备的输入/输出传送相分离，处理器组件之间的消息传送高速进行，而无需等待输入/输出传送结束。但是，当在处理器组件之间传送的消息中的数据量大时，占据共享总线的时间周期长，使得其它处理器组件之间的消息传送需要等待，这造成了如下问题：作为整体***，处理器组件之间的高速数据传送很难。
当增加共享总线的数目以便解决该问题时，发生了其它问题：电路尺寸中的开销将会非常巨大。
另一方面，即使当处理器组件之间传送的消息中的数据传送量小时，因为需要产生中断来处理处理器组件的内部处理器以及每次消息传送时进行中断处理，因此处理器组件的内部处理器的数据传送效率将相对降低。
进而，在对整个***或者处理器组件的程序进行调试时，不可能有选择地监测处理器组件之间的数据传送状况和每个处理器组件的调试信息，从而调试效率低。
作为解决该问题的措施，当总线监测电路或者地址跟踪功能安装给每个共享总线或处理器组件时，如例如日本专利公开No.2000-330877或日本专利公开No.平4-195552中公开的那样，发生了另外的问题：电路尺寸中的开销将会非常巨大。
发明内容
因此，本发明的目的是提供一种多处理器***，其加速了处理器组件之间的数据传送并改善了处理器组件的内部处理器的数据处理效率，同时减小了电路尺寸的增大。
本发明的另一目的是提供一种能够改善调试效率的多处理器***。
根据发明的第一方面，一种多处理器***具有多个处理器组件，每个处理器组件进行数据处理，以响应于控制***数据或者输入/输出数据的传送请求，获取多条共享总线的总线使用权利，并作为主处理器组件，进行多路复用传送或者脉冲传送，其中，所述处理器组件之一能够响应于所述控制***数据的传送请求，输出特定共享总线的总线请求信号，并能够作为主处理器组件，响应于总线准予信号的应用，传送和输出传送目的地的选择信号、控制信号和地址信号以及所述控制***数据，以及所述处理器组件之一能够基于所述选择信号通过所述特定共享总线被选择为从处理器组件，以接收所述控制***数据的输入并且基于所述控制信号和所述地址信号处理该数据。
在优选构造中，多条共享总线包括第一共享总线和第二共享总线。
在另一优选构造中，多处理器***包括：共享总线电路，其从所述多个处理器组件接收所述选择信号、所述控制信号、所述地址信号和所述控制***数据的输入，与所述特定共享总线的总线使用权利对应的选择性地和切换地输出所述信号和所述数据到特定共享总线，并基于所述选择信号通过所述特定共享总线来选择所述多个处理器组件之一作为从处理器组件，以输出所述控制信号、所述地址信号和所述控制***数据，以及总线仲裁器，其在每个周期内从所述多个处理器组件接受总线请求信号，并将所述特定共享总线的总线准予信号颁发给具有最高优先级的处理器组件，以仲裁随后周期的总线使用权利。
在另一优选构造中，共享总线电路包括：多路复用器，其从所述多个处理器组件接收所述选择信号、所述控制信号、所述地址信号和所述控制***数据的输入，以与所述特定共享总线的总线使用权利对应的选择性地和切换地输出所述信号和所述数据到所述特定共享总线，解码器，其解码所述特定共享总线上的所述选择信号，以选择所述多个处理器组件之一作为传送目的地的从处理器组件，以及多路分离器，其接收所述特定共享总线上的所述控制信号、所述地址信号和所述控制***数据的输入，以根据所述解码器的输出，切换地将所述信号和所述数据分布到传送目的地的从处理器组件。
在另一优选构造中，所述处理器组件执行：写入传送，响应于所示控制***数据的传送请求，输出所述特定共享总线的总线请求信号，作为主处理器组件，响应于总线准予信号的应用，传送和输出所述控制***数据，并作为基于所述选择信号通过所述特定共享总线被选择的从处理器组件，接收所述控制***数据的输入，以基于所述控制信号和所述地址信号来进行存储器写入，读出返回请求传送，响应于包括返回目的地代码的控制***数据的传送请求，输出所述特定共享总线的总线请求信号，作为主处理器组件，响应于总线准予信号的应用，传送和输出所述返回目的地代码，并作为基于所述选择信号通过所述特定共享总线被选择的从处理器组件，接收所述返回目的地代码的输入，并基于所述控制信号和所述地址信号读出存储器数据，以读出的存储器数据作为控制***数据来进行返回请求，以及返回写入传送，响应于所述返回请求，输出所述特定共享总线的总线请求信号，作为主处理器组件，响应于总线准予信号的应用，传送和输出与所述返回目的地代码对应的选择信号，并作为基于所述选择信号通过所述特定共享总线被选择的从处理器组件，接收所述控制***数据的输入，以基于所述控制信号和所述地址信号来进行存储器写入。
在另一优选构造中，多处理器***包括：共享总线电路，其从所述多个处理器组件接收所述选择信号、所述控制信号、所述地址信号和所述控制***数据的输入，与所述特定共享总线的总线使用权利对应的选择性地和切换地输出所述信号和所述数据到特定共享总线，并基于所述选择信号通过所述特定共享总线，选择所述多个处理器组件之一作为从处理器组件，输出所述控制信号、所述地址信号和所述控制***数据，以及总线仲裁器，其在每个周期从所述多个处理器组件接受总线请求信号，并将所述特定共享总线的总线准予信号颁发到具有最高优先级的处理器组件，以仲裁随后周期的总线使用权利，其中所述处理器组件进行：写入传送，响应于所述控制***数据的传送请求，输出第一共享总线的总线请求信号，作为主处理器组件，响应于总线准予信号的应用，传送和输出所述控制***数据，并作为基于所述选择信号通过所述特定共享总线被选择的从处理器组件，接收所述控制***数据的输入，以基于所述控制信号和所述地址信号进行存储器写入，读出返回请求传送，响应于包括返回目的地代码的控制***数据的传送请求，输出所述特定共享总线的总线请求信号，作为主处理器组件，响应于总线准予信号的应用，传送和输出所述返回目的地代码，并作为基于所述选择信号通过所述特定共享总线被选择的从处理器组件，接收所述返回目的地代码的输入，并基于所述控制信号和所述地址信号来读出存储器数据，以读出的存储器数据作为控制***数据来进行返回请求，以及返回写入传送，响应于所述返回请求，输出所述特定共享总线的总线请求信号，作为主处理器组件，响应于总线准予信号的应用，传送和输出与所述返回目的地代码对应的选择信号，并作为基于所述选择信号通过所述特定共享总线被选择的从处理器组件，接收所述控制***数据的输入，以基于所述控制信号和所述地址信号进行存储器写入。
在另一优选构造中，第一共享总线电路包括：多路复用器，其从所述多个处理器组件接收所述选择信号、所述控制信号、所述地址信号和所述控制***数据的输入，以与所述特定共享总线的总线使用权利对应的选择性地和切换地输出所述信号和所述数据到所述特定共享总线，解码器，其解码所述特定共享总线上的所述选择信号，以选择所述多个处理器组件之一作为传送目的地的从处理器组件，以及多路分离器，其接收所述特定共享总线上的所述控制信号、所述地址信号和所述控制***数据的输入，以根据所述解码器的输出，切换地将所述信号和所述数据分布到传送目的地的从处理器组件，其中所述处理器组件进行：写入传送，响应于所述控制***数据的传送请求，输出第一共享总线的总线请求信号，作为主处理器组件，响应于总线准予信号的应用，传送和输出所述控制***数据，并作为基于所述选择信号通过所述特定共享总线被选择的从处理器组件，接收所述控制***数据的输入，以基于所述控制信号和所述地址信号进行存储器写入，读出返回请求传送，响应于包括返回目的地代码的控制***数据的传送请求，输出所述特定共享总线的总线请求信号，作为主处理器组件，响应于总线准予信号的应用，传送和输出所述返回目的地代码，并作为基于所述选择信号通过所述特定共享总线被选择的从处理器组件，接收所述返回目的地代码的输入，并基于所述控制信号和所述地址信号读出存储器数据，以读出的存储器数据作为控制***数据进行返回请求，以及返回写入传送，响应于所述返回请求，输出所述特定共享总线的总线请求信号，作为主处理器组件，响应于总线准予信号的应用，传送和输出与所述返回目的地代码对应的选择信号，并作为基于所述选择信号通过所述特定共享总线被选择的从处理器组件，接收所述控制***数据的输入，基于所述控制信号和所述地址信号进行存储器写入。
在另一优选构造中，所述处理器组件作为基于所述选择信号通过所述特定共享总线被选择的从处理器组件，不通过内部中断处理，而是借助于基于所述控制信号和所述地址信号的专用存储控制单元，进行存储器写入或者存储器读出返回请求。
在另一优选构造中，所述处理器组件进行中断请求传送，响应于包括中断请求的控制***数据的传送请求，输出所述特定共享总线的总线请求信号，作为主处理器组件，响应于总线准予信号的应用，传送和输出所述中断请求，基于所述选择信号通过所述特定共享总线被选择并作为从处理器组件，接收所述中断请求的输入，基于所述控制信号和所述地址信号，进行与所述中断请求对应的内部中断处理。
在另一优选构造中，所述中断请求包括中断因素和传送源代码。
在另一优选构造中，多处理器***包括调试处理组件，其根据传送路径和地址范围的一致性，探听所述多条共享总线上的所述控制***数据和所述输入/输出数据，以在调试存储器中存储该数据。
在另一优选构造中，所述处理器组件跟踪内部处理器的执行指令地址，以产生作为控制***数据的跟踪数据，并响应于对于该数据的传送请求，输出所述特定共享总线的总线请求信号，作为主处理器组件，响应于总线准予信号的应用，传送和输出所述跟踪数据。
在另一优选构造中，所述处理器组件跟踪内部处理器的执行指令地址，以产生作为控制***数据的跟踪数据，并响应于对于该数据的传送请求，输出所述特定共享总线的总线请求信号，作为主处理器组件，响应于总线准予信号的应用，传送和输出所述跟踪数据，以及所述调试处理组件作为基于所述选择信号通过所述特定共享总线被选择的从处理器组件，接收所述跟踪数据的输入，基于所述控制信号和所述地址信号，将该数据存储在调试存储器中。
在另一优选构造中，多处理器***包括：时钟产生电路，其与所述处理器组件的基本时钟信号同步地并且根据所述特定共享总线的传送业务量，产生其频率是所述基本时钟信号的频率的整数倍的总线时钟信号，仲裁同步电路，其从所述处理器组件接收所述特定共享总线的总线请求信号的输入，与所述总线时钟信号同步地将该信号输出到总线仲裁器，并从所述总线仲裁器接收所述特定共享总线的总线准予信号的输入，与所述基本时钟信号同步地将该信号输出到所述处理器组件，以及从同步电路，其通过所述特定共享总线接收所述选择信号、所述控制信号、所述地址信号和所述控制***数据的输入，与所述基本时钟信号同步地将所述信号和所述数据输出到所述处理器组件，其中，所述总线仲裁器从所述多个处理器组件通过仲裁同步电路一次在所述基本时钟信号的每个周期中接受所述特定共享总线的总线请求信号，并在所述总线时钟信号的每个总线周期中，通过所述仲裁同步电路将所述特定共享总线的总线准予信号颁发到具有最高优先级的处理器组件，以仲裁随后周期的每个总线周期中的总线使用权利。
在另一优选构造中，多处理器***包括：处理器组件，其作为所述多个处理器组件之一操作，响应于所述输入/输出数据的传送请求，输出不是所述特定共享总线的其它共享总线的总线请求信号，并作为主处理器组件，响应于总线准予信号的应用，脉冲传送所述输入/输出数据，以及处理器组件，其作为所述多个处理器组件之一操作，作为通过所述其它共享总线连接的从处理器组件，脉冲传送所述输入/输出数据。
在另一优选构造中，多处理器***包括：第二共享总线电路，其根据所述其它共享总线的总线使用权利，选择性地和切换地将作为所述其它共享总线的主处理器组件或者从处理器组件的处理器组件连接到所述其它共享总线，通过所述其它共享总线，脉冲传送主处理器组件和从处理器组件之间的所述输入/输出数据，以及第二总线仲裁器，其在每个周期中从所述多个处理器组件接受所述其它共享总线的总线请求信号，并将所述其它共享总线的总线准予信号颁发到具有最高优先级的处理器组件，以仲裁的总线使用权利。
根据发明的第二方面，一种多处理器***，具有多个处理器组件，每个处理器组件进行数据处理，以响应于控制***数据或者输入/输出数据的传送请求，获得多条共享总线的总线使用权利，并作为主处理器组件，进行多路复用传送或者脉冲传送，其中，所述处理器组件作为主，响应于所述控制***数据的传送请求，通过特定共享总线传送和输出传送目的地的选择信号、控制信号和地址信号和所述控制***数据，以及基于所述选择信号通过所述特定共享总线被选择为从处理器组件的所述处理器组件接收所述控制***数据的输入并基于所述控制信号和所述地址信号处理所述数据。
本发明的其它目的、特征和优势将从下面的具体描述中变得清楚。
附图说明
从下面的详细描述和本发明的优选实施例的附图中，可以更全面地理解本发明，然而优选实施例和附图不应该被认为是对本发明的限制，而只是用于解释和理解的目的。
在附图中：
图1是总体示出根据本发明的多处理器***的第一实施例的方框图；
图2是用于解释通过图1所示的第一共享总线的数据传送的图；
图3是示出图1的第一共享总线电路100内部结构的例子和其周围连接的例子的方框图；
图4是示出图1示出的每个处理器组件中第一共享总线的主侧和从侧的一部分接口的部分方框图；
图5是示出图3的第一共享总线传送控制***数据的例子的时序图；
图6是用于解释链接图3中所示的第一共享总线的读出返回请求传送和返回写入传送的操作序列的图；
图7是用于解释链接图3中所示的第一共享总线的读出返回请求传送和返回写入传送的操作序列的图；
图8是用于解释链接图3中所示的第一共享总线的读出返回请求传送和返回写入传送的操作序列的图；
图9是用于解释通过图1中的第二共享总线的数据传送的图；
图10是用于解释通过图1中的第二共享总线的数据传送的图；
图11是用于解释通过图1中的第二共享总线的数据传送的图；
图12是示出图1中的第二共享总线电路200的内部结构的例子和其周围连接的例子的方框图；
图13是示出了图12中的第二共享总线的输入/输出数据传送的例子的时序图；
图14是示出图1中示出的多处理器***应用到特定W-CDMA数字基带LSI中的特定例子的方框图；
图15是示出根据本发明的多处理器***的第二实施例中的每个处理器组件的一部分结构的部分方框图；
图16是示出根据本发明的多处理器***的第二实施例中的调试处理组件的一部分结构的部分方框图；
图17是示出根据本发明的多处理器***的第二实施例中的调试处理组件的一部分结构的部分方框图；
图18是总体示出根据本发明的多处理器***的第三实施例的方框图；
图19是用于解释***和增加到图18所示的多处理器***的同步电路30的***部分的图；
图20是示出图19中所示的仲裁同步电路30a结构的例子的方框图；
图21是示出图19中所示的从同步电路30b结构的例子的方框图；
图22是示出提供给图20中所示的仲裁同步电路30a和图21中所示的从同步电路30b的总线时钟信号和基本时钟信号的操作的时序图；
图23是示出图18中示出的多处理器***的第一总线仲裁器的结构例子的方框图；
图24是示出传统多处理器***的结构例子的方框图。
具体实施方式
将参考附图详细描述本发明的优选实施例。在下面的描述中，大量具体细节用于提供对本发明的详细理解。本领域的普通技术人员懂得，可以实践本发明而不限于这些特定的细节。在其它情况下，公知的结构没有详细示出，从而不对本发明造成不必要的含糊。
接下来，将参考附图描述本发明。图1是总体示出根据本发明的多处理器***的第一实施例的方框图。参考图1，根据本实施例的多处理器***包括多个处理器组件01～0n，第一和第二共享总线电路100和200，第一和第二总线仲裁器105和205和调试处理组件10。
多个处理器组件01～0n每个处理数据，与图14中所示的传统多处理器***中的处理器组件不同，将处理器组件传送的所有数据的传送数据分为两种，控制***数据和输入/输出数据，并根据控制***数据或者输入/输出数据的传送请求，获得第一或者第二共享总线的总线使用权利，以作为主进行多路复用传送或者脉冲传送。
每个处理器组件中的可能部件包括例如：内部处理器诸如MPU或者DSP，执行处理器组件中的各种操作和控制；存储设备诸如存储器或者寄存器；专用硬件加速器，进行数据处理；以及数据输入/输出设备(DMA控制器)，本发明的实施例不限于上述部件。
另外，至少一个多个处理器组件01～0n根据输入/输出数据传送请求输出第二共享总线的总线请求信号，并作为主响应于应用总线准予信号而脉冲传送输入/输出数据，如同传统的那样，并且，至少一个多个处理器组件01～0n，作为通过第二共享总线连接的从，脉冲传送输入/输出数据，如同传统的那样。
第一和第二共享总线电路100和200以彼此不同的方式，通过第一和第二共享总线，传送处理器组件01～0n之间的控制***数据和输入/输出数据。第一共享总线电路100只具有最小需要的写入传送功能，在一部分或者全部处理器组件之间的每个周期执行双向多路复用传送，而第二共享总线电路200具有被进行传送的处理器组件和受限的传送方向，执行从主到从或者从从到主的脉冲传送。这些第一和第二共享总线在一个多处理器中能够物理地存在一个或者多个。当存在多个第二共享总线时，连接到总线的处理器组件和总线规范不必要相同。
第一和第二总线仲裁器105和205在每个周期从多个处理器组件01～0n接受对第一和第二共享总线的总线请求，并将第一和第二共享总线的总线准予信号颁发到优先级最高的处理器组件，以仲裁第一和第二总线的使用权利。
调试处理组件10能够根据传送路径和地址范围的一致性来探听第一和第二共享总线上的控制***数据和输入/输出数据，并将其存储在调试存储器中以进行监测输出。
如上所述，在根据本实施例的多处理器***中，一次传送的量小并且可能在所有处理器组件之间传送的数据的代表是操作时序信号和参数设置信号，它们通过使用第一共享总线，在多个处理器组件01～0n之间，从主到从被作为控制***数据多路复用传送。另一方面，一次传送的量大且传送路径预先确定的数据的代表是流数据，它们通过使用第二共享总线，在多个处理器组件中的有限的主和从之间，被作为输入/输出数据脉冲传送。
换言之，业务量大且通过使用第一共享总线时可能影响其它传送和整个***性能的传送通过使用第二共享总线来进行。这使得尽可能地简化了第一共享总线100的规范，其中第一共享总线具有的连接目的地的数目变得复杂。
另外，调试处理组件100使得，只有在传送数据的传送路径和地址或者第一和第二共享总线的信号在期望范围内时，传送数据被探听和存储在内部调试存储器中以监测数据。此时，为了同时监测第一和第二共享总线上的数据，在不导致任何问题的情况下，调试处理组件10可具有监测数据并同时通过使用多路复用器等以增加的操作时钟速度进行切换的功能。
接下来，将详细描述根据本实施例的多处理器***中通过第一和第二共享总线的数据传送。
图2是用于解释根据本实施例的多处理器***中通过第一共享总线的数据传送的图。在图2所示的通过第一共享总线的数据传送中，动态进行传送的处理器组件将其功能改变为主或者从，从而通过第一共享总线的数据传送可在所有处理器组件之间进行。这种安排取消了特定处理器组件通过第一共享总线激活本身作为数据传送的主的需要，使得数据通过各处理器组件的总线接口之间的第一共享总线传送，允许提高传送效率和降低功耗。
图3是示出第一共享总线电路100内部结构的例子和其周围连接的例子的方框图，而图4是示出处理器组件中的第一共享总线的主侧和从侧接口的一部分的部分方框图。
参考图3，第一共享总线电路100包括多路复用器，解码器和多路分离器。这里，多路复用器从作为第一共享总线的主的处理器组件接收选择信号MSEL，控制信号MWE、MRES，地址信号MADDR和控制***数据MDBO的输入，并响应于与来自第一仲裁器105的第一共享总线的使用权利对应的信号，选择性地输出信号到第一共享总线，解码器选择第一共享总线上的选择信号，选择多个处理器组件01～0n的一个作为传送目的地的从，且多路分离器接收第一共享总线上的控制信号，地址信号和控制***数据，切换地将信号和数据分布到处理器组件，其根据解码器的输出作为第一共享总线的从操作的传送目的地。
如前所述，尽管以传统的总线，电路结构需要考虑写入传送(从主到从)和读出传送(从从到主)，本实施例的第一共享总线电路100的结构使得只考虑写入传送。即使以这样的电路结构，因为所有的处理器组件可以是主，可以实现双向数据传送以减小电路尺寸。另外，尽管图3所示的第一共享总线电路100采用MUX类型总线结构，以容易实现逻辑组成等，该电路可采取其它总线结构，诸如三状态类型，而不导致任何问题，只要容易实现和操作延迟估计可以允许。
每个处理器组件01～0n响应于传送的控制***数据传送请求，输出第一共享总线的总线请求信号MREQ，并作为主，在一个周期中，响应于总线准予信号MGRANT的应用，通过每个输出端输出传送目的地的选择信号MSEL，控制信号MWE、MRES，地址信号MADDR和控制***数据MDBO；并且另一方面，基于通过第一共享总线的选择信号被选为从，接收控制***数据的输入，并基于控制信号和地址信号来处理数据。如图4所示，每个处理器组件01～0n中的第一共享总线的接口包括：主输出单元，其编码中断请求信号以传送和输出信号作为控制***数据；和从输入单元，其暂时保持传送的和应用的控制***数据，并将其解码以产生中断请求信号。
第一仲裁器105在每个周期，从多个处理器组件01～0n接收总线请求信号MREG和优先权信号MPRI，并将第一共享总线的总线准予信号MGRANT颁发到具有最高优先级的处理器组件，以仲裁在下一个周期使用第一共享总线的总线使用权利，并输出信号到第一共享总线电路100。
图5是示出第一共享总线传送控制***数据的例子的时序图。如图5所示，第一共享总线传送的数据由两个阶段实现：请求阶段和传送阶段。请求阶段周期需要一个或者多个周期，从由处理器组件颁发总线请求信号，希望进行传送开始，直到当表示准予总线使用权利的总线准予信号变为有效时。在传送阶段，传送基本上在一个周期内进行，传送阶段周期是，由时钟信号锁存总线准予信号获得的信号是有效的且分配给当前处理器组件的周期，并且是处理器组件被允许成为主的周期。
更具体的，在总线准予信号颁发给请求阶段的主的周期随后的一个周期中，控制信号诸如地址信号和数据信号全部输出以完成传送。当数据传送结束时，发出总线请求信号。然后总线仲裁器被允许将总线使用权利分配给其它请求总线分配的处理器组件。处理器组件被主侧选择信号MSEL选择为使得从侧选择信号SSEL达到有效状态，该处理器组件成为从，在传送阶段的结束时刻锁存所有的传送数据，包括控制信号和数据信号。
如前所述，总线仲裁器105在每个周期切换总线使用权利，以便通过第一共享总线传送控制***数据，总线准予信号达到有效状态的周期随后的周期是主有权使用总线的周期。因此，每个处理器组件每次当进行控制***数据传送请求时需要向总线仲裁器进行总线请求，并根据基于总线准予的控制***数据的种类，在每个周期的多路复用模式，进行随后的写入传送，读出返回请求传送和返回写入传送或者中断请求传送。
在写入传送中，处理器组件响应于控制***数据传送请求，输出第一共享总线的总线请求信号，并作为主，根据总线准予信号的输入，传送和输出控制***数据，并且被选择信号通过第一共享总线选择为从，接收控制***数据的输入，并基于控制信号和地址信号进行存储器写入。
在读出返回请求传送中，处理器组件响应于包括返回目的地代码的控制数据的传送请求，输出第一共享总线的总线请求信号，作为主，根据总线准予信号的输入，传送和输出返回目的地代码，并被选择信号通过第一共享总线选择为从，接收返回目的地代码的输入，并基于控制信号和地址信号读出存储器数据，并进行控制***数据的返回请求。
在返回写入传送中，处理器组件响应于读出返回请求传送的返回请求，输出第一共享总线的总线请求信号，作为主，根据总线准予信号的输入，传送和输出与返回目的地代码对应的选择信号，并被选项信号通过第一共享总线选择为从，接收控制***数据的输入，并基于控制信号和地址信号进行存储器写入。
图6，7和8是用于解释链接这些读出返回请求传送和返回写入传送的操作序列的图。这里，图6，7和8分别示出了步骤1，2和3的操作。如图6，7和8所示，首先在图6的步骤1，处理器组件01响应于包括返回目的地代码的控制***数据的传送请求成为主，传送地址RADDR和要读出的存储器的返回目的地代码。此时，通过使作为控制信号之一的写入使能信号MWE成为无效状态，通知作为从的处理器组件02：该请求是读出返回请求。作为数据输出信号(MDBO)，传送该信息，请求源是处理器组件01。
接下来，在图7的步骤2，处理器组件02从内部存储器进行数据的读出返回请求。在该周期期间，总线使用权利同时被释放，允许总线仲裁器向总线分配其它数据传送。
接下来，在图8的步骤3，处理器组件02这次成为主，返回读出数据到与返回目的地代码对应的传送目的地。此时，通过使作为控制信号之一的响应信号MRES成为有效状态，进行通知：传送数据是读出数据。也可通过设置地址信号来进行通知，指示专用于读出数据返回的地址。
在这些写入传送和读出返回请求传送或者返回写入传送中，处理器组件作为基于选择信号通过第一共享总线被选择的从，基于控制信号和地址信号，不是通过内部处理器的内部中断处理，而是通过专用存储控制电路，进行存储器写入或者存储器读出返回请求。因此，增加了处理器组件之间的数据传送速度，改善了处理器组件的内部处理器中的数据处理效率。
在中断请求传送中，处理器组件借助于图4中所示的第一共享总线的接口的主输出装置和从输入装置，响应于包括中断请求的控制***数据的传送请求，输出第一共享总线的总线请求信号，作为主，响应于总线准予信号的应用，传送和输出中断请求，并且基于选择信号通过第一共享总线被选择为从，接收中断请求的输入，并基于控制信号和地址信号进行中断请求内部中断处理。此时，还可能在主，传送中断因素和传送源代码作为中断请求，以及在从，根据中断因素进行内部中断处理并还根据传送源代码进行写入传送，在完成处理时，处理结果作为主。
该中断请求传送能够将数据产生结束时刻等通知到CPU而不使用用于中断请求信号的专用线，并即使在进行增加、修改、删除中断请求信号或者物理地增加、修改、删除处理器组件时，也能够最小化其它处理器组件和共享总线的设计修改。
图9，10和11是用于解释在根据本实施例的多处理器***中通过第二共享总线的数据传送的图。通过第二共享总线的数据传送的前提是输入/输出数据的传送的传送目的地是预先确定的。因此，进行传送的处理器组件是受限的，并且非常可能主或者从是多处理器***的主机处理器、DMA控制器或者主存储器。另外，传送方向受限于写入传送，并且假定为从主到从的一个方向。在通过第二共享总线的数据传送中，根据传送方向和传送业务，可能采用的是专用总线类型和共享总线类型，在图9所示的专用总线类型中，一条总线受限于一个传送，在图10所示的共享总线类型中，一条总线在多个传送中共享。相比于考虑读出传送的电路结构，这种安排实现了更好的电路尺寸降低。图11所示的考虑主和从之间的两个方向传送的结构也没有导致任何问题。
图12是示出第二共享总线电路200的内部结构的例子和其周围连接的例子的方框图。参考图12，第二共享总线电路200包括多路复用器和多路分离器，如传统电路，多路复用器从作为第二共享总线的主来操作的处理器组件接收选择信号MSEL，控制信号MWE，地址信号MADDR和控制***数据MDATA的输入，并且响应于与来自第二仲裁器205的有权使用第二共享总线的总线对应的信号选择性地切换到第二共享总线，通过第二共享总线输出该信号到作为第二共享总线的从操作的处理器组件，而多路分离器通过第二共享总线从作为从操作的处理器组件接收控制信号SREADY的输入，切换地将该信号分布到作为主操作的作为传送目的地的处理器组件。
如前所述，在图12中，尽管考虑易于实现逻辑合成等，第二共享总线电路200具有MUX类型总线结构，但该电路可以具有类似于第一共享总线的3状态类型总线结构，而不导致任何问题，只要容易实现和操作延迟估计可以允许。
类似于现有技术，至少一个多个处理器组件01～0n响应于输入/输出数据的传送请求，输出第二共享总线的总线请求信号MREQ，并作为主，根据总线准予信号MGRABT的输入，输出控制信号MWE和地址信号MADDR，响应于控制信号MREADY，脉冲传送输入/输出MDATA，而类似于现有技术，至少一个处理器组件01～0n作为通过第二共享总线连接的从，接收控制信号SWE和地址信号SADDR的输入，并输出控制信号SREADY，脉冲传送输入/输出数据SDATA。
类似于现有技术，第二总线仲裁器205在每个周期从多个处理器组件01～0n接收第二共享总线的总线请求信号，并将第二共享总线的总线准予信号颁发到具有最高优先级的处理器组件，仲裁总线使用权利。
在第二共享总线不是共享的情况下，第二共享总线电路200和第二总线仲裁器205不必是主，且从由类似于现有技术的专用总线进行连接。图13是示出了第二共享总线传送的输入/输出数据的例子的时序图。如图13所示，在第二共享总线传送的数据中，在颁发地址信号MADDR和控制信号MWE的周期随后的周期中，例如，输出与地址对应的数据信号MDATA。首先，希望进行传送的处理器组件在时刻T2请求总线使用权利。接下来，在时刻T4，当锁存有效总线准予信号MGRANT时，主输出地址信号MADDR，使控制信号MWE成为有效状态。从识别出控制信号MWE处于有效状态，在随后时刻T5锁存地址信号MADDR。同时，主输出与地址信号MADDR对应的数据信号MDATA。从返回响应，指示是否可能写入锁存地址，作为控制信号SREADY。在时刻T6，当主锁存有效控制信号SREADY时，完成传送，从而在从侧，进行传送数据写入处理。另一方面，在考虑读出传送的总线的情况下，从与颁发有效控制信号SREADY同时地返回读出数据。
图14是示出根据本实施例的上述多处理器***应用到特定W-CDMA数字基带LSI中的特定例子的方框图。该特定例子的多处理器***包括：CCPU300，作为控制W-CDMA数字基带LSI的整个***的处理器组件；控制***数据存储器301；输入/输出数据存储器302；输入/输出数据传送DMA控制器303；处理器组件01～08，每个进行数字基带LSI的处理；调试处理组件10；第一共享总线电路100，其主要传送控制***数据并能够进行所有处理器组件之间的双向传送；第二共享总线电路200和201，其主要传送用于传送路径已经确定的接受数据和传输数据的输入/输出数据；第一和第二总线仲裁器105和205，其仲裁每条共享总线的使用权利；以及桥电路110和210，位于各共享总线和CCPU总线之间。这里，处理器组件07和08作为HSDPA处理和GSM处理的扩充处理器组件。
该特定例子的多处理器***基本上通过经由第一共享总线控制各处理器组件01～08、而处理器组件CCPU300作为主来实现。然而，CCPU300以外的其它处理器组件01～08可以是第一共享总线的主，从而在现有总线中作为从的处理器组件01～08之间的传送可以直接进行，而不使用CCPU300。更具体的，控制***数据诸如处理器组件01～08之间的操作时序信号、参数信号、状态信号和中断信号的传送直接使用第一共享总线来进行。
要由每个处理器组件处理的输入/输出数据的传送通过使用第二共享总线来进行。在图14所示的例子中，根据传送数据的传送方向，第二共享总线分为两条，第二共享总线电路200和201主要传送接收数据和传输数据的输入/输出数据。在用于接收数据的第二共享总线电路200中，接收数据从FEC，HSDPA和GSM传送到输入/输出数据存储器302，FEC，HSDPA和GSM是作为主连接的处理器组件05，07和08，而输入/输出数据存储器302作为连接为从的处理器组件。另一方面，在传输数据的第二共享总线电路201中，解调数据和传输日期从DEM和DMA控制器303经由桥电路210传输到FEC，MOD和GSM，DEM是作为主连接的处理器组件04，FEC，MOD和GSM是作为从连接的处理器组件05，06和08。
效果是：即使当复杂的控制***数据的传送发生在大业务传送的输入/输出数据的传送期间，提供使用不同的总线传送控制***数据和输入/输出数据，可以实现灵活的***。例如，可能同时传送CPU300的控制***数据和DMA控制器303的输入/输出数据。类似于在其它处理器组件之间，控制***数据的传送有可能在传送具有大量传送数据的输入/输出数据期间进行。
另外，通过使用本实施例的第一和第二共享总线构成整个多处理器***，使得处理器组件07和08作为扩充处理器组件连接用于HSDPA处理和GSM处理，可以灵活地实现这种扩充处理器组件的增加，修改和删除，而第一和第二共享总线的规范几乎不改变。
图15，16和17是示出根据本发明的多处理器***的第二实施例的每个处理器组件的一部分结构和调试处理组件的部分方框图。
根据本实施例的多处理器***的结构总体上与根据图1中所示的第一实施例的多处理器***的结构相同，除了各处理器组件和调试处理组件之外的每个模块具有相同的结构，而只有每个处理器组件和调试处理组件的内部结构有不同。
参考图15，根据本实施例的多处理器***的每个处理器组件01～0n包括：接口电路21，用于连接第一共享总线；内部处理器22，诸如DSP或者MPU，其在处理器组件内进行各种类型的操作和控制；指令代码存储设备23，其存储内部处理器22的指令代码；地址***24，具有指令地址跟踪功能。显而易见，在每个处理器组件中，提供了进行数据处理的专用硬件加速器和各种类型的寄存器和存储设备，诸如存储器。
将描述这些处理器组件01～0n的操作。首先，当由于根据本实施例的整个多处理器***和单个处理器组件的规范，处理进入了调试例程，内部处理器22诸如DSP或者MPU命令地址***24，通过使用到地址***24的控制信号开始指令地址跟踪。
接下来，地址***24监测到指令代码存储设备23的指令地址，产生跟踪数据，并将跟踪数据传送到总线接口电路21。此时，作为产生跟踪数据的方法，可以使用将所有读出指令地址不经修改的传送的方法，或者为了减少传送的跟踪数据量的目的，考虑到正常操作序列由具有简单增加的增量***执行的事实，可以使用只在发生地址跳转诸如不是正常操作的分支或者等待时产生和传送跟踪数据的方法，而没有任何问题。
最后，当输出数据存在于正常操作中时，总线接口电路21优选传送正常输出数据到总线，并只有当数据不存在时，即，在正常数据传送期间，将产生的跟踪数据传送到第一共享总线电路100，以调试处理组件10的DBGIF为传送目的地。更具体的，具有FIFO缓冲器用于传送和输出数据到第一共享数据电路100，当FIFO缓冲器中没有数据用于正常数据传送时，总线接口电路21读出和传送FIFO缓冲器中用于跟踪数据的跟踪数据。
参考图16，根据本实施例的多处理器***中的调试处理组件10包括：接收单元，其锁存共享总线上的输出数据；探听单元，用于调试，其确定共享总线上的传送路径是否满足期望条件；和两个存储器，其存储为第一和第二共享总线锁存的数据。图17中所示的结构中，这两个存储器合并为一个，被第一和第二共享总线所共享，从而这些总线被多路复用器切换而写入数据。
将描述调试处理组件10的操作。由接收单元锁存的数据包括两个操作。一个是作为第一和第二共享总线的从来操作。当传送目的地是调试处理组件10时锁存数据。另一个是执行用于调试的总线监测。在这种情况下，当在探听单元中，传送路径条件BSEL、BDEC和在第一和第二共享总线上传送的数据的写入地址SADDR满足期望范围时，接收单元锁存该数据，并将该数据写入到调试存储器中。此时，在正常从操作的情况下，写入地址SADDR成为传送的地址，而不修改，并且在总线监测操作的情况下，它成为由探听单元指定的地址。
尽管在图16和17中示出的是由调试处理组件10获得的数据写入到专用存储设备中的情况，在实际上可以使用数据直接和外部输出和监测而不写入到存储设备中的安排，而没有任何问题。
在第二实施例中，通过使用第一共享总线，将由每个处理器组件的地址跟踪功能产生的跟踪数据传送到由所有处理器组件共享的调试存储设备，导致了传统上在每个处理器组件上安装的跟踪存储器的减少。这可以通过第一共享总线的所有处理器组件都能够成为主的特性来实现。传统上每个处理器组件需要的跟踪存储器可以减少和合并为共同的调试存储设备，使得有效使用了多处理器***。
进一步的效果是：由于跟踪数据的传送使用了在正常操作中没有使用的共享总线，与总线监控功能相结合，使得同时监控在正常操作中处理器组件之间的传送数据、以及一个或者多个处理器组件的地址跟踪数据。换言之，在一次停止操作后不必读出数据，地址跟踪信息可以在正常操作期间获得。特别的，通过在发生分支等时有限地产生跟踪数据以减少数据量，可以提高地址跟踪的实时执行程度。
应该懂得，通过使用与第二实施例相同的原理，通过使用第一共享总线，在调试时，不仅地址跟踪数据，而且处理器组件内的任意调试数据信号，能够传送到调试处理组件10。
图18是示出根据本发明的多处理器***的第三实施例的总体方框图。参考图18，根据本实施例的多处理器***的整个结构是这样获得的：将各处理器组件01～0n和第一总线仲裁器105和第一共享总线电路100之间的同步电路30***和增加到根据图1所示的第一实施例的多处理器***中。除了第一总线仲裁器105以外的每个部件具有与第一实施例中的每个部件相同的结构，并且第一总线仲裁器105具有不同的内部结构。另外，尽管在图中没有示出，提供了时钟产生电路，其产生具有与处理器组件01～0n的基本时钟信号同步的基本时钟信号频率的整数倍的总线时钟信号，并根据第一共享总线的传送业务量。
图19是用于解释同步电路30***和增加到本实施例的多处理器***的一部分的图。仲裁同步电路30a***在每个多处理器组件01～0n和第一总线仲裁器105之间，且从同步电路30b***在每个处理器组件01～0n的从输入和第一共享总线电路100之间。图20和21是分别示出图19中所示的仲裁同步电路30a和从同步电路30b结构的例子的方框图，图22是示出提供给图20中所示的仲裁同步电路30a和图21中所示的从同步电路30b的总线时钟信号和基本时钟信号的操作的时序图。
图20中的仲裁同步电路30a包括额外电路，其将从每个处理器组件颁发的与基本时钟信号同步的总线请求信号MREQ与总线时钟信号同步，并将该信号作为信号BREQ传送到总线仲裁器，并且额外电路将从第一总线仲裁器105颁发的与可变总线时钟信号同步的总线准予信号BGRANT与基本时钟信号同步，并将该信号作为MGRANT传送到每个处理器组件的接口电路21。
即使当总线请求信号MREQ与基本时钟信号同步地颁发，如果总线准予信号BGRANT达到有效状态，这些额外电路在基本时钟信号的周期的剩余总线周期中，使到总线仲裁器的总线请求信号BREQ成为无效信号。另外，尽管总线准予信号BGRANT与总线时钟信号同步地颁发，可以保持总线准予信号直到基本时钟信号的下一次上升时刻，并且总线准予信号被传送到处理器组件的总线接口电路。
图21中所示的从同步电路30b包括额外电路，其将从第一共享总线电路100应用的与总线时钟信号同步的传送数据信号BSSEL、BADDR和BDBI与基本时钟信号同步，以将该信号作为信号SSEL、SADDR和SDBI传送。
尽管当从第一共享总线传送到一个从是与总线时钟信号同步的，在基本时钟的一个周期期间最多向同一个从产生一次传送，该额外电路使得传送数据能够被保持，直到基本时钟的下一次上升时刻，此时，处理器组件的总线接口电路锁存该数据。
尽管仲裁同步电路30a和从同步电路30b基本上与可变总线时钟信号同步操作，它们的特征在于：当总线时钟信号的频率最低时，即，是基本时钟信号时，内部寄存器的时钟可被停止。
图23是示出根据本实施例的多处理器***的第一总线仲裁器的结构例子的方框图。参考图23，通过向图1所示的第一总线仲裁器增加掩模功能和延迟功能，获得根据本实施例的多处理器***的第一总线仲裁器，掩模功能接收和掩模在基本时钟信号的每个周期中通过仲裁同步电路一次来自多个处理器组件的第一共享总线的总线请求信号，延迟功能在从颁发第一共享总线的总线准予信号到随后周期期间，在每个总线周期中仲裁总线使用权利，以输出信号。
有了掩模功能和延迟功能，例如如图23所示，在总线时钟信号的频率是基本时钟信号(30MHz)的一倍、两倍和四倍的情况下，第一共享总线电路100由与一个总线周期之前、两个周期之前和四个周期之前的总线仲裁结果对应的总线选择信号BSEL操作。在基本时钟的相同周期中，相同处理器组件作为从的传送最多可以进行一次，并且每个处理器组件可以在所有时刻基于基本时钟操作，而不依据总线时钟信号。
如前所述，根据本实施例的多处理器***中的第一总线仲裁器以总线时钟信号频率来操作第一共享总线电路100，该总线时钟信号频率是基本时钟信号的频率的常数倍，以便保证第一共享总线电路100的传送业务量，并防止电路尺寸由于总线物理数目增加导致的增加。
此时，由于在所有时候以时钟的常数倍操作电路导致增加切换电路的次数，增加功耗，因此总线时钟被设置为可变。例如，在第二实施例所示的传送业务量大且在调试时进行地址跟踪的处理例程中，使用快于基本时钟信号的总线时钟信号操作第一共享总线电路100。
更具体的，根据本实施例使用可变时钟的第一共享总线电路100构造为通过使用专用硬件在所有时候监测各种信号，使得不进行完全动态时钟切换，但在实际中，从CPU等颁发切换信号，以仅当整个***的处理例程进入传送业务量大的例程时或者仅当满足其它特定条件时，切换总线时钟。
对于同步电路30和第一总线仲裁器，例如，只需要图22中示出的开始位置信号sta。基本时钟信号具有30MHz，而可变总线时钟信号具有30MHz，60MHz和120MHz，开始位置信号sta只在基本时钟信号上升时刻与可变总线时钟信号同步的一个周期达到有效状态。在处理器组件中，在第一共享总线的数据输出侧，不需要额外电路。
通过将总线的操作时钟设置为可变(常数倍)，本实施例的多处理器***使得能够在更宽的范围内保证传送业务量，同时比增加总线物理数量的情况更好地抑制电路尺寸的开销。这增加了灵活处理产生新传送业务量的可能性，允许更容易地扩充。另外，与具有所有时候总线操作时钟设置为快的高速传送总线相比，可变时钟仅当需要时设置为快，实现了功耗降低。
而且，通过例如在多次进行传送的处理例程中以及在调试时使用高速总线操作时钟，在宏观***级别控制总线操作时钟的切换，可以实现相对于电路尺寸和功耗的有效***。最后，当与基本时钟同步地操作共享总线时，可以停止在同步电路30中的所有寄存器的输入时钟，以实现低功耗。
如前所述，本发明具有如下效果。
第一个效果是有效进行所有处理器组件之间的传送和高速数据传送，同时抑制电路尺寸的增加。
原因如下：不象传统处理器组件，具有了处理器组件传送的每个数据的传送数据分为两类，控制***数据和输入/输出数据，根据本发明的处理器组件响应于请求传送控制***数据或者输入/输出数据，获得第一或者第二共享总线的使用权利，并作为主，进行数据的多路复用传送或者脉冲传送，允许第一共享总线进行所有处理器组件之间的传送，并且具有仅最小所需的写入传送功能，当为写入传送读出返回请求时以及在返回数据准备好之前期间，释放总线使用权利，总线能够被分配给需要其它传送的处理器组件，而第二共享总线具有受限的所连接的处理器组件和传送方向。
第二个效果时加速所有处理器组件之间的控制***数据的传送以及每个处理器组件中的数据处理，以降低功耗，从而加速整个多处理器***并减少其中的功耗。
原因是：对于通过第一共享总线传送控制***数据本身，不需激活处理器组件作为特定主；数据能够通过第一共享总线在各处理器组件的总线接口之间传送；在每个处理器组件中的内部处理器的处理不必要；以及可以根据传送业务量，以比处理器组件的基本时钟信号的周期快整数倍的总线周期操作第一共享总线电路。
第三个效果是具有优秀的扩充容易度和资源重用，并减少多处理器***的开发周期，从而进一步减少开发费用。
原因是：即使当由于遵循***规范改变增加和改变处理器组件而在处理器组件之间产生不期望的传送路径时，还可以通过允许所有处理器组件之间传送的第一共享总线，传送包括中断请求的控制***数据，灵活对付增加或者修改，而几乎不需要改变整个总线规范和连接安排，并且通过增加或者改变第二共享总线的连接安排，还可以对付处理器组件之间数据不期望的大量传送的增加和修改。
第四个效果是便于测试和调试。
原因是：通过使用在正常操作中第一共享总线不使用的周期，由每个处理器组件的地址跟踪功能产生的跟踪数据传送到所有处理器组件公用的调试存储设备；与总线监测功能的结合使得可以同时监测在正常操作中的处理器组件之间的传送数据以及一个或者多个处理器组件的地址跟踪数据；以及可以根据传送业务量，以比处理器组件的基本时钟信号的周期快整数倍的总线周期来操作第一共享总线电路。
尽管已经参考示例性实施例示出和描述了本发明，本领域的普通技术人员应该懂得，可以对前述实施例作为各种其它改变、省略和增加，而不偏离本发明的精神和范围。因此，本发明应被理解为不限于上述特定实施例，而是包括所有可能的实施例，它们能够参考随附的权利要求的特征进行实施。

Claims (17)

1.一种多处理器***，具有多个处理器组件，每个处理器组件进行数据处理，以响应于控制***数据或者输入/输出数据的传送请求，获取多条共享总线的总线使用权利，并作为主处理器组件，进行多路复用传送或者脉冲传送，其中，
所述处理器组件之一能够响应于所述控制***数据的传送请求，输出特定共享总线的总线请求信号，并能够作为主处理器组件，响应于总线准予信号的应用，传送和输出传送目的地的选择信号、控制信号和地址信号以及所述控制***数据，以及
所述处理器组件之一能够基于所述选择信号通过所述特定共享总线被选择为从处理器组件，以接收所述控制***数据的输入并且基于所述控制信号和所述地址信号处理该数据。
2.如权利要求1所述的多处理器***，其中多条共享总线包括第一共享总线和第二共享总线。
3.如权利要求1所述的多处理器***，包括：
共享总线电路，其从所述多个处理器组件接收所述选择信号、所述控制信号、所述地址信号和所述控制***数据的输入，与所述特定共享总线的总线使用权利对应的选择性地和切换地输出所述信号和所述数据到特定共享总线，并基于所述选择信号通过所述特定共享总线来选择所述多个处理器组件之一作为从处理器组件，以输出所述控制信号、所述地址信号和所述控制***数据，以及
总线仲裁器，其在每个周期内从所述多个处理器组件接受总线请求信号，并将所述特定共享总线的总线准予信号颁发给具有最高优先级的处理器组件，以仲裁随后周期的总线使用权利。
4.如权利要求3所述的多处理器***，其中所述共享总线电路包括：
多路复用器，其从所述多个处理器组件接收所述选择信号、所述控制信号、所述地址信号和所述控制***数据的输入，以与所述特定共享总线的总线使用权利对应的选择性地和切换地输出所述信号和所述数据到所述特定共享总线，
解码器，其解码所述特定共享总线上的所述选择信号，以选择所述多个处理器组件之一作为传送目的地的从处理器组件，以及
多路分离器，其接收所述特定共享总线上的所述控制信号、所述地址信号和所述控制***数据的输入，以根据所述解码器的输出，切换地将所述信号和所述数据分布到传送目的地的从处理器组件。
5.如权利要求1所述的多处理器***，其中所述处理器组件执行：
写入传送，响应于所示控制***数据的传送请求，输出所述特定共享总线的总线请求信号，作为主处理器组件，响应于总线准予信号的应用，传送和输出所述控制***数据，并作为基于所述选择信号通过所述特定共享总线被选择的从处理器组件，接收所述控制***数据的输入，以基于所述控制信号和所述地址信号来进行存储器写入，
读出返回请求传送，响应于包括返回目的地代码的控制***数据的传送请求，输出所述特定共享总线的总线请求信号，作为主处理器组件，响应于总线准予信号的应用，传送和输出所述返回目的地代码，并作为基于所述选择信号通过所述特定共享总线被选择的从处理器组件，接收所述返回目的地代码的输入，并基于所述控制信号和所述地址信号读出存储器数据，以读出的存储器数据作为控制***数据来进行返回请求，以及
返回写入传送，响应于所述返回请求，输出所述特定共享总线的总线请求信号，作为主处理器组件，响应于总线准予信号的应用，传送和输出与所述返回目的地代码对应的选择信号，并作为基于所述选择信号通过所述特定共享总线被选择的从处理器组件，接收所述控制***数据的输入，以基于所述控制信号和所述地址信号来进行存储器写入。
6.如权利要求1所述的多处理器***，包括：
共享总线电路，其从所述多个处理器组件接收所述选择信号、所述控制信号、所述地址信号和所述控制***数据的输入，与所述特定共享总线的总线使用权利对应的选择性地和切换地输出所述信号和所述数据到特定共享总线，并基于所述选择信号通过所述特定共享总线，选择所述多个处理器组件之一作为从处理器组件，输出所述控制信号、所述地址信号和所述控制***数据，以及
总线仲裁器，其在每个周期从所述多个处理器组件接受总线请求信号，并将所述特定共享总线的总线准予信号颁发到具有最高优先级的处理器组件，以仲裁随后周期的总线使用权利，
其中所述处理器组件进行：
写入传送，响应于所述控制***数据的传送请求，输出第一共享总线的总线请求信号，作为主处理器组件，响应于总线准予信号的应用，传送和输出所述控制***数据，并作为基于所述选择信号通过所述特定共享总线被选择的从处理器组件，接收所述控制***数据的输入，以基于所述控制信号和所述地址信号进行存储器写入，
读出返回请求传送，响应于包括返回目的地代码的控制***数据的传送请求，输出所述特定共享总线的总线请求信号，作为主处理器组件，响应于总线准予信号的应用，传送和输出所述返回目的地代码，并作为基于所述选择信号通过所述特定共享总线被选择的从处理器组件，接收所述返回目的地代码的输入，并基于所述控制信号和所述地址信号来读出存储器数据，以读出的存储器数据作为控制***数据来进行返回请求，以及
返回写入传送，响应于所述返回请求，输出所述特定共享总线的总线请求信号，作为主处理器组件，响应于总线准予信号的应用，传送和输出与所述返回目的地代码对应的选择信号，并作为基于所述选择信号通过所述特定共享总线被选择的从处理器组件，接收所述控制***数据的输入，以基于所述控制信号和所述地址信号进行存储器写入。
7.如权利要求1所述的多处理器***，还包括第一共享总线电路，所述第一共享总线电路包括：
多路复用器，其从所述多个处理器组件接收所述选择信号、所述控制信号、所述地址信号和所述控制***数据的输入，以与所述特定共享总线的总线使用权利对应的选择性地和切换地输出所述信号和所述数据到所述特定共享总线，
解码器，其解码所述特定共享总线上的所述选择信号，以选择所述多个处理器组件之一作为传送目的地的从处理器组件，以及
多路分离器，其接收所述特定共享总线上的所述控制信号、所述地址信号和所述控制***数据的输入，以根据所述解码器的输出，切换地将所述信号和所述数据分布到传送目的地的从处理器组件，
其中所述处理器组件进行：
写入传送，响应于所述控制***数据的传送请求，输出第一共享总线的总线请求信号，作为主处理器组件，响应于总线准予信号的应用，传送和输出所述控制***数据，并作为基于所述选择信号通过所述特定共享总线被选择的从处理器组件，接收所述控制***数据的输入，以基于所述控制信号和所述地址信号进行存储器写入，
读出返回请求传送，响应于包括返回目的地代码的控制***数据的传送请求，输出所述特定共享总线的总线请求信号，作为主处理器组件，响应于总线准予信号的应用，传送和输出所述返回目的地代码，并作为基于所述选择信号通过所述特定共享总线被选择的从处理器组件，接收所述返回目的地代码的输入，并基于所述控制信号和所述地址信号读出存储器数据，以读出的存储器数据作为控制***数据进行返回请求，以及
返回写入传送，响应于所述返回请求，输出所述特定共享总线的总线请求信号，作为主处理器组件，响应于总线准予信号的应用，传送和输出与所述返回目的地代码对应的选择信号，并作为基于所述选择信号通过所述特定共享总线被选择的从处理器组件，接收所述控制***数据的输入，基于所述控制信号和所述地址信号进行存储器写入。
8.如权利要求5所述的多处理器***，其中，
所述处理器组件作为基于所述选择信号通过所述特定共享总线被选择的从处理器组件，不通过内部中断处理，而是借助于基于所述控制信号和所述地址信号的专用存储控制单元，进行存储器写入或者存储器读出返回请求。
9.如权利要求5所述的多处理器***，其中，
所述处理器组件进行中断请求传送，响应于包括中断请求的控制***数据的传送请求，输出所述特定共享总线的总线请求信号，作为主处理器组件，响应于总线准予信号的应用，传送和输出所述中断请求，基于所述选择信号通过所述特定共享总线被选择并作为从处理器组件，接收所述中断请求的输入，基于所述控制信号和所述地址信号，进行与所述中断请求对应的内部中断处理。
10.如权利要求9所述的多处理器***，其中，
所述中断请求包括中断因素和传送源代码。
11.如权利要求1所述的多处理器***，包括：
调试处理组件，其根据传送路径和地址范围的一致性，探听所述多条共享总线上的所述控制***数据和所述输入/输出数据，以在调试存储器中存储该数据。
12.如权利要求1所述的多处理器***，其中，
所述处理器组件跟踪内部处理器的执行指令地址，以产生作为控制***数据的跟踪数据，并响应于对于该数据的传送请求，输出所述特定共享总线的总线请求信号，作为主处理器组件，响应于总线准予信号的应用，传送和输出所述跟踪数据。
13.如权利要求11所述的多处理器***，其中，
所述处理器组件跟踪内部处理器的执行指令地址，以产生作为控制***数据的跟踪数据，并响应于对于该数据的传送请求，输出所述特定共享总线的总线请求信号，作为主处理器组件，响应于总线准予信号的应用，传送和输出所述跟踪数据，以及
所述调试处理组件作为基于所述选择信号通过所述特定共享总线被选择的从处理器组件，接收所述跟踪数据的输入，基于所述控制信号和所述地址信号，将该数据存储在调试存储器中。
14.如权利要求1所述的多处理器***，包括：
时钟产生电路，其与所述处理器组件的基本时钟信号同步地并且根据所述特定共享总线的传送业务量，产生其频率是所述基本时钟信号的频率的整数倍的总线时钟信号，
仲裁同步电路，其从所述处理器组件接收所述特定共享总线的总线请求信号的输入，与所述总线时钟信号同步地将该信号输出到总线仲裁器，并从所述总线仲裁器接收所述特定共享总线的总线准予信号的输入，与所述基本时钟信号同步地将该信号输出到所述处理器组件，以及
从同步电路，其通过所述特定共享总线接收所述选择信号、所述控制信号、所述地址信号和所述控制***数据的输入，与所述基本时钟信号同步地将所述信号和所述数据输出到所述处理器组件，其中，
所述总线仲裁器从所述多个处理器组件通过仲裁同步电路一次在所述基本时钟信号的每个周期中接受所述特定共享总线的总线请求信号，并在所述总线时钟信号的每个总线周期中，通过所述仲裁同步电路将所述特定共享总线的总线准予信号颁发到具有最高优先级的处理器组件，以仲裁随后周期的每个总线周期中的总线使用权利。
15.如权利要求1所述的多处理器***，包括：
处理器组件，其作为所述多个处理器组件之一操作，响应于所述输入/输出数据的传送请求，输出不是所述特定共享总线的其它共享总线的总线请求信号，并作为主处理器组件，响应于总线准予信号的应用，脉冲传送所述输入/输出数据，以及
处理器组件，其作为所述多个处理器组件之一操作，作为通过所述其它共享总线连接的从处理器组件，脉冲传送所述输入/输出数据。
16.如权利要求15所述的多处理器***，包括：
第二共享总线电路，其根据所述其它共享总线的总线使用权利，选择性地和切换地将作为所述其它共享总线的主处理器组件或者从处理器组件的处理器组件连接到所述其它共享总线，通过所述其它共享总线，脉冲传送主处理器组件和从处理器组件之间的所述输入/输出数据，以及
第二总线仲裁器，其在每个周期中从所述多个处理器组件接受所述其它共享总线的总线请求信号，并将所述其它共享总线的总线准予信号颁发到具有最高优先级的处理器组件，以仲裁的总线使用权利。
17.如权利要求15所述的多处理器***，其中
所述主处理器组件在一个周期内传送和输出传送目的地的所述选择信号、所述控制信号和所述地址信号，以及所述控制***数据。
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