CN112019203B - 一种电平转换电路 - Google Patents

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Abstract

本发明实施例公开了一种电平转换电路，包括：上拉电路、下拉电路以及输出节点；上拉电路耦接至第一电源，下拉电路耦接至上拉电路以及地端之间，下拉电路还耦接至输入信号，上拉电路以及下拉电路耦接至输出节点；上拉电路与下拉电路的共同作用使电平转换电路输出一对输出信号；在输入信号发生电平翻转时，上拉电路上拉输出信号的低电平至高电平，下拉电路下拉输出信号的高电平至低电平，以进行输出信号的电平翻转；电平转换电路还包括：辅助下拉电路，耦接至输出节点以及地端之间，辅助下拉电路还耦接至输入信号,在输入信号发生电平翻转时，辅助下拉电路下拉输出信号的高电平至低电平。本发明实施例中的技术方案可以提升电平转换电路的下拉能力。

Description

一种电平转换电路
技术领域
本发明涉及电路领域，尤其涉及一种电平转换电路。
背景技术
在现代集成电路***中，为了获得较高速度，其核心逻辑(Core circuit)单元通常在较低的电压下工作，而输入/输出(Intput/Output)单元基于稳定考虑，通常在较高的电压下工作。由于操作电压的不同，核心逻辑单元与输入/输出单元之间需设以电平转换电路，以使得电平绝对值较低的逻辑信号能转换成电平绝对值较高的逻辑信号，这种转换电路称为电平转换电路。
在电平转换电路的输入电压较低的情况下，电平转换电路的下拉能力受到输入电压的影响，下拉能力较弱，输出电压无法正常翻转。
如何提升电平转换电路的下拉能力成为亟待解决的问题。
发明内容
本发明解决的问题是提升电平转换电路的下拉能力。
为解决上述问题，本发明提供一种电平转换电路，包括：上拉电路、下拉电路以及输出节点；其中，所述上拉电路耦接至第一电源，所述下拉电路耦接至所述上拉电路以及地端之间，所述下拉电路还耦接至所述输入信号，所述上拉电路以及所述下拉电路耦接至所述输出节点；所述上拉电路与下拉电路的共同作用使所述电平转换电路基于所述输入信号，通过所述输出节点输出一对高低电平的输出信号；在所述输入信号发生电平翻转时，所述上拉电路适于上拉所述输出信号的低电平至所述高电平，所述下拉电路适于下拉所述输出信号的高电平至所述低电平，以进行所述输出信号的电平翻转；所述电平转换电路还包括：辅助下拉电路，所述辅助下拉电路耦接至所述输出节点以及所述地端之间，所述辅助下拉电路还耦接至所述输入信号以及控制信号,在所述输入信号发生电平翻转时，所述辅助下拉电路基于所述控制信号的控制，下拉所述输出信号的高电平至所述低电平。
可选的，所述辅助下拉电路包括：开关子电路以及辅助下拉子电路；所述开关子电路适于耦接至所述输出节点以及所述地端之间，所述开关子电路还耦接至所述控制信号，所述开关子电路适于在所述控制信号的控制下接通或断开，以接通或断开所述辅助下拉子电路；所述辅助下拉子电路耦接至所述开关子电路以及所述地端之间，所述辅助下拉子电路还耦接至所述输入信号，所述辅助下拉子电路适于在所述输入信号发生电平翻转时，下拉所述输出信号的高电平至所述低电平。
可选的，所述所述辅助下拉子电路由厚栅氧化层晶体管组成。
可选的，所述输入信号包括正向输入信号以及反向输入信号，所述输出节点包括第一输出节点以及第二输出节点，所述开关子电路包括第一NMOS管以及第二NMOS管，所述辅助下拉子电路包括第三NMOS管以及第四NMOS管；所述第一NMOS管的源极耦接至所述第三NMOS管的漏极，所述第一NMOS管的漏极耦接至所述第一输出节点，所述第一NMOS管的栅极耦接至所述控制信号；所述第二NMOS管的源极耦接至所述第四NMOS管的漏极，所述第二NMOS管的漏极耦接至所述第二输出节点，所述第二NMOS管的栅极耦接至所述控制信号；所述第三NMOS管的源极耦接至所述地端，所述第三NMOS管的栅极耦接至所述正向输入信号；所述第四NMOS管的源极耦接至所述地端，所述第四NMOS管的栅极耦接至所述反向输入信号。
可选的，所述辅助下拉电路还包括：辅助限压子电路，所述辅助限压子电路耦接至所述开关子电路以及所述辅助下拉子电路之间，所述辅助限压子电路还耦接至第二电源，所述第二电源的电压值小于所述第一电源的电压值；所述辅助限压子电路由厚栅氧化层晶体管组成，所述辅助下拉子电路由薄栅氧化层晶体管组成，所述辅助限压子电路适于在所述第二电源的作用下保持接通。
可选的，所述辅助限压子电路包括第五NMOS管以及第六NMOS管；所述第五NMOS管的源极耦接至所述辅助下拉子电路，所述第五NMOS管的漏极耦接至所述开关子电路，所述第五NMOS管的栅极耦接至所述第二电源；所述第六NMOS管的源极耦接至所述辅助下拉子电路，所述第六NMOS管的漏极耦接至所述开关子电路，所述第六NMOS管的栅极耦接至所述第二电源。
可选的，所述电平转换电路还包括：辅助上拉电路，所述辅助上拉电路耦接至所述第一电源、所述输出节点以及控制信号，所述辅助上拉电路适于在所述控制信号的控制下，在所述输入信号的发生电平翻转时，上拉所述输出信号的低电平至所述高电平。
可选的，所述辅助上拉电路包括：辅助上拉子电路以及辅助上拉控制子电路；所述辅助上拉子电路耦接至所述第一电源以及所述输出节点，所述辅助上拉子电路适于在所述输入信号发生电平翻转时，上拉所述输出信号的低电平至所述高电平；所述辅助上拉控制子电路的控制端接入所述控制信号，所述辅助上拉控制子电路耦接至所述输出节点以及所述辅助上拉子电路，所述辅助上拉控制子电路适于在所述控制信号的作用下接通或断开，以控制所述辅助上拉子电路上拉所述输出信号的低电平至所述高电平。
可选的，所述输出节点包括第一输出节点以及第二输出节点，所述辅助上拉子电路包括第一PMOS管以及第二PMOS管，所述辅助上拉控制子电路包括第三PMOS管以及第四PMOS管；所述第一PMOS管的源极耦接至所述第一电源，所述第一PMOS管的漏极耦接至所述第三PMOS管的源极，所述第一PMOS管的栅极耦接至所述第二输出节点；所述第二PMOS管的源极耦接至所述第一电源，所述第二PMOS管的漏极耦接至所述第四PMOS管的源极，所述第二PMOS管的栅极耦接至所述第一输出节点；所述第三PMOS管的漏极耦接至所述第一输出节点，所述第三PMOS管的栅极耦接至所述控制信号；所述第四PMOS管的漏极耦接至所述第二输出节点，所述第四PMOS管的栅极耦接至所述控制信号。
可选的，所述输入信号包括正向输入信号以及反向输入信号，所述输出节点包括第一输出节点以及第二输出节点，所述下拉电路包括第七NMOS管、第八NMOS管、第九NMOS管以及第十NMOS管；所述第七NMOS管的源极耦接至所述第九NMOS管的漏极，所述第七NMOS管的漏极耦接至所述第一输出节点，所述第七NMOS管的栅极耦接至所述第二电源；所述第八NMOS管的源极耦接至所述第十NMOS管的漏极，所述第八NMOS管的漏极耦接至所述第二输出节点，所述第八NMOS管的栅极耦接至所述第二电源；所述第九NMOS管的源极耦接至所述地端，所述第九NMOS管的栅极耦接至所述正向输入信号；所述第十NMOS管源极耦接至所述地端，所述第十NMOS管的栅极耦接至所述反向输入信号；其中，所述第七NMOS管以及所述第八NMOS管为耗尽型厚栅氧化层晶体管，所述第九NMOS管以及所述第十NMOS管为薄栅氧化层晶体管。
可选的，所述输入信号包括正向输入信号以及反向输入信号，所述输出节点包括第一输出节点以及第二输出节点，所述上拉电路包括第五PMOS管、第六PMOS管、第七PMOS管以及第八PMOS管；所述第五PMOS管的源极耦接至所述第一电源，所述第五PMOS管的漏极耦接至所述第七PMOS管的源极，所述第五PMOS管的栅极耦接至所述第二输出节点；所述第六PMOS管的源极耦接至所述第一电源，所述第六PMOS管的漏极耦接至所述第八PMOS管的源极，所述第六PMOS管的栅极耦接至所述第一输出节点；所述第七PMOS管的漏极耦接至所述第一输出节点，所述第七PMOS管的栅极耦接至所述正向输入信号；所述第八PMOS管的漏极耦接至所述第二输出节点，所述第八PMOS管的栅极耦接至所述反向输入信号。
可选的，所述输出信号的高电平为所述第一电源的电压值，所述输出信号的低电平为零。
与现有技术相比，本发明的技术方案具有以下有益效果：
本发明实施例中，电平转换电路包括上拉电路、下拉电路以及输出节点，其中，所述上拉电路耦接至第一电源，所述下拉电路耦接至所述上拉电路以及地端之间，所述下拉电路还耦接至所述输入信号，所述上拉电路以及所述下拉电路耦接至所述输出节点，所述上拉电路与下拉电路的共同作用使所述电平转换电路基于所述输入信号，通过所述输出节点输出一对高低电平的输出信号，在所述输入信号发生电平翻转时，所述上拉电路适于上拉所述输出信号的低电平至所述高电平，所述下拉电路适于下拉所述输出信号的高电平至所述低电平，以进行所述输出信号的电平翻转，所述电平转换电路还包括：辅助下拉电路，所述辅助下拉电路耦接至所述输出节点以及所述地端之间，所述辅助下拉电路还耦接至所述输入信号以及控制信号,在所述输入信号发生电平翻转时，所述辅助下拉电路基于所述控制信号的控制，下拉所述输出信号的高电平至所述低电平。辅助下拉电路在控制信号的控制下，可以作用于所述输出节点，在输入信号发生电平翻转时，可以辅助下拉所述输出信号的高电平至低电平，从而，可以提升电平转换电路的下拉能力。
附图说明
图1是一种电平转换电路的结构示意图；
图2是另一种电平转换电路的结构示意图；
图3是本发明实施例中一种电平转换电路的结构示意图；
图4是本发明实施例中一种辅助下拉电路的结构示意图；
图5是本发明实施例中一种辅助上拉电路的结构示意图；
图6是本发明一具体实施例中电平转换电路的结构示意图；
图7是本发明另一具体实施例中电平转换电路的结构示意图；
图8是本发明实施例中电平转换电路的输入信号与输出信号的波形图。
具体实施方式
由背景技术可知，如何提升电平转换电路的下拉能力成为亟待解决的问题。
在一种电平转换电路中，电平转换电路适于将输入端接入的输入信号转换为输出信号通过输出端输出，例如，参考图1所示的电平转换电路中，电平转换电路被配置为将输入信号INP/INN转换为第一电源VDDH供电的第一电压域中的输出信号输出，其中，输入信号INP/INN为第二电源供电的第二电压域中的信号，输出信号经输出端ON/OUT输出。
图2示出了另一种电平转换电路，图2所示电路原理与图1类似，以下结合图1以及图2进行详细说明。
参照图1或图2所示电平转换电路，第二电源VDDL的电压值可能小于第一电源VDDH的电压值，而在一些例子中，第二电源VDDL和第一电源VDDH的电压值可以大体上相同。在涉及包括具有逻辑单元以及存储器单元的集成电路***中，第二电源VDDL可以被称为逻辑供电电压，第一电源VDDH可以被称为存储器供电电压。
在图1或图2所示电平转换电路中，电平转换电路可以包括上拉电路11以及下拉电路12。其中，上拉电路11可以包括上拉晶体管MP5和MP6，其可以配置有P沟道金属氧化物半导体(p-channel metal oxide semiconductor，PMOS)装置或P沟道场效应晶体管(p-channel field effect transistor，PFET)，下拉电路12可以包括下拉晶体管MN9和MN10，其可以配置有N沟道金属氧化物半导体(n-channel metal oxide semiconductor，NMOS)装置或N沟道场效应晶体管(n-channel field effect transistor，NFET)。
在图2所示电平转换电路中，上拉电路11还可以包括上拉晶体管MP7和MP8，可以被配置为PMOS装置或PFET，下拉电路还可以包括下拉晶体管MN7和MN8，可以被配置为NMOS装置或NFET。
继续参考图1或图2所示电平转换电路，当输入信号INP为高电平，输入信号INN为低电平时，此时输出端ON输出低电平输出信号，输出端OUT输出高电平输出信号。当输入信号INP从高电平向低电平翻转时，逐渐关断下拉晶体管MN9，输出端ON的输出信号被释放，上拉晶体管MP6逐渐关断，与此同时，输入信号INN从低电平向高电平翻转，输出端OUT的输出信号被下拉晶体管MN10下拉，上拉晶体管MP5打开开始上拉输出端ON的输出信号，实现输出信号的电平翻转。
但是，当输入信号INP从高电平向低电平翻转时，下拉晶体管MN9以及上拉晶体管MP6处于强开启状态，此时输入信号INN从低电平向高电平翻转时，开启下拉晶体管MN10，下拉晶体管MN10与上拉晶体管MP6相互作用，如果下拉晶体管MN10的下拉能力太弱，输出端OUT输出的输出信号将无法被正常下拉，从而上拉晶体管MP5无法打开，输出端ON输出的输出信号也无法被正常上拉。
尤其是当输入电压过低时，下拉晶体管MN9/MN10的下拉能力更弱，导致输出端ON/OUT输出的输出信号无法正常翻转，下拉电路12的下拉能力有待提升。
本发明实施例中，电平转换电路包括上拉电路、下拉电路以及输出节点，其中，所述上拉电路耦接至第一电源，所述下拉电路耦接至所述上拉电路以及地端之间，所述下拉电路还耦接至所述输入信号，所述上拉电路以及所述下拉电路耦接至所述输出节点，所述上拉电路与下拉电路的共同作用使所述电平转换电路基于所述输入信号，通过所述输出节点输出一对高低电平的输出信号，在所述输入信号发生电平翻转时，所述上拉电路适于上拉所述输出信号的低电平至所述高电平，所述下拉电路适于下拉所述输出信号的高电平至所述低电平，以进行所述输出信号的电平翻转，所述电平转换电路还包括：辅助下拉电路，所述辅助下拉电路耦接至所述输出节点以及所述地端之间，所述辅助下拉电路还耦接至所述输入信号以及控制信号,在所述输入信号发生电平翻转时，所述辅助下拉电路基于所述控制信号的控制，下拉所述输出信号的高电平至所述低电平。辅助下拉电路在控制信号的控制下，可以作用于所述输出节点，在输入信号发生电平翻转时，可以辅助下拉所述输出信号的高电平至低电平，从而，可以提升电平转换电路的下拉能力。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明具体实施例做进一步详细的说明。
参照图3所示的一种电平转换电路的结构示意图，在具体实施中，电平转换电路30可以包括：上拉电路31、下拉电路32以及输出节点33。
其中，所述上拉电路31耦接至第一电源，所述下拉电路32耦接至所述上拉电路31以及地端之间，所述下拉电路32还耦接至所述输入信号，所述上拉电路31以及所述下拉电路32耦接至所述输出节点33。
在具体实施中，所述上拉电路31与下拉电路32的共同作用使所述电平转换电路30基于所述输入信号，通过所述输出节点33输出一对高低电平的输出信号。具体的，在所述输入信号发生电平翻转时，所述上拉电路31适于上拉所述输出信号的低电平至所述高电平，所述下拉电路32适于下拉所述输出信号的高电平至所述低电平，以进行所述输出信号的电平翻转。
在本发明实施例中，所述电平转换电路30还可以包括：辅助下拉电路34，所述辅助下拉电路34耦接至所述输出节点33以及所述地端之间，所述辅助下拉电路34还耦接至所述输入信号以及控制信号,在所述输入信号发生电平翻转时，所述辅助下拉电路34基于所述控制信号的控制，下拉所述输出信号的高电平至所述低电平。
在具体实施中，第一电源可以是前文所述的第一电源VDDH，可以是为存储器供电的电源。电平转换电路30经上拉电路31以及下拉电路32作用后通过输出节点33输出的输出信号可以是前文输出端ON/OUT输出的输出信号。其中，输出信号的高电平为所述第一电源的电压值，所述输出信号的低电平为零。
本领域技术人员可以理解的是，本发明实施例中所述“耦接”为直接连接或间接连接，后文中“耦接”的含义一致，不进行一一说明。
图6示出了本发明一具体实施例中电平转换电路的结构示意图，在具体实施中，电平转换电路的上拉电路31以及下拉电路32可以配置为与图2所示电平转换电路的电路结构一致，或者也可以是其他的结构，对此不做限制，以下以图6为例进行详细说明。
如前所述，输入信号可以包括正向输入信号INP以及反向输入信号INN，输出端可以包括输出端ON以及输出端OUT，参考图6，输出端ON以及输出端OUT可以对应于第一输出节点N1以及第二输出节点N2。
本领域技术人员可以理解的是，本发明实施例中的“第一”、“第二”仅为表述方便，并不代表对其实现方式的具体限制。
在具体实施中，下拉电路32可以包括第七NMOS管MN7、第八NMOS管MN8、第九NMOS管MN9以及第十NMOS管MN10。
其中，所述第七NMOS管MN7的源极耦接至所述第九NMOS管MN9的漏极，所述第七NMOS管MN7的漏极耦接至所述第一输出节点N1，所述第七NMOS管MN7的栅极耦接至所述第二电源VDDL。
第八NMOS管MN8的源极耦接至所述第十NMOS管MN10的漏极，所述第八NMOS管MN8的漏极耦接至所述第二输出节点N2，所述第八NMOS管MN8的栅极耦接至所述第二电源VDDL。
第九NMOS管MN9的源极耦接至所述地端VSS，所述第九NMOS管MN9的栅极耦接至所述正向输入信号INP。
第十NMOS管MN10源极耦接至所述地端VSS，所述第十NMOS管MN10的栅极耦接至所述反向输入信号INN。
在具体实施中，所述第九NMOS管MN9以及所述第十NMOS管MN10为薄栅氧化层晶体管，由于薄栅氧化层晶体管的阈值电压小于厚栅氧化层晶体管的阈值电压，从而可以提升第九NMOS管MN9以及第十NMOS管MN10的过驱动电压，使第九NMOS管MN9以及第十NMOS管MN10获得更大的电流驱动能力，进而可以增大第九NMOS管MN9以及第十NMOS管MN10的下拉能力。
进一步，所述第七NMOS管MN7以及所述第八NMOS管MN8可以为耗尽型厚栅氧化层晶体管(Native MOS)，耗尽型厚栅氧化层晶体管的阈值电压为负值，从而可以使第七NMOS管MN7以及第八NMOS管MN8在栅极电压大于源极电压的条件下即可处于开启状态。
在本发明具体实施中，第七NMOS管MN7栅极接至第二电源VDDL，从而第七NMOS管MN7的源极电压最高不会超过第二电源VDDL的电压值与其阈值电压之和，从而可以使第九NMOS管MN9的最大源漏电压降不会超过第二电源VDDL的电压值与第七NMOS管MN7的阈值电压之和，进而可以避免第九NMOS管MN9工作在过压状态。第八NMOS管MN8以及第十NMOS管MN10的原理类似，不再赘述。
继续参考图6，在具体实施中，所述上拉电路31可以包括第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7以及第八PMOS管MP8。
在具体实施中，所述第五PMOS管MP5的源极耦接至所述第一电源VDDH，所述第五PMOS管MP5的漏极耦接至所述第七PMOS管MP7的源极，所述第五PMOS管MP5的栅极耦接至所述第二输出节点N2。
第六PMOS管MP6的源极耦接至所述第一电源VDDH，所述第六PMOS管MP6的漏极耦接至所述第八PMOS管MP8的源极，所述第六PMOS管MP6的栅极耦接至所述第一输出节点N1。
第七PMOS管MP7的漏极耦接至所述第一输出节点N1，所述第七PMOS管MP7的栅极耦接至所述正向输入信号INP。
第八PMOS管MP8的漏极耦接至所述第二输出节点N2，所述第八PMOS管MP8的栅极耦接至所述反向输入信号INN。
在具体实施中，第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7以及第八PMOS管MP8均为厚栅氧化层晶体管。在输入信号INP/INN为高电平时，栅极与之相连的厚栅氧化层晶体管处于弱开启状态，即不能完全断开，例如，若正向输入信号INP为高电平，则第七PMOS管MP7处于弱开启状态，从而上拉电路31的电阻增加，可以减弱第五PMOS管MP5的上拉能力，进而可以间接的改善下拉电路32下拉能力。同理，第六PMOS管MP6以及第八PMOS管MP8电路的工作原理与之类似，在此不再赘述。
在本发明实施例中，电平转换电路的辅助下拉电路在控制信号的控制下，作用于输出节点，在输入信号发生电平翻转时，可以辅助下拉所述输出信号的高电平至低电平，从而，可以提升电平转换电路的下拉能力。
参考图4，在本发明一具体实现中，所述辅助下拉电路34可以包括：开关子电路341以及辅助下拉子电路342。
在具体实施中，所述开关子电路341适于耦接至所述输出节点33以及所述地端之间，所述开关子电路341还耦接至所述控制信号，所述开关子电路341适于在所述控制信号的控制下接通或断开，以接通或断开所述辅助下拉子电路342。
所述辅助下拉子电路342耦接至所述开关子电路341以及所述地端之间，所述辅助下拉子电路342还耦接至所述输入信号，所述辅助下拉子电路342适于在所述输入信号发生电平翻转时，下拉所述输出信号的高电平至所述低电平。
在具体实施中，所述开关子电路341可以是在控制信号为高电平时接通，低电平时断开，或者也可以是在高电平时断开，低电平时接通，对此不做限制。具体的，可以是在输入信号的电压过低时选择开关子电路接通，在输入信号处于正常电压时选择开关子电路断开。本领域技术人员可以理解的是，此处输入电压过低以及正常电压是一个相对量，例如，对应前文所述逻辑单元，输入信号的电压过低可以是低于0.5V，输入信号处于正常电压可以是输入信号电压处于0.9V～1.2V。需要说明的是，此处仅为举例说明，并非对输入信号的电压过低以及正常电压的限制。
如前所述，输入信号可以包括正向输入信号INP以及反向输入信号INN，输出节点33可以包括第一输出节点N1以及第二输出节点N2。继续参照图6所述的电平转换电路，在具体实施中，所述开关子电路341可以包括第一NMOS管MN1以及第二NMOS管MN2，所述辅助下拉子电路342可以包括第三NMOS管MN3以及第四NMOS管MN4。
在具体实施中，所述第一NMOS管MN1的源极耦接至所述第三NMOS管MN3的漏极，所述第一NMOS管MN1的漏极耦接至所述第一输出节点N1，所述第一NMOS管MN1的栅极耦接至所述控制信号SEL。
第二NMOS管MN2的源极耦接至所述第四NMOS管MN4的漏极，所述第二NMOS管MN2的漏极耦接至所述第二输出节点N2，所述第二NMOS管MN2的栅极耦接至所述控制信号SEL。
第三NMOS管MN3的源极耦接至所述地端VSS，所述第三NMOS管MN3的栅极耦接至所述正向输入信号INP。
第四NMOS管MN4的源极耦接至所述地端VSS，所述第四NMOS管MN4的栅极耦接至所述反向输入信号INN。
本领域的技术人员可以理解的是，以上仅为举例说明，在其他实施例中，所述开关子电路341也可以是其他的电路结构，对此不做限制，以能实现接通与断开辅助下拉子电路342即可。
在该具体实施例中，第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3以及第四NMOS管MN4均为厚栅氧化层晶体管。
继续参考图4，在本发明另一具体实现中，所述辅助下拉电路34还可以包括：辅助限压子电路343。
在具体实施中，所述辅助限压子电路343耦接至所述开关子电路341以及所述辅助下拉子电路342之间，所述辅助限压子电路343还耦接至第二电源，其中，所述第二电源的电压值小于所述第一电源的电压值。
在具体实施中，所述辅助限压子电路343由耗尽型厚栅氧化层晶体管组成，所述辅助下拉子电路342由薄栅氧化层晶体管组成，所述开关子电路341由厚栅氧化层晶体管组成，所述辅助限压子电路343适于在所述第二电源的作用下保持接通。
通过设置耗尽型厚栅氧化层晶体管的辅助限压子电路，可以使辅助限压子电路对辅助下拉子电路起到保护作用，可以避免辅助下拉子电路工作在过压状态。进一步，设置薄栅氧化层晶体管的辅助下拉子电路，可以提升辅助下拉子电路的过驱动电压，从而可以使辅助下拉子电路获得更大的电流驱动能力，进而可以增大辅助下拉子电路的下拉能力。
继续参考图6所示电平转换电路，在具体实施中，所述辅助限压子电路343可以包括第五NMOS管MN5以及第六NMOS管MN6。其中，所述第五NMOS管MN5的源极耦接至所述辅助下拉子电路342，所述第五NMOS管MN5的漏极耦接至所述开关子电路341，所述第五NMOS管MN5的栅极耦接至所述第二电源VDDL；所述第六NMOS管MN6的源极耦接至所述辅助下拉子电路342，所述第六NMOS管MN6的漏极耦接至所述开关子电路341，所述第六NMOS管MN6的栅极耦接至所述第二电源VDDL。
具体的，所述第五NMOS管MN5的源极可以是耦接至所述第三NMOS管MN3的漏极，所述第五NMOS管MN5的漏极可以是耦接至所述第一NMOS管的源极；所述第六NMOS管MN6的源极可以是耦接至所述第四NMOS管MN4的漏极，所述第六NMOS管MN6的漏极可以是耦接至所述第二NMOS管MN2的源极。
继续参考图3，在具体实施中，所述电平转换电路30还可以包括：辅助上拉电路35，所述辅助上拉电路35耦接至所述第一电源、所述输出节点33以及控制信号，所述辅助上拉电路35适于在所述控制信号的控制下，在所述输入信号的发生电平翻转时，上拉所述输出信号的低电平至所述高电平。
在具体实施中，在输入信号为正常电压时，可以通过设置控制信号以控制所述辅助上拉电路35接通，在所述输入信号发生电平翻转时，辅助上拉电路35以及上拉电路31共同作用上拉所述输出信号的低电平至所述高电平。在输入信号的电压过低时，设置控制信号以控制所述辅助上拉电路35断开，以降低电平转换电路的上拉能力，从而间接提升下拉电路32的下拉能力。
参考图5，在具体实施中，所述辅助上拉电路35可以包括：辅助上拉子电路351以及辅助上拉控制子电路352。
其中，所述辅助上拉子电路351耦接至所述第一电源以及所述输出节点33，所述辅助上拉子电路352适于在所述输入信号发生电平翻转时，上拉所述输出信号的低电平至所述高电平。
辅助上拉控制子电路352的控制端接入所述控制信号，所述辅助上拉控制子电路352耦接至所述输出节点以及所述辅助上拉子电路351，所述辅助上拉控制子电路352适于在所述控制信号的作用下接通或断开，以控制所述辅助上拉子电路352上拉所述输出信号的低电平至所述高电平。
图7示出了本发明又一具体实施例中电平转换电路的结构示意图，图7所示电平转换电路与图6所示电平转换电路相似之处对此不再赘述，可参照前文所述，此处仅结合图7对辅助上拉电路35进行说明。
如前所述，输出节点33可以包括第一输出节点N1以及第二输出节点N2。在具体实施中，所述辅助上拉子电路351可以包括第一PMOS管MP1以及第二PMOS管MP2，所述辅助上拉控制子电路352可以包括第三PMOS管MP3以及第四PMOS管MP4。
在具体实施中，所述第一PMOS管MP1的源极耦接至所述第一电源VDDH，所述第一PMOS管MP1的漏极耦接至所述第三PMOS管MP3的源极，所述第一PMOS管MP1的栅极耦接至所述第二输出节点N2。
第二PMOS管MP2的源极耦接至所述第一电源VDDH，所述第二PMOS管MP2的漏极耦接至所述第四PMOS管MP4的源极，所述第二PMOS管MP2的栅极耦接至所述第一输出节点N1。
第三PMOS管MP3的漏极耦接至所述第一输出节点N1，所述第三PMOS管MP3的栅极耦接至所述控制信号SEL。
第四PMOS管MP4的漏极耦接至所述第二输出节点N2，所述第四PMOS管MP4的栅极耦接至所述控制信号SEL。
本领域技术人员可以理解的是，第三PMOS管MP3以及第四PMOS管MP4的栅极接入的控制信号SEL与第一NMOS管MN1以及第二NMOS管MN2的栅极接入的控制信号SEL可以是同一控制信号，也可以是不同的控制信号，对此不做限制。
在本发明一具体实现中，第三PMOS管MP3、第四PMOS管MP4、第一NMOS管MN1以及第二NMOS管MN2的栅极接入的控制信号SEL为同一控制信号。在输入信号INP/INN为正常电压时，可以通过配置控制信号SEL为低电平，使第三PMOS管MP3以及第四PMOS管MP4接通，第一NMOS管MN1以及第二NMOS管MN2断开，辅助上拉电路35接通，辅助下拉电路34断开，在输入信号INP/INN为低电压时，可以通过配置控制信号SEL为高电平，使第三PMOS管MP3以及第四PMOS管MP4断开，第一NMOS管MN1以及第二NMOS管MN2接通，辅助上拉电路35断开，辅助下拉电路34接通，从而可以在输入信号INP/INN的电压过低时，提升电平转换电路的下拉能力。
图8示出了本发明实施例中电平转换电路的输入信号与输出信号的波形图，其中，波形81为多组输入信号的波形，波形82为多组输出信号的波形，对应每一输入信号，通过电平转换电路输出电压转换后的输出信号。结合参考图8，在输入信号为0.5V低电压时，输出信号也可以实现正常翻转，利用本发明实施例所述电平转换电路，可以使电平转换电路的下拉能力得到有效提升。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (11)

1.一种电平转换电路，其特征在于，包括：上拉电路、下拉电路以及输出节点；其中，
所述上拉电路耦接至第一电源，所述下拉电路耦接至所述上拉电路以及地端之间，所述下拉电路还耦接至输入信号，所述上拉电路以及所述下拉电路耦接至所述输出节点；
所述上拉电路与下拉电路的共同作用使所述电平转换电路基于所述输入信号，通过所述输出节点输出一对高低电平的输出信号；
在所述输入信号发生电平翻转时，所述上拉电路适于上拉所述输出信号的低电平至高电平，所述下拉电路适于下拉所述输出信号的高电平至所述低电平，以进行所述输出信号的电平翻转；
所述电平转换电路还包括：辅助下拉电路，所述辅助下拉电路耦接至所述输出节点以及所述地端之间，所述辅助下拉电路还耦接至所述输入信号以及控制信号,在所述输入信号发生电平翻转时，所述辅助下拉电路基于所述控制信号的控制，下拉所述输出信号的高电平至所述低电平；
所述辅助下拉电路包括：开关子电路以及辅助下拉子电路；
所述开关子电路适于耦接至所述输出节点以及所述地端之间，所述开关子电路还耦接至所述控制信号，所述开关子电路适于在所述控制信号的控制下接通或断开，以接通或断开所述辅助下拉子电路；
所述辅助下拉子电路耦接至所述开关子电路以及所述地端之间，所述辅助下拉子电路还耦接至所述输入信号，所述辅助下拉子电路适于在所述输入信号发生电平翻转时，下拉所述输出信号的高电平至所述低电平。
2.根据权利要求1所述的电平转换电路，其特征在于，所述辅助下拉子电路由厚栅氧化层晶体管组成。
3.根据权利要求1所述的电平转换电路，其特征在于，所述输入信号包括正向输入信号以及反向输入信号，所述输出节点包括第一输出节点以及第二输出节点，所述开关子电路包括第一NMOS管以及第二NMOS管，所述辅助下拉子电路包括第三NMOS管以及第四NMOS管；
所述第一NMOS管的源极耦接至所述第三NMOS管的漏极，所述第一NMOS管的漏极耦接至所述第一输出节点，所述第一NMOS管的栅极耦接至所述控制信号；
所述第二NMOS管的源极耦接至所述第四NMOS管的漏极，所述第二NMOS管的漏极耦接至所述第二输出节点，所述第二NMOS管的栅极耦接至所述控制信号；
所述第三NMOS管的源极耦接至所述地端，所述第三NMOS管的栅极耦接至所述正向输入信号；
所述第四NMOS管的源极耦接至所述地端，所述第四NMOS管的栅极耦接至所述反向输入信号。
4.根据权利要求1所述的电平转换电路，其特征在于，所述辅助下拉电路还包括：辅助限压子电路，所述辅助限压子电路耦接至所述开关子电路以及所述辅助下拉子电路之间，所述辅助限压子电路还耦接至第二电源，所述第二电源的电压值小于所述第一电源的电压值；
所述辅助限压子电路由耗尽型厚栅氧化层晶体管组成，所述辅助下拉子电路由薄栅氧化层晶体管组成，所述辅助限压子电路适于在所述第二电源的作用下保持接通。
5.根据权利要求4所述的电平转换电路，其特征在于，所述辅助限压子电路包括第五NMOS管以及第六NMOS管；
所述第五NMOS管的源极耦接至所述辅助下拉子电路，所述第五NMOS管的漏极耦接至所述开关子电路，所述第五NMOS管的栅极耦接至所述第二电源；
所述第六NMOS管的源极耦接至所述辅助下拉子电路，所述第六NMOS管的漏极耦接至所述开关子电路，所述第六NMOS管的栅极耦接至所述第二电源。
6.根据权利要求1所述的电平转换电路，其特征在于，所述电平转换电路还包括：辅助上拉电路，所述辅助上拉电路耦接至所述第一电源、所述输出节点以及控制信号，所述辅助上拉电路适于在所述控制信号的控制下，在所述输入信号的发生电平翻转时，上拉所述输出信号的低电平至所述高电平。
7.根据权利要求6所述的电平转换电路，其特征在于，所述辅助上拉电路包括：辅助上拉子电路以及辅助上拉控制子电路；
所述辅助上拉子电路耦接至所述第一电源以及所述输出节点，所述辅助上拉子电路适于在所述输入信号发生电平翻转时，上拉所述输出信号的低电平至所述高电平；
所述辅助上拉控制子电路的控制端接入所述控制信号，所述辅助上拉控制子电路耦接至所述输出节点以及所述辅助上拉子电路，所述辅助上拉控制子电路适于在所述控制信号的作用下接通或断开，以控制所述辅助上拉子电路上拉所述输出信号的低电平至所述高电平。
8.根据权利要求7所述的电平转换电路，其特征在于，所述输出节点包括第一输出节点以及第二输出节点，所述辅助上拉子电路包括第一PMOS管以及第二PMOS管，所述辅助上拉控制子电路包括第三PMOS管以及第四PMOS管；
所述第一PMOS管的源极耦接至所述第一电源，所述第一PMOS管的漏极耦接至所述第三PMOS管的源极，所述第一PMOS管的栅极耦接至所述第二输出节点；
所述第二PMOS管的源极耦接至所述第一电源，所述第二PMOS管的漏极耦接至所述第四PMOS管的源极，所述第二PMOS管的栅极耦接至所述第一输出节点；
所述第三PMOS管的漏极耦接至所述第一输出节点，所述第三PMOS管的栅极耦接至所述控制信号；
所述第四PMOS管的漏极耦接至所述第二输出节点，所述第四PMOS管的栅极耦接至所述控制信号。
9.根据权利要求1所述的电平转换电路，其特征在于，所述输入信号包括正向输入信号以及反向输入信号，所述输出节点包括第一输出节点以及第二输出节点，所述下拉电路包括第七NMOS管、第八NMOS管、第九NMOS管以及第十NMOS管；
所述第七NMOS管的源极耦接至所述第九NMOS管的漏极，所述第七NMOS管的漏极耦接至所述第一输出节点，所述第七NMOS管的栅极耦接至第二电源；
所述第八NMOS管的源极耦接至所述第十NMOS管的漏极，所述第八NMOS管的漏极耦接至所述第二输出节点，所述第八NMOS管的栅极耦接至所述第二电源；
所述第九NMOS管的源极耦接至所述地端，所述第九NMOS管的栅极耦接至所述正向输入信号；
所述第十NMOS管源极耦接至所述地端，所述第十NMOS管的栅极耦接至所述反向输入信号。
10.根据权利要求1所述的电平转换电路，其特征在于，所述输入信号包括正向输入信号以及反向输入信号，所述输出节点包括第一输出节点以及第二输出节点，所述上拉电路包括第五PMOS管、第六PMOS管、第七PMOS管以及第八PMOS管；
所述第五PMOS管的源极耦接至所述第一电源，所述第五PMOS管的漏极耦接至所述第七PMOS管的源极，所述第五PMOS管的栅极耦接至所述第二输出节点；
所述第六PMOS管的源极耦接至所述第一电源，所述第六PMOS管的漏极耦接至所述第八PMOS管的源极，所述第六PMOS管的栅极耦接至所述第一输出节点；
所述第七PMOS管的漏极耦接至所述第一输出节点，所述第七PMOS管的栅极耦接至所述正向输入信号；
所述第八PMOS管的漏极耦接至所述第二输出节点，所述第八PMOS管的栅极耦接至所述反向输入信号。
11.根据权利要求1所述的电平转换电路，其特征在于，所述输出信号的高电平为所述第一电源的电压值，所述输出信号的低电平为零。
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