JP2013090278A - 出力回路 - Google Patents

Abstract

【課題】高電圧信号を出力する回路を低耐圧トランジスタで構成しても、信頼性を向上させることのできる出力回路を提供する。
【解決手段】実施形態の出力回路は、出力部１が、高電圧電源端子ＶＣＣＨと出力端子とＺの間に接続されＰＭＯＳトランジスタＰ１１、Ｐ１２と、接地電位端子ＧＮＤと出力端子Ｚとの間に接続されたＮＭＯＳトランジスタＮ１１、Ｎ１２とを有し、低電圧入力信号ＩＮが入力されるプリバッファ部２が、ＰＭＯＳトランジスタＰ１１、ＮＭＯＳトランジスタＮ１１へ、ＶＣＣＨよりも小さい振幅のゲート電圧ＰＧ、ＮＧを出力する。ＰＭＯＳトランジスタＰ１２およびＮＭＯＳトランジスタＮ１２のゲート端子へＶＣＣＨよりも低い定電圧ＶＧが印加され、ＰＭＯＳトランジスタＰ１２の基板へＶＣＣＨよりも低い基板バイアス電圧ＶＢＰが印加され、ＮＭＯＳトランジスタＮ１２の基板へ接地電位よりも高い基板バイアス電圧ＶＢＮが印加される。
【選択図】 図１

Description

本発明の実施形態は、出力回路に関する。

近年の半導体集積回路の微細化に伴い、半導体集積回路の内部電源電圧は１Ｖ以下の低電圧に下がってきている。一方、外部とのインターフェースにおいては、まだ、半導体集積回路から３Ｖ等の高電圧信号の出力を必要とするときがある。その対応策の１つとして、出力回路を高耐圧のトランジスタで構成することが行われてきた。しかし、微細化が進展するにつれ、内部回路用の低耐圧トランジスタの開発とは別に、出力回路用の高耐圧トランジスタを開発することは、開発負荷が非常に重くなる。

そこで、高電圧信号を出力する出力回路を低耐圧トランジスタで構成する方式が提案されている。この方式では、高電圧系のゲート電圧が印加されるＭＯＳトランジスタに直列に、低電圧系のゲート電圧が印加されるＭＯＳトランジスタを接続することが行われる。これにより、各ＭＯＳトランジスタの「ゲート−ソース（ドレイン）間」、「ソース−ドレイン間」等の電圧が、高電圧と低電圧との間で分割され、ゲート酸化膜等に印加される電界強度を低下させることができる。

しかし、この方式でも、高電圧電源の電圧変動や、低電圧系のゲート電圧が印加されるＭＯＳトランジスタにオープン不良等の欠陥があった場合には、高電圧系のゲート電圧が印加されるＭＯＳトランジスタに耐圧超過が発生し、出力回路の信頼性が低下するという問題が生じる。また、低電圧系のゲート電圧が印加されるＭＯＳトランジスタの対基板耐圧のマージン確保も懸念課題である。

特開２０００−２９５０８９号公報 特開２００５−３３５３０号公報

本発明が解決しようとする課題は、高電圧信号を出力する回路を低耐圧トランジスタで構成しても、信頼性を向上させることのできる出力回路を提供することにある。

実施形態の出力回路は、出力部が、高電圧電源端子と出力端子との間に直列に接続された第１のＰＭＯＳトランジスタおよび第２のＰＭＯＳトランジスタと、接地電位端子と前記出力端子との間に直列に接続された第１のＮＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタとを有し、低電圧レベルの入力信号が入力されるプリバッファ部が、前記第１のＰＭＯＳトランジスタおよび前記第１のＮＭＯＳトランジスタへ、前記高電圧よりも小さい振幅のゲート電圧を出力する。前記第２のＰＭＯＳトランジスタおよび前記第２のＮＭＯＳトランジスタのゲート端子へ前記高電圧よりも低い定電圧が印加され、前記第２のＰＭＯＳトランジスタの基板へ前記高電圧よりも低い第１の基板バイアス電圧が印加され、前記第２のＮＭＯＳトランジスタの基板へ接地電位よりも高い第２の基板バイアス電圧が印加される。

第１の実施形態の出力回路の構成の例を示す回路図。 基板バイアス電圧印加の効果を説明するための図。 第２の実施形態の出力回路の構成の例を示す回路図。 第３の実施形態の出力回路の出力部の構成の例を示す回路図。 第４の実施形態の出力回路の出力部の構成の例を示す回路図。 基板バイアス電圧生成回路の構成の例を示す回路図。

以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。

（第１の実施形態）
図１は、第１の実施形態の出力回路の構成の例を示す回路図である。

本実施形態の出力回路は、高電圧電源端子ＶＣＣＨと出力端子Ｚとの間に直列に接続されたＰＭＯＳトランジスタＰ１１（第１のＰＭＯＳトランジスタ）およびＰＭＯＳトランジスタＰ１２（第２のＰＭＯＳトランジスタ）と、接地電位端子ＧＮＤと出力端子Ｚとの間に直列に接続されたＮＭＯＳトランジスタＮ１１（第１のＮＭＯＳトランジスタ）およびＮＭＯＳトランジスタＮ１２（第２のＮＭＯＳトランジスタ）と、を有する出力部１と、低電圧（ＶＣＣＬ）レベルの入力信号が入力され、ＰＭＯＳトランジスタＰ１１およびＮＭＯＳトランジスタＮ１１へ、高電圧ＶＣＣＨよりも小さい振幅のゲート電圧ＰＧおよびＮＧを出力するプリバッファ部２と、を備える。

ここで、外部出力用の高電圧ＶＣＣＨは、例えば３Ｖであり、内部回路用の低電圧ＶＣＣＬは、例えば１Ｖである。このとき、内部回路に耐圧が２ＶのＭＯＳトランジスタが用いられるとすると、本実施形態の出力回路は、内部回路と同じ耐圧（２Ｖ）のＭＯＳトランジスタで構成される。

耐圧が２Ｖの場合、ＭＯＳトランジスタの定格は、「ゲート−ソース（ドレイン）間電圧」が２Ｖ、「ソース−ドレイン間電圧」が２Ｖであり、また、「ソース（ドレイン）−基板間電圧」は３Ｖと想定する。

この低耐圧のＭＯＳトランジスタを使用するために、ＰＭＯＳトランジスタＰ１２およびＮＭＯＳトランジスタＮ１２のゲート電圧ＶＧは、例えば、１／２ＶＣＣＨに固定される。

図１には、プリバッファ部２の内部回路の構成の例も示す。

この例では、プリバッファ部２は、高電圧電源端子ＶＣＣＨに接続されたプルアップ用ＰＭＯＳトランジスタＰ２１と、低電圧レベルの入力信号ＩＮにより導通が制御されるプルダウン用のＮＭＯＳトランジスタＮ２１と、ＰＭＯＳトランジスタＰ２１とＮＭＯＳトランジスタＮ２１との間に順方向に接続された３段のダイオードＤ１、Ｄ２、Ｄ３と、入力信号ＩＮを反転させる低電圧ＶＣＣＬで動作するインバータＩＶ１と、を有する。

なお、ここでは、インバータＩＶ１の出力がインバータＩＶ２でさらに反転されて、ＮＭＯＳトランジスタＮ２１のゲート端子へ入力されている。

このプリバッファ部２は、プルアップ用ＰＭＯＳトランジスタＰ２１の出力ＰＧが、出力部１のＰＭＯＳトランジスタＰ１１のゲート端子へ入力され、インバータＩＶ１の出力ＮＧが、出力部１のＮＭＯＳトランジスタＮ１１のゲート端子へ入力される。

したがって、入力信号ＩＮが‘Ｈ’（１Ｖ）のときは、出力ＮＧはＧＮＤ（０Ｖ）となる。また、このときＮＭＯＳトランジスタＮ２１がオンするので、ダイオードＤ１、Ｄ２、Ｄ３の順方向電圧を０．５〜０．７Ｖとすると、出力ＰＧは、およそ１．５〜２．１Ｖとなる。

一方、入力信号ＩＮが‘Ｌ’（０Ｖ）のときは、出力ＮＧはＶＣＣＬ（１Ｖ）となる。また、このときＮＭＯＳトランジスタＮ２１がオフするので、ＰＭＯＳトランジスタＰ２１の閾値をＶｔｈｐとすると、出力ＰＧは、（ＶＣＣＨ−｜Ｖｔｈｐ｜）となる。すなわち、例えばＶｔｈｐ＝−０．５Ｖとすると、出力ＰＧは、２．５Ｖ程度となる。

したがって、このプリバッファ部２も、耐圧２Ｖの低耐圧ＭＯＳトランジスタで構成することができる。

また、本実施形態の出力回路では、出力部１のＰＭＯＳトランジスタＰ１２の基板へ高電圧ＶＣＣＨよりも低い基板バイアス電圧ＶＢＰ（第１の基板バイアス電圧）が印加され、ＮＭＯＳトランジスタＮ１２の基板へ接地電位ＧＮＤよりも高い基板バイアス電圧ＶＢＮ（第２の基板バイアス電圧）が印加される。

図２は、通常のＭＯＳトランジスタの基板接続の例である。この場合、ＰＭＯＳトランジスタＰ１２の基板は高電圧電源端子ＶＣＣＨに接続され、ＮＭＯＳトランジスタＮ１２の基板は接地電位端子ＧＮＤに接続される。

したがって、図２（ａ）に示すように、出力端子Ｚへの出力が‘Ｌ’の場合、ＰＭＯＳトランジスタＰ１２の「ドレイン−基板間電圧」がＶＣＣＨとなる。また、図２（ｂ）に示すように、出力端子Ｚへの出力が‘Ｈ’の場合、ＮＭＯＳトランジスタＮ１２のドレイン−基板間電圧がＶＣＣＨとなる。いずれも、低耐圧トランジスタの定格ギリギリの値である。

これに対して、本実施形態の場合、出力端子Ｚが‘Ｌ’の場合のＰＭＯＳトランジスタＰ１２のドレイン−基板間電圧は、（ＶＣＣＨ−ＶＢＰ）であり、出力端子Ｚが‘Ｈ’の場合のＮＭＯＳトランジスタＮ１２のドレイン−基板間電圧は（ＶＣＣＨ−ＶＢＮ）である。

すなわち、ドレイン−基板間の定格電圧に対して、ＶＢＰあるいはＶＢＮ分の耐圧マージンが得られる。

このような本実施形態によれば、高電圧信号を出力する出力回路を低耐圧のＭＯＳトランジスタで構成することができる。また、出力端子に接続されるＭＯＳトランジスタの基板に印加する基板バイアス電圧を調整することにより、このＭＯＳトランジスタのドレイン−基板間の耐圧マージンを向上させることができる。

（第２の実施形態）
本実施の形態では、電源電圧の変動などにより、高電圧ＶＣＣＨの電圧が通常よりも高くなっても、使用する低耐圧ＭＯＳトランジスタの耐圧マージンを確保することのできる出力回路の例を示す。

図３は、本実施形態の出力回路の構成の例を示す回路図である。

本実施形態が第１の実施形態と異なる点は、出力部１Ａが、高電圧電源端子ＶＣＣＨとＰＭＯＳトランジスタＰ１１との間に、ゲート端子がドレイン端子に接続されたＰＭＯＳトランジスタＰ１３（第３のＰＭＯＳトランジスタ）を有する点と、プリバッファ部２Ａが、高電圧電源端子ＶＣＣＨとプルアップ用ＰＭＯＳトランジスタＰ２１との間に、ゲート端子がドレイン端子に接続されたＰＭＯＳトランジスタＰ２２を有する点である。

ＰＭＯＳトランジスタＰ１３およびＰＭＯＳトランジスタＰ２２は、ゲート端子がドレイン端子に接続されたセルフバイアス構成のため、そのドレイン端子電圧は、ソース端子電圧である高電圧ＶＣＣＨよりも、閾値電圧（の絶対値）分低い電圧となる。

すなわち、ＰＭＯＳトランジスタの閾値電圧をＶｔｈｐとすると、ＰＭＯＳトランジスタＰ１１およびトランジスタＰ２１のソース端子へ印加される電圧が（ＶＣＣＨ−｜Ｖｔｈｐ｜）となる。

これにより、回路全体の実効的な電源電圧が、ＰＭＯＳトランジスタの閾値電圧の分低下し、その分、各ＭＯＳトランジスタの耐圧マージンが上昇する。

したがって、このような本実施形態によれば、高電圧ＶＣＣＨの電圧が高い方へ変動しても、その変動量がＰＭＯＳトランジスタの閾値電圧以下であれば、各ＭＯＳトランジスタの耐圧マージンを十分に確保することができる。

（第３の実施形態）
本実施形態の出力回路は、第１の実施形態の出力回路の出力部１を出力部１Ｂに置換したものである。

図４は、本実施形態の出力部１Ｂの構成の例を示す回路図である。

本実施形態の出力部１Ｂは、第１の実施形態の出力部１に対して、クランプ回路３１およびクランプ回路３２が追加されている。

クランプ回路３１は、ＰＭＯＳトランジスタＰ１１とＰＭＯＳトランジスタＰ１２の接続点であるノードａと、高電圧電源端子ＶＣＣＨと、の間に接続される。

また、クランプ回路３２は、ＮＭＯＳトランジスタＮ１１とＮＭＯＳトランジスタＮ１２の接続点であるノードｂと、接地電位端子ＧＮＤと、の間に接続される。

図４では、クランプ回路３１の内部回路の構成例として、それぞれ、ドレイン端子がゲート端子に接続された、ＰＭＯＳトランジスタＰ３１とＰＭＯＳトランジスタＰ３２とを直列に接続した回路を示す。また、クランプ回路３２の内部回路の構成例として、それぞれ、ドレイン端子がゲート端子に接続された、ＮＭＯＳトランジスタＮ３１とＮＭＯＳトランジスタＮ３２とを直列に接続した回路を示す。

クランプ回路３１は、ノードａの電位が想定電位よりも低下しようとしたときに、その低下を防止する働きをし、クランプ回路３２は、ノードｂの電位が想定電位よりも上昇しようとしたときに、その上昇を防止する働きをする。

その動作を、クランプ回路３１を例にとって説明する。

ノードａの電位は、出力端子Ｚへ‘Ｈ’レベルを出力する場合、高電圧ＶＣＣＨになる。

一方、出力端子Ｚへ‘Ｌ’レベルを出力する場合、ＰＭＯＳトランジスタＰ１２の働きにより、ノードａの電位は、接地電位ＧＮＤまでは下がることはなく、（ＰＭＯＳトランジスタＰ１２のゲート電圧ＶＧ＋閾値電圧）となる。

ところが、ＰＭＯＳトランジスタＰ１２に、例えば素子の欠陥等により、リーク電流が流れる不良があった場合、ＰＭＯＳトランジスタＰ１１がオフしているため、ノードａの電位は、接地電位ＧＮＤへ向かって下がろうとする。そのまま接地電位ＧＮＤまでさがると、ＰＭＯＳトランジスタＰ１１に耐圧超過の問題が発生する。

しかし、本実施形態では、ノードａの電位が、（ＶＣＣＨ−（ＰＭＯＳトランジスタＰ３１の閾値＋ＰＭＯＳトランジスタＰ３２の閾値））まで下がると、クランプ回路３１に電流が流れ、ノードａの電位の低下に歯止めがかかる。

これにより、ノードａの電位は一定に保たれ、ＰＭＯＳトランジスタＰ１１の耐圧が確保される。

同様に、クランプ回路３２は、出力端子Ｚへ‘Ｈ’レベルを出力しているときに、ＮＭＯＳトランジスタＮ１２にリーク電流が流れる不良があって、ノードｂの電位が上昇しようとすると動作し、ノードｂの電位の上昇に歯止めをかける。これにより、ノードｂの電位が一定に保たれ、ＮＭＯＳトランジスタＮ１１の耐圧が確保される。

このような本実施形態によれば、出力端子に接続されるＭＯＳトランジスタにリーク不良があっても、そのＭＯＳトランジスタの他端の電位を一定に保つことができる。これにより、このＭＯＳトランジスタの他端に接続されるＭＯＳトランジスタの耐圧を確保することができる。

（第４の実施形態）
本実施形態の出力回路は、第２の実施形態の出力回路の出力部１Ａを出力部１Ｃに置換したものである。

図５は、本実施形態の出力部１Ｃの構成の例を示す回路図である。

本実施形態の出力部１Ｃは、第２の実施形態の出力部１Ａに対して、第３の実施形態で示したクランプ回路３１およびクランプ回路３２を追加したものである。

クランプ回路３１およびクランプ回路３２の構成、動作等は、第３の実施形態と同じであるので、ここでは、その説明を省略する。

このような本実施形態によれば、第２の実施形態で得られる効果に加えて、第３の実施形態で説明した効果も得ることができる。

（基板バイアス電圧生成回路）
上述の各実施形態において、ＰＭＯＳトランジスタＰ１２の基板へ印加する基板バイアス電圧ＶＢＰ、およびＮＭＯＳトランジスタＮ１２の基板へ印加する基板バイアス電圧ＶＢＮは、集積回路の外部から入力してもよいし、集積回路の内部で生成してもよい。

図６は、基板バイアス電圧ＶＢＰおよび基板バイアス電圧ＶＢＮを集積回路の内部で生成するときに用いる、基板バイアス電圧生成回路の例である。

図６に示す基板バイアス電圧生成回路１００は、高電圧電源端子ＶＣＣＨにソース端子が接続され、ゲート端子がドレイン端子に接続されたＰＭＯＳトランジスタＰ１０１と、
接地電位端子ＧＮＤにソース端子が接続され、ゲート端子がドレイン端子に接続されたＮＭＯＳトランジスタＮ１０１と、ＰＭＯＳトランジスタＰ１０１のドレイン端子とＮＭＯＳトランジスタＮ１０１のドレイン端子との間に直列に接続されたＰＭＯＳトランジスタＰ１０２およびＮＭＯＳトランジスタＮ１０２と、を備える。ＰＭＯＳトランジスタＰ１０２およびＮＭＯＳトランジスタＮ１０２のゲート端子は、ＰＭＯＳトランジスタＰ１０２とＮＭＯＳトランジスタＮ１０２の接続点に共通に接続される。

ＰＭＯＳトランジスタＰ１０１は、ゲート端子がドレイン端子に接続されたセルフバイアス構成のため、そのドレイン端子電圧は、ソース端子電圧である高電圧ＶＣＣＨよりも、閾値電圧分低い電圧となる。このＰＭＯＳトランジスタＰ１０１のドレイン端子から基板バイアス電圧ＶＢＰが出力される。

したがって、基板バイアス電圧ＶＢＰは、（ＶＣＣＨ−ＰＭＯＳトランジスタＰ１０１の閾値）となる。

また、ＮＭＯＳトランジスタＮ１０１は、ゲート端子がドレイン端子に接続されたセルフバイアス構成のため、そのドレイン端子電圧は、ソース端子電圧である接地電位ＧＮＤよりも、閾値電圧分高い電圧となる。このＮＭＯＳトランジスタＮ１０１のドレイン端子から基板バイアス電圧ＶＢＮが出力される。

したがって、基板バイアス電圧ＶＢＮは、（ＧＮＤ＋ＮＭＯＳトランジスタＮ１０１の閾値）となる。

なお、ＰＭＯＳトランジスタＰ１０２とＮＭＯＳトランジスタＮ１０２の接続点の電位Ｖｍは、基板バイアス電圧ＶＢＰと基板バイアス電圧ＶＢＮの中間電位となる。

したがって、この基板バイアス電圧生成回路１００も、低耐圧のＭＯＳトランジスタで構成することができる。

このような基板バイアス電圧生成回路を用いれば、出力回路へ印加する基板バイアス電圧ＶＢＰおよび基板バイアス電圧ＶＢＮを半導体集積回路内部で自動的に供給することができる。

以上説明した少なくとも１つの実施形態の出力回路によれば、高電圧信号を出力する回路を低耐圧トランジスタで構成しても、信頼性を向上させることができる。

また、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１、１Ａ、１Ｂ、１Ｃ 出力部
２、２Ａ プリバッファ部
１００ 基板バイアス電圧生成回路
Ｐ１１〜Ｐ１３、Ｐ２１、Ｐ２２、Ｐ３１、Ｐ３２、Ｐ１０１、Ｐ１０２ ＰＭＯＳトランジスタ
Ｎ１１、Ｎ１２、Ｎ２１、Ｎ３１、Ｎ３２、Ｎ１０１、Ｎ１０２ ＮＭＯＳトランジスタ
ＩＶ１、ＩＶ２ インバータ
Ｄ１〜Ｄ３ ダイオード

Claims (6)

1. 高電圧電源端子と出力端子との間に直列に接続された第１のＰＭＯＳトランジスタおよび第２のＰＭＯＳトランジスタと、接地電位端子と前記出力端子との間に直列に接続された第１のＮＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタと
   を有する出力部と、
   低電圧レベルの入力信号が入力され、前記第１のＰＭＯＳトランジスタおよび前記第１のＮＭＯＳトランジスタへ、前記高電圧よりも小さい振幅のゲート電圧を出力するプリバッファ部と
   を備え、
   前記第２のＰＭＯＳトランジスタおよび前記第２のＮＭＯＳトランジスタのゲート端子へ前記高電圧よりも低い定電圧が印加され、
   前記第２のＰＭＯＳトランジスタの基板へ前記高電圧よりも低い第１の基板バイアス電圧が印加され、
   前記第２のＮＭＯＳトランジスタの基板へ接地電位よりも高い第２の基板バイアス電圧が印加される
   ことを特徴とする出力回路。
2. 前記出力部が、
   前記高電圧電源端子と前記第１のＰＭＯＳトランジスタとの間に、ゲート端子がドレイン端子に接続された第３のＰＭＯＳトランジスタを有する
   ことを特徴とする請求項１に記載の出力回路。
3. 前記出力部が、
   前記第１のＰＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタの接続点の電位が想定電位よりも低下しようとしたときに、その低下を防止する第１のクランプ回路と、
   前記第１のＮＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタの接続点の電位が想定電位よりも上昇しようとしたときに、その上昇を防止する第２のクランプ回路と
   を有することを特徴とする請求項１または２に記載の出力回路。
4. 前記プリバッファ部が、
   前記高電圧電源端子に接続されたプルアップ用ＰＭＯＳトランジスタと、
   前記低電圧レベルの入力信号により導通が制御されるプルダウン用のＮＭＯＳトランジスタと、
   前記プルアップ用ＰＭＯＳトランジスタと前記プルダウン用のＮＭＯＳトランジスタとの間に順方向に接続されたダイオードと、
   前記低電圧レベルの入力信号を反転させる低電圧で動作するインバータと
   を有し、
   前記プルアップ用ＰＭＯＳトランジスタの出力が、前記第１のＰＭＯＳトランジスタのゲート端子へ入力され、
   前記インバータの出力が、前記第１のＮＭＯＳトランジスタのゲート端子へ入力される
   ことを特徴とする請求項１乃至３のいずれか１項に記載の出力回路。
5. 前記プリバッファ部が、
   前記高電圧電源端子と前記プルアップ用ＰＭＯＳトランジスタとの間に、ゲート端子がドレイン端子に接続されたＰＭＯＳトランジスタを有する
   ことを特徴とする請求項４に記載の出力回路。
6. 前記第１の基板バイアス電圧および前記第２の基板バイアス電圧を生成する基板バイアス電圧生成回路を備える
   ことを特徴とする請求項１乃至５のいずれか１項に記載の出力回路。

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