CN105634463A - 电压电平移位器电路 - Google Patents

Abstract

提供了一种电压电平移位器电路。实施例包括装置、方法和***，用于在低电压域与高电压域之间电压电平移位数据信号。在实施例中，电压电平移位器电路可以包括自适应保持器电路、增强可中断供电电路和/或电容提升电路，用以减小受到电压电平移位器电路支持的低电压域的最小电压。描述并要求保护了其他实施例。

Description

电压电平移位器电路

技术领域

本发明的实施例总体上涉及电子电路领域，具体而言，涉及电压电平移位器电路。

背景技术

本文提供的背景说明是为了大致呈现本公开内容的环境。就该背景技术部分中所描述的内容来说，没有明确地也没有隐含地将当前指定的发明人的工作以及说明中不应当作是提交时的现有技术的方面承认为相对于本公开内容的现有技术。除非在本文中另有指出，该部分中所述的方案不是本公开内容中权利要求的现有技术，不应由于包含在该部分中而被认为是现有技术。

在集成电路中，电路的不同块可以在不同的电源电压操作。电压电平移位器电路用于在块之间转换数字输入/输出(I/O)信号(例如，将I/O信号从低电源电压域转换到高电源电压域，反之亦然)。

附图说明

结合以下的详细说明并结合附图会更易于理解实施例。为了便于本说明，相似的参考标记标明相似的结构要素。在附图的图中示例性而非限制性地示出了实施例。

图1示出了根据多个实施例的包括自适应保持器电路的电压电平移位器电路。

图2示出了根据多个实施例的包括增强可中断供电电路的电压电平移位器电路。

图3示出了根据多个实施例的包括堆叠式增强可中断供电电路的电压电平移位器电路。

图4示出了根据多个实施例的包括电容提升电路的电压电平移位器电路。

图5示出了根据多个实施例的包括自适应保持器电路和增强可中断供电电路的电压电平移位器电路。

图6示出了根据多个实施例的包括自适应保持器电路和电容提升电路的电压电平移位器电路。

图7示出了根据多个实施例的包括增强可中断供电电路和电容提升电路的电压电平移位器电路。

图8示出了根据多个实施例的包括自适应保持器电路、增强可中断供电电路和电容提升电路的电压电平移位器电路。

图9示出了根据多个实施例的包括自适应保持器电路、选择性启用的增强可中断供电电路和选择性启用的电容提升电路的电压电平移位器电路。

图10示出了根据多个实施例的包括两个电平移位器级的电压电平移位器电路。

图11示出了根据多个实施例的被配置为使用本文所述的装置和方法的示例性***。

具体实施方式

在以下的详细说明中参考了附图，附图构成说明的一部分，其中，相似的参考标记在通篇中标明相似的部分，在附图中示例性地显示了可以实践的实施例。会理解，在不脱离本公开内容的范围的情况下，可以利用其他实施例，可以做出结构或逻辑变化。因此，以下的详细说明不应视为限制性意义的，实施例的范围由所附权利要求书及其等效替代来限定。

以最有助于理解所要求的主题的方式将多个操作说明为依次的多个分离动作或操作。但说明的顺序不应解释为暗示这些操作必定是顺序相关的。具体而言，这些操作可以不按照所呈现的顺序执行。所述的操作可以以不同于所述实施例的顺序执行。在另外的实施例中可以执行多个额外的操作和/或可以省略所述的操作。

对于本公开内容，短语“A和/或B”和“A或B”表示(A)、(B)或(A和B)。对于本公开内容，短语“A、B和/或C”表示(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或(A、B和C)。

本说明使用短语“在一个实施例中”或“在实施例中”，其每一个都可以指代一个或多个相同或不同实施例。而且，如相对于本公开内容的实施例所使用的术语“包括”、“包含”、“具有”等是同义词。

本文使用的术语“电路”可以指代部分的或包括专用集成电路(ASIC)、电子电路、芯片上***(SoC)、处理器(共享的、专用的或分组的)、组合逻辑电路、和/或提供所述功能的其他适合的硬件组件。本文使用的术语“计算机实施的方法”可以指代由一个或多个处理器、具有一个或多个处理器的计算机***、诸如智能电话(其可以包括一个或多个处理器)的移动设备、平板电脑、笔记本电脑、机顶盒、游戏机等等执行的任意方法。

说明和附图可以将晶体管指代为MPx晶体管，用以表示晶体管是p型晶体管，或MNx晶体管，用以表示晶体管是n型晶体管。示例性地呈现晶体管的类型，其他实施例可以使用其他类型的晶体管来实现类似的功能。

多个实施例可以包括电压电平移位器电路，用以将数据信号从第一电压域转换到第二电压域。数据信号可以是数字数据信号，其在用以表示第一逻辑值(例如逻辑0)的低电压电平与用以表示第二逻辑值(例如逻辑1)的高电压电平之间转换。在一些实施例中，低电压电平可以是地电压，高电压电平可以是正电压(例如具有基于由电压域使用的电源电压的值)。在数据信号的低电压电平与高电压电平之间的电压差对于第二电压域而言可以大于第一电压域的。另外，第二电压域使用的高电源电压VDD高(VDDH)可以大于第一电压域使用的低电源电压VDD低(VDDL)。

在多个实施例中，本文所述的电压电平移位器电路可以包括一个或多个组件，用以减小电压电平移位器电路可以工作(例如跨工艺、电压和温度条件)的低电压电压VDDL的最小电压Vmin。例如，电压电平移位器电路可以包括自适应保持器电路、增强可中断供电电路和/或电容提升电路，用以减小低电源电压的Vmin。减小的Vmin可以允许在第一电压域中工作的电路块以较低电源电压工作，从而减小功耗。

图1示意性地示出了根据多个实施例的包括自适应保持器电路的电压电平移位器电路100(下文中的“电路100”)。电路100在输入端102处接收输入数据信号DIN，在输出端104处传送输出数据信号DOUT。电路100包括耦合到电压移位器电路108的输入电路106。输入电路106可以包括与输入端102串联耦合的三个反相器110a-c，用以产生如所示的输入信号IN(输入数据信号DIN的反相信号)、取反输入信号INB(输入信号IN的反相信号)和延迟输入信号INd(输入信号IN的延迟信号)。可以将输入信号IN、取反输入信号INB和延迟输入信号INd传送到电平移位器电路108具有如图1所示的相应标记的各自节点。为了易于图示，将输入电路106和电平移位器电路108显示为分离的电路。

在多个实施例中，输入数据信号DIN可以由低电压域中的输入端102接收。反相器110a-c可以耦合到低电源轨112以接收低电源电压VDDL，反相器110a-c可以在低电源电压VDDL工作。

在多个实施例中，电平移位器电路108可以包括被驱动到输入信号IN的当前值的数据节点(Q)114和被驱动到输入信号IN的当前值的反相的取反数据节点(QB)116。取反数据节点(QB)116经由反相器118耦合到输出端104以提供输出数据信号DOUT。在其他实施例中，输出端104可以耦合到数据节点114以接收输出数据信号DOUT。

在多个实施例中，电平移位器电路108可以包括接收高电源电压VDDH的高电源电压轨120。上拉晶体管MP1和MP2可以耦合到高电源电压轨120(例如在其源极端子)。中断晶体管MP3可以耦合在上拉晶体管MP1和数据节点114之间。中断晶体管MP4可以耦合在上拉晶体管MP2和取反数据节点116之间。下拉晶体管MN1可以耦合在数据节点114和地电压122之间，下拉晶体管MN2可以耦合在取反数据节点116和地电压122之间。中断晶体管MP3和下拉晶体管MN1可以在其各自的栅极端子接收输入信号IN。中断晶体管MP4和下拉晶体管MN2可以在其各自的栅极端子处接收取反输入信号INB。

在多个实施例中，电路100的自适应保持器电路可以包括保持器晶体管MN3和MN4和/或防火墙晶体管MN5和MN6。在实施例中，保持器晶体管MN3的漏极端子可以耦合以接收取反输入信号INB。保持器晶体管MN3的源极端子可以耦合到数据节点114，保持器晶体管MN3的栅极端子可以耦合到取反数据节点116。在实施例中，保持器晶体管MN4的漏极端子可以耦合以接收延迟输入信号INd。保持器晶体管MN4的源极端子可以耦合到取反数据节点116，保持器晶体管MN4的栅极端子可以耦合到数据节点114。

防火墙晶体管MN5可以耦合在保持器晶体管MN3和地电压122之间，防火墙晶体管MN6可以耦合在保持器晶体管MN4和地电压122之间。防火墙晶体管MN5和MN6的栅极端子可以在防火墙节点124相互耦合。防火墙节点124可以接收防火墙信号，其在低电压域有效时(例如未被功率门控)具有逻辑低的值(例如0伏)，并在低电压域被功率门控时(例如断电)具有逻辑高的值。当低电压域被功率门控时，可以降低和/或关闭低电源电压VDDL(例如使其为0伏)。在多个实施例中，当防火墙信号具有逻辑低的值时防火墙晶体管MN5和MN6可以截止(例如不导通)。

在多个实施例中，当输入信号IN从逻辑高电平(例如VDDL)转换到逻辑低电平(例如0伏)时，下拉晶体管MN1可以截止，保持器晶体管MN3可以导通，从而对数据节点114充电。此时，数据节点114可以具有高电阻，在保持器晶体管MN3的栅极端子(和取反数据节点116)的电压可以具有VDDH的值。在多个实施例中，高电源电压VDDH可以大于低电源电压VDDL与保持器晶体管MN3的阈值电压VTHmn3的总和。因此，可以通过保持器晶体管MN3将数据节点114充电到VDDL。或者，VDDH可以小于VDDL和VTHmn3的总和，在此情况下，数据节点114可以充电到VDDL-VTHmn3的值。

相应地，可以减小上拉晶体管MP2的栅源电压，从而减小上拉晶体管MP2的上拉强度(例如由MP2传导的电流量)。因此，在低VDDL减轻了在下拉晶体管MN2与上拉晶体管MP2之间的竞争，允许下拉晶体管MN2将取反数据节点116拉到0伏。当完成取反数据节点116从VDDH转换到0伏时，保持器晶体管MN3可以截止，数据节点114可以通过上拉晶体管MP1充电到VDDH。

当取反输入信号INB从逻辑高转换到逻辑低时由保持器晶体管MN4提供类似的竞争减小。类似于由保持器晶体管MN3为上拉晶体管MP2与下拉晶体管MN2所提供的竞争减小，保持器晶体管MN4可以通过减小在上拉晶体管MP1与下拉晶体管MN1之间的竞争来帮助转换过程。由于保持器晶体管MN4的漏极端子接收延迟输入信号INd，在保持器晶体管MN4开始充电取反数据节点116之前下拉晶体管MN2可以截止(例如基于取反输入信号INB)。

在多个实施例中，当取反数据节点116被下拉且上拉晶体管MP1导通时可以存在另外的竞争路径。在保持器晶体管MN3向数据节点114提供VDDL的同时，上拉晶体管MP1将数据节点114充电到VDDH。当数据节点114完全切换到0且保持器晶体管MN3截止时这个竞争路径不再存在。但这个竞争路径可以增加电路100的延迟(例如从输入数据信号DIN到输出数据信号DOUT的延迟)。

另外，在上拉晶体管MP1与保持器晶体管MN3之间竞争的过程中，短路电流可以经由上拉晶体管MP1与保持器晶体管MN3从高电压电源轨120流到低电压电源轨112。但在一些实施例中，这个短路电流可以由在低电压域中工作的一个或多个器件(例如逻辑器件)使用。因此没有浪费短路电流。

在多个实施例中，防火墙晶体管MN5和MN6和/或反相器110c的晶体管可以具有相对小的尺寸。防火墙晶体管MN5和MN6可以仅在低电压域被功率门控时导通，不会影响电路100的延迟。

图2示出了根据多个实施例的包括增强可中断供电电路的电压电平移位器电路200(下文的“电路200”)。电路200可以包括与电路100的组件类似的组件，如由相似的参考标记所示的。电路200可以不包括电路100的自适应保持器电路。因此，保持器晶体管MN3和MN4的漏极端子可以耦合到地电压222，电路200可以不包括防火墙晶体管。另外，输入电路206可以包括两个反相器210a-b，用以产生输入信号IN(输入数据信号DIN的反相)和取反输入信号(INB)(输入数据信号DIN的反相)。

在多个实施例中，电路200的电平移位器电路208可以包括增强可中断供电电路，其包括下拉晶体管MN7和MN8。下拉晶体管MN7的源极端子可以耦合到位于上拉晶体管MP1与中断晶体管MP3之间的中间节点(N)230。下拉晶体管MN7的栅极端子可以接收输入信号IN(例如可以耦合到中断晶体管MP3的栅极端子和/或下拉晶体管MN1的栅极端子)。

下拉晶体管MN8的源极端子可以耦合到位于上拉晶体管MP2与中断晶体管MP4之间的取反中间节点(NB)232。下拉晶体管MN8的栅极端子可以接收取反输入信号INB(例如可以耦合到中断晶体管MP4的栅极端子和/或下拉晶体管MN2的栅极端子)。下拉晶体管MN7和MN8的漏极端子可以耦合到公共地电压222。

在多个实施例中，当输入信号IN造成从0到VDDL的转换时，中断晶体管MP3的栅源电压减小，从而减小由上拉晶体管MP1和中断晶体管MP3提供的上拉路径的强度。因此，数据节点214可以通过下拉晶体管MN1下拉到0伏。但随着VDDL的值减小，由中断晶体管MP3提供的供电中断减小，在上拉晶体管MP1和下拉晶体管MN1之间可以存在竞争路径。

在多个实施例中，下拉晶体管MN7可以提供额外的供电中断，进一步减弱下拉路径，允许使用减小的VDDL值(例如减小的Vmin)。当输入信号IN造成从0到VDDL的转换时，在下拉晶体管MN7与上拉晶体管MP1之间形成电阻路径。电阻路径将中间节点N的电压减小了量Δ(例如从VDDH到VDDH–Δ)。中间节点N的电压的减小可以减小中断晶体管MP3的栅源电压，从而增强由中断晶体管MP3提供的供电中断。

例如，当VDDL相对较低(例如接近于Vmin)，且中断晶体管MP3在电平转换过程中处于亚阈值状态中时，即使在中间节点N的电压的小的降低也可以显著减小中断晶体管MP3的强度。在一个非限制性示例中，约100mV的Δ可以在由上拉晶体管MP1和中断晶体管MP3提供的上拉路径的上拉强度中提供约10倍的减小。

当取反输入信号INB从0转换到VDDL时，可以由中断晶体管MP4和下拉晶体管MN8提供类似的供电中断以减小由上拉晶体管MP2和中断晶体管MP4为取反数据节点216提供的上拉路径的强度。

图3示出了根据多个实施例的包括堆叠式增强可中断供电电路的电压电平移位器电路300(下文的“电路300”)。电路300可以包括与电路300的组件类似的组件，如由相似的参考标记所示的。

与电路200相比，电路300可以包括另外的中断晶体管MP5和MP6，及另外的下拉晶体管MN9和MN10。中断晶体管MP5可以耦合在上拉晶体管MP1与中断晶体管MP3之间(例如中断晶体管MP5的漏极端子可以在第一中间节点(N1)334耦合到中断晶体管MP3的源极端子，中断晶体管MP5的源极端子可以在第二中间节点(N2)336耦合到上拉晶体管MP1的漏极端子)。下拉晶体管MN9的栅极端子和中断晶体管MP5的栅极端子可以接收输入信号IN。下拉晶体管MN9的源极端子可以耦合到第二中间节点336，下拉晶体管MN9的漏极端子可以耦合到地电压322。

如图3所示，中断晶体管MP6和下拉晶体管MN10可以以类似的方式耦合在电路300中。例如，中断晶体管MP6可以耦合在第一中间反节点(N1B)338和第二中间反节点(N2B)340之间(例如在中断晶体管MP4和上拉晶体管MP2之间)。下拉晶体管MN10可以耦合在第二中间节点340和地电压322之间。

在多个实施例中，中断晶体管MP5和下拉晶体管MN9可以提供进一步的供电中断以便进一步减弱由上拉晶体管MP1和中断晶体管MP3与MP5提供的下拉路径的下拉强度。类似地，中断晶体管MP6和下拉晶体管MN10可以提供进一步的供电中断以便进一步减弱由上拉晶体管MP2和中断晶体管MP4与MP6提供的下拉路径的下拉强度。

图4示出了根据多个实施例的包括电容提升电路的电压电平移位器电路400(下文的“电路400”)。电路400可以包括与电路100和/或200的组件类似的组件，如由相似的参考标记所示的。电路400可以不包括电路100的自适应保持器电路或电路200或300的增强可中断供电电路。

在多个实施例中，输入电路406可以包括与输入端402串联耦合的多个反相器410a-f。反相器410a-f可以产生输入信号IN、取反输入信号INB、延迟输入信号IND和延迟取反输入信号INBD。在多个实施例中，延迟输入信号IND和延迟取反输入信号INBD相对于以上相对于图1的电路100所述的延迟输入信号INd可以被延迟更长的时间期间。

在多个实施例中，电路400的电容提升电路可以包括p型晶体管MPX1、MPX2和n型晶体管MNX1，耦合在接收输入信号IN的输入节点444与接收提升的输入信号INX的提升输入节点446之间。晶体管MNX1和MPX1可以在其漏极端子接收输入信号。晶体管MPX2可以是电容性配置的(例如其漏极和源极端子沿在输入节点444与提升输入节点446之间的导电路径彼此耦合)。晶体管MNX1可以在其栅极端子接收低电源电压VDDL，晶体管MPX1和MPX2的栅极端子可以接收延迟输入信号IND。

在多个实施例中，可以将提升的输入信号INX传送到电平移位电路408的输入(例如到中断晶体管MP3和下拉晶体管MN1)。在多个实施例中，当输入信号IN具有VDDL的值时，电容提升电路可以产生电压高于VDDL的提升的输入信号INX。

当输入信号IN从0转换到VDDL时，延迟输入信号IND还没有转换，因而晶体管MPX1和MPX2导通。只要延迟输入信号IND保持在0伏，就可以通过晶体管MPX1将提升输入节点446充电到VDDL。随后，当延迟输入信号IND从0转换到VDDL时，通过电容性耦合的晶体管MPX2将延迟输入信号IND升高的电压传送到提升输入节点446，从而将提升的输入信号INX充电到大于VDDL的电压。

在实施例中，晶体管MNX1可以充当二极管(例如当输入信号IN是VDDL时)。如果提升的输入信号INX的电压下降到VDDL–VTHmnx1以下(其中，VTHmnx1是晶体管MNX1的阈值电压)，晶体管MNX1就可以导通以充电提升输入节点446。

在多个实施例中，提升的输入信号INX相比于输入信号IN更高的电压可以增大下拉晶体管MN1的下拉强度，从而减小在下拉晶体管MN1与上拉晶体管MP1之间的竞争。

在多个实施例中，当取反输入信号INB从0转换到VDDL时，可以由晶体管MPX3、MPX4和MNX2提供类似的电容提升。电容性耦合的晶体管MPX4可以在提升输入节点448产生提升取反输入信号INBX。

在一些实施例中，电压电平移位器电路可以包括自适应保持器电路(例如电路100的自适应保持器电路)、增强可中断供电电路(例如电路200和电路300的增强可中断供电电路)和/或电容提升电路(例如电路400的电容提升电路)的任意组合。自适应保持器电路、增强可中断供电电路和电容提升电路每一个都可以为电压电平移位器电路提供减小的最小电压Vmin(例如，低电源电压VDDL的最小电压)。但自适应保持器电路、增强可中断供电电路和电容提升电路每一个还都影响对电压电平移位器电路的延迟。因此，可以基于应用选择自适应保持器电路、增强可中断供电电路和/或电容提升电路组合和/或结构。

例如，图5示出了根据多个实施例的包括自适应保持器电路和增强可中断供电电路的电压电平移位器电路500(下文的“电路500”)。类似于电路100的自适应保持器电路，自适应保持器电路可以包括保持器晶体管MN3和MN4与防火墙晶体管MN5和MN6。类似于电路200的增强可中断供电电路，增强可中断供电电路可以包括下拉晶体管MN7和MN8和中断晶体管MP3和MP4。

图6示出了包括自适应保持器电路和电容提升电路的电压电平移位器电路600(下文的“电路600”)。类似于电路100的自适应保持器电路，自适应保持器电路可以包括保持器晶体管MN3和MN4与防火墙晶体管MN5和MN6。类似于电路400的电容提升电路，电容提升电路可以包括p型晶体管MPX1和MPX3、n型晶体管MNX1和MNX2、及电容性耦合的晶体管MPX2和MPX4。

在实施例中，电路600可以进一步包括输入电路606，其包括多个反相器610a-f。输入电路606可以从输入端602接收输入数据信号DIN，可以产生输入信号IN、取反输入信号INB、第一延迟输入信号INd、第一延迟取反输入信号INBd、第二延迟输入信号IND和第二延迟取反输入信号INBD。第二延迟输入信号IND和第二延迟取反输入信号INBD的延迟时间期间可以分别比第一延迟输入信号INd、第一延迟取反输入信号INBd的更长。

可以将第一延迟取反输入信号INBd传送到保持器晶体管MN3的漏极端子，将第一延迟输入信号INd传送到保持器晶体管MN4的漏极端子。可以将第二延迟输入信号IND传送到p型晶体管MPX1和电容性耦合的晶体管MPX2的栅极端子。可以将第二延迟取反输入信号INBD传送到p型晶体管MPX3和电容性耦合的晶体管MPX4的栅极端子。在一些实施例中，输入电路606可以包括耦合在反相器610a与反相器610f之间的额外反相器，用以为信号INd、INBd、IND和/或INBD提供希望的延迟。

图7示出了包括增强可中断供电电路和电容提升电路的电压电平移位器电路700(下文的“电路700”)。类似于电路200的增强可中断供电电路，增强可中断供电电路可以包括下拉晶体管MN7和MN8和中断晶体管MP3和MP4。类似于电路400的电容提升电路，电容提升电路可以包括p型晶体管MPX1和MPX3、n型晶体管MNX1和MNX2、及电容性耦合的晶体管MPX2和MPX4。

图8示出了根据多个实施例的包括自适应保持器电路、增强可中断供电电路和电容提升电路的电压电平移位器电路800(下文的“电路800”)。类似于电路100的自适应保持器电路，自适应保持器电路可以包括保持器晶体管MN3和MN4与防火墙晶体管MN5和MN6。类似于电路200的增强可中断供电电路，增强可中断供电电路可以包括下拉晶体管MN7和MN8和中断晶体管MP3和MP4。类似于电路400的电容提升电路，电容提升电路可以包括p型晶体管MPX1和MPX3、n型晶体管MNX1和MNX2、及电容性耦合的晶体管MPX2和MPX4。

图9示出了类似于电路800的包括自适应保持器电路、增强可中断供电电路和电容提升电路的电压电平移位器电路900(下文的“电路900”)。电路900进一步包括使能晶体管MNEN1和MNEN2，用以允许选择性地启用增强可中断供电电路。使能晶体管MNEN1可以耦合在下拉晶体管MN7与地之间。使能晶体管MNEN2可以耦合在下拉晶体管MN8与地之间。使能晶体管MNEN1和MNEN2可以在其各自的栅极端子接收第一使能信号EN1。第一使能信号可以使使能晶体管MNEN1和MNEN2导通以启用增强可中断供电电路，并可以使使能晶体管MNEN1和MNEN2截止以禁用增强可中断供电电路。

另外，电路900可以包括使能晶体管MPEN1和MPEN2，用以允许选择性地启用电容提升电路。使能晶体管MPEN1的源极端子可以耦合到提升输入节点946。使能晶体管MPEN1的漏极端子可以耦合到输入电路906的反相器910a，以接收输入信号IN。使能晶体管MPEN1的栅极端子可以接收第二使能信号EN。使能晶体管MPEN2的源极端子可以耦合到提升反输入节点948。使能晶体管MPEN2的漏极端子可以耦合到输入电路906的反相器910b，以接收取反输入信号INB。使能晶体管MPEN2的栅极端子可以接收第二使能信号EN2。

第二使能信号EN2可以使使能晶体管MPEN1和MPEN2截止通以启用电容提升电路。第二使能信号EN2可以使使能晶体管MPEN1和MPEN2导通以禁用电容提升电路。当禁用电容提升电路时，使能晶体管MPEN1可以将输入信号IN传送到提升输入节点946，使能晶体管MPEN2可以将取反输入信号INB传送到提升反输入节点948。

在多个实施例中，电路900的输入电路906可以包括与输入端902串联耦合的多个反相器910a-f。在一些实施例中，输入电路906的反相器910d可以是三态反相器，当禁用电容提升电路时，反相器910d可以在三态输入接收第二使能信号EN2以选择性地将反相器910d设置在三态模式中。当反相器910d处于三态模式中时，反相器910d的输出可以具有高阻抗，可以有效地切断反相器910e和910f的输出。因此，可以使晶体管MPX1、MPX2、MPX3和MPX4截止。

图10示出了根据多个实施例的电压电平移位器电路1000(下文的“电路1000”)。电路1000可以包括第一电平移位器级1050(也称为“第一级1050”)和第二电平移位器级1052(也称为“第二级1052”)。第一级1000可以包括与电路100、200、300、400、500、600、700、800和/或900类似的电路。例如，图10中所示的第一级1000包括类似于电路100的电路(具有自适应保持器电路)。第一级1000可以包括二极管连接的晶体管1054，耦合在高电源轨1020与上拉晶体管MP1与MP2之间的节点1056之间。二极管连接的晶体管1054可以将在节点1056的电压减小到中间电压VDDHI，其低于高电源电压VDDH(例如减小了二极管连接的晶体管1054的阈值电压)。因此，第一级1050可以在数据节点1014处产生数据信号Q1，在取反数据节点1016处产生取反数据信号Q1B，它们处于低电压域与高电压域之间的中间电压域。可以将数据信号Q1和取反数据信号Q1B传送到第二级1052。

在多个实施例中，第二级1052可以电平移位数据信号Q1和/或取反数据信号Q1B以产生处于高电压域中的输出数据信号(例如其在0伏与VDDH之间波动)。第二级1052可以包括或不包括自适应保持器电路、增强可中断供电电路和/或电容提升电路。

显然，电路1000的实施例可以包括任意适当数量的二极管连接的晶体管1054以产生中间电压VDDHI。另外或者可替换地，在一些实施例中，电路1000可以包括多于两个移位器级。

图11示出了根据多个实施例的可以使用本文所述的装置和/或方法(例如电路100、200、300、400、500、600、700、800、900和/或1000)的示例性计算设备1100。如所示的，计算设备1100可以包括多个组件，例如一个或多个处理器1104(显示了一个)和至少一个通信芯片1106。在多个实施例中，一个或多个处理器1104每一个都可以包括一个或多个处理器内核。在多个实施例中，至少一个通信芯片1106可以物理且电耦合到一个或多个处理器1104。在进一步的实现方式中，通信芯片1106可以是一个或多个处理器1104的部件。在多个实施例中，计算设备1100可以包括印刷电路板(PCB)1102。对于这些实施例，一个或多个处理器1104和通信芯片1106布置于其上。在可替换的实施例中，在不使用PCB1102的情况下可以耦合多个组件。

取决于其应用，计算设备1100可以包括其他组件，它们会或不会物理且电耦合到PCB1102。这些其他组件包括但不限于，存储器控制器1105、易失性存储器(例如，动态随机存取存储器(DRAM)1108)、诸如只读存储器(ROM)1110的非易失性存储器、闪存1112、储存设备1111(例如硬盘驱动器(HDD))、I/O控制器1114、数字信号处理器(未示出)、加密处理器(未示出)、图形处理器1116、一个或多个天线1118、显示器(未示出)、触摸屏显示器1120、触摸屏控制器1122、电池1124、音频编码解码器(未示出)、视频编码解码器(未示出)、全球定位***(GPS)设备1128、指南针1130、加速度计(未示出)、陀螺仪(未示出)、扬声器1132、和大容量储存设备(例如，硬盘驱动器、固态驱动器、光盘(CD)、数字多用途盘(DVD))(未示出)等等。在多个实施例中，处理器1104可以其他组件集成在相同晶片上以构成芯片上***(SoC)。

在一些实施例中，一个或多个处理器1104、闪存1112和/或储存设备1111可以包括相关固件(未示出)，存储编程指令，被配置为响应于由一个或多个处理器1104执行编程指令，使得计算设备1100能够实践本文所述的方法的全部或选择的方面。在多个实施例中，使用与一个或多个处理器1104、闪存1112或储存设备1111分离的硬件，可以另外或可替换地实施这些方面。

在多个实施例中，计算设备1100的一个或多个组件可以包括本文所述的电路100、200、300、400、500、600、700、800、900和/或1000。例如，电路100、200、300、400、500、600、700、800、900和/或1000可以包括在I/O控制器1114、处理器1104、存储器控制器1105和/或计算设备1100的另一个组件中。在一些实施例中，电路100、200、300、400、500、600、700、800、900和/或1000可以包括在处理器1104中，以允许在相对低的电压域中工作的电路与在相对高的电压域中工作的电路连接。在实施例中，处理器1104可以包括多个电路100、200、300、400、500、600、700、800、900和/或1000。

通信芯片1106可以实现有线和/或无线通信，用于往来于计算设备1100传送数据。术语“无线”及其派生词可以用于描述可以通过非固态介质借助使用调制电磁辐射传送数据的电路、设备、***、方法、技术、通信信道等。该术语并非暗示相关设备不包含任何导线，尽管在一些实施例中它们可以不包含。通信芯片1106可以实施多个无线标准或协议中的任意一个，包括但不限于，IEEE702.20、长期演进(LTE)、LTE高级(LTE-A)、通用分组无线服务(GPRS)、演进数据最优化(Ev-DO)、增强型高速分组接入(HSPA+)、增强型高速下行分组接入(HSDPA+)、增强型高速上行分组接入(HSUPA+)、全球移动通信***(GSM)、增强数据率的GSM演进(EDGE)、码分多址(CDMA)、时分多址(TDMA)、数字增强无线远程通信(DECT)、全球微波接入互操作性(WiMAX)、蓝牙、其派生物，以及被指定为3G、4G、5G及之后的任何其他无线协议。计算设备1100可以包括多个通信芯片1106。例如，第一通信芯片1106可以专用于近距离无线通信，例如Wi-Fi和蓝牙，第二通信芯片1106可以专用于远距离无线通信，例如GPS、EDGE、GPRS、CDMA、LTE、Ev-DO等。

在多个实现方式中，计算设备1100可以是膝上型电脑、上网本、笔记本电脑、超级本、智能电话、计算平板电脑、个人数字助理(PDA)、超移动PC、移动电话、台式机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元(例如游戏机或汽车娱乐单元)、数码相机、家用电器、便携式音乐播放器或数码摄像机、在进一步的实现方式中，计算设备1100可以是处理数据的任何其他电子设备。

以下提供一些非限制性示例。

示例1是一种电压电平移位器电路，包括：输入节点，用以接收在第一电压域中的输入信号；数据节点，用以保持输入信号的逻辑状态，用于产生输出信号，所述输出信号对应于所述输入信号，并且在第二电压域中；取反数据节点，用以保持取反输入信号的逻辑状态，所述取反输入信号是所述输入信号的反相；及保持器晶体管，具有耦合到数据节点的源极端子，耦合到取反数据节点的栅极端子，和接收取反输入信号的漏极端子。

示例2是根据示例1的电路，其中，所述保持器晶体管是第一保持器晶体管，及其中，所述电路进一步包括第二保持器晶体管，具有耦合到取反数据节点的源极端子，耦合到数据节点的栅极端子，和接收输入信号的延迟信号的漏极端子。

示例3是根据示例2的电路，进一步包括：第一防火墙晶体管，耦合在第一保持器晶体管与接地端子之间；及第二防火墙晶体管，耦合在第二保持器晶体管与接地端子之间，其中，第二防火墙晶体管的栅极端子耦合到第一防火墙晶体管的栅极端子，及其中，第一防火墙晶体管和第二防火墙晶体管的栅极端子接收防火墙信号，用以当第一电压域被功率门控时选择性地将数据节点和取反数据节点驱动到0伏。

示例4是根据示例1到3中任意一个电路的电路，进一步包括：下拉晶体管，耦合在数据节点与接地端子之间；中断晶体管，耦合到数据节点；及上拉晶体管，耦合在中断晶体管与电源轨之间，所述电源轨接收电源电压。

示例5是根据示例4的电路，其中，中断晶体管和下拉晶体管的栅极端子接收输入信号，及其中，上拉晶体管的栅极端子耦合到取反数据节点。

示例6是根据示例5的电路，其中，下拉晶体管是第一下拉晶体管，及其中，所述电路进一步包括第二下拉晶体管，耦合在接地端子与中间节点之间，所述中间节点在上拉晶体管与中断晶体管之间，其中，第二下拉晶体管的栅极端子接收输入信号。

示例7是根据示例6的电路，其中，所述中断晶体管是第一中断晶体管，及其中，所述电路进一步包括：第二中断晶体管，耦合在第一中断晶体管与上拉晶体管之间；及第三下拉晶体管，耦合在接地端子与第二中间节点，所述第二中间节点在上拉晶体管与第二中断晶体管之间，其中，第三下拉晶体管的栅极端子接收输入信号。

示例8是根据示例4的电路，进一步包括电容提升电路，耦合到输入节点，用以将提升的输入信号传送到中断晶体管和下拉晶体管。

示例9是根据示例1的电路，其中，输入节点、数据节点、取反数据节点和保持器晶体管包括在电压电平移位器电路的第一级中，及其中，所述电压电平移位器电路进一步包括第二级，用以接收第一级的输出信号，并产生在第三电压域中的第二级的输出信号。

示例10是一种电压电平移位器电路，包括：输入节点，用以接收与第一电压域相关的输入数据信号；数据节点，用以保持输入数据信号的逻辑状态，用于产生输出信号，所述输出信号对应于所述输入信号，并且在高于第一电压域的第二电压域中；第一下拉晶体管，耦合在数据节点与接地端子之间，下拉晶体管的栅极端子接收输入信号；中断晶体管，耦合到数据节点，中断晶体管的栅极端子接收输入信号；上拉晶体管，耦合在中断晶体管与电源轨之间，所述电源轨接收与第二电压域相关的电源电压；及第二下拉晶体管，耦合在接地端子与中间节点之间，所述中间节点在上拉晶体管与中断晶体管之间，其中，第二下拉晶体管的栅极端子接收输入信号。

示例11是根据示例10的电路，其中，所述中断晶体管是第一中断晶体管，及其中，所述电路进一步包括：第二中断晶体管，耦合在第一中断晶体管与上拉晶体管之间；及第三下拉晶体管，耦合在接地端子与第二中间节点，所述第二中间节点在上拉晶体管与第二中断晶体管之间，其中，第三下拉晶体管的栅极端子接收输入信号。

示例12是根据示例10的电路，进一步包括：取反数据节点，用以保持取反输入信号的逻辑状态，所述取反输入信号是所述输入信号的反相，其中，上拉晶体管的栅极端子耦合到取反数据节点。

示例13是根据示例12的电路，进一步包括：保持器晶体管，具有耦合到数据节点的源极端子，耦合到取反数据节点的栅极端子，和接收取反输入信号的漏极端子。

示例14是根据示例13的电路，其中，所述保持器晶体管是第一保持器晶体管，及其中，所述电路进一步包括第二保持器晶体管，具有耦合到取反数据节点的源极端子，耦合到数据节点的栅极端子，和接收输入信号的延迟信号的漏极端子。

示例15是根据示例10到14中任意一个电路的电路，进一步包括电容提升电路，耦合到输入节点，用以将在数据节点的输入数据信号的电压增大到第一电压域的电源电压以上。

示例16是根据示例15的电路，其中，所述输入节点是第一输入节点，及其中，所述电容提升电路包括：p型晶体管，耦合在第二输入节点与第一输入节点之间，其中，第二输入节点接收在第一电压域中的数据信号，及其中，第一p型晶体管的栅极端子接收数据信号的延迟信号；n型晶体管，耦合在第一输入节点与第二输入节点之间，n型晶体管的栅极端子接收与第一电压域相关的电源电压；及电容耦合的晶体管，耦合在p型晶体管与第一输入节点之间，所述电容耦合的晶体管充电第一输入节点以在第一输入节点产生提升数据信号。

示例17是根据示例11的电路，进一步包括使能晶体管，耦合在第二下拉晶体管与接地端子之间，使能晶体管的栅极端子接收使能信号，用以选择性地启用电路的增强供电中断模式。

示例18是一种***，包括：第一输入节点，用以接收在低电压域中的输入信号；及电容提升电路，耦合在第一输入节点与第二输入节点之间，所述电容提升电路包括：p型晶体管，耦合在第一输入节点与第二输入节点之间，第一p型晶体管的栅极端子接收数据信号的延迟信号；n型晶体管，耦合在第一输入节点与第二输入节点之间，n型晶体管的栅极端子接收与低电压域相关的低电源电压；及电容耦合的晶体管，耦合在p型晶体管与第二输入节点之间，所述电容耦合的晶体管将第二输入节点充电到大于低电源电压的电压电平以产生提升的输入信号。示例18的***进一步包括电平移位电路，用以在第二输入节点接收提升的输入信号，及产生输出信号，所述输出信号对应于输入信号，并且在高电压域中，高电压域具有高于低电压域的电压电平。

示例19是根据示例18的***，其中，所述p型晶体管和n型晶体管彼此并联耦合。

示例20是根据示例18的***，其中，所述电容耦合的晶体管的栅极端子接收输入信号的延迟信号。

示例21是根据示例18的***，其中，所述电平移位电路包括：中断晶体管，耦合到数据节点，所述数据节点保持输入信号的逻辑状态，其中，所述中断晶体管的栅极端子耦合到第二输入节点；上拉晶体管，耦合在中断晶体管与电源轨之间，所述电源轨接收与高电压域相关的高电源电压；及下拉晶体管，耦合在接地端子与中间节点之间，所述中间节点在上拉晶体管与中断晶体管之间，其中，下拉晶体管的栅极端子耦合到第二输入节点。

示例22是根据示例21的***，其中，所述电平移位电路进一步包括：数据节点，用以保持输入新民航的逻辑状态；取反数据节点，用以保持取反输入信号的逻辑状态，所述取反输入信号是输入信号的反相；保持器晶体管，具有耦合到数据节点的源极端子，耦合到取反数据节点的栅极端子，及接收取反输入信号的漏极端子。

示例23是根据示例18的***，进一步包括使能晶体管，耦合到第二输入节点，当禁用所述电容提升电路时，所述使能晶体管选择性地将输入信号传送到第二输入节点。

示例24是根据示例18到23中任意一个***的***，进一步包括：处理器，耦合到电平移位电路，所述处理器包括工作在低电压域中的第一电路块和工作在高电压域中的第二电路块。

尽管为了说明在此示出并说明了某些实施例，但本申请旨在覆盖本文所述实施例的任何适应性修改或变化。因此，其明显的意图是本文所述的实施例仅由权利要求书来限定。

在本公开内容提及“一”或“第一”要素或其等效替代的情况下，这种公开包括一个或多个这种要素，既不必需也不排除两个或多个这种要素。此外，用于确定的要素的序数词(例如第一、第二或第三)用于在要素之间进行区分，并非表示或暗示这种要素的必需或受限的数量，它们也不表示这种要素的特定位置或顺序，除非明确地另有表述。

Claims (24)

1.一种电压电平移位器电路，包括：

输入节点，所述输入节点用以接收在第一电压域中的输入信号；

数据节点，所述数据节点用以保持所述输入信号的逻辑状态以产生输出信号，所述输出信号对应于所述输入信号并在第二电压域中；

取反数据节点，所述取反数据节点用以保持取反输入信号的逻辑状态，所述取反输入信号是所述输入信号的反相信号；以及

保持器晶体管，所述保持器晶体管具有耦合到所述数据节点的源极端子、耦合到所述取反数据节点的栅极端子、以及用于接收所述取反输入信号的漏极端子。

2.根据权利要求1所述的电路，其中，所述保持器晶体管是第一保持器晶体管，并且其中，所述电路进一步包括第二保持器晶体管，所述第二保持器晶体管具有耦合到所述取反数据节点的源极端子、耦合到所述数据节点的栅极端子、以及用于接收所述输入信号的延迟信号的漏极端子。

3.根据权利要求2所述的电路，进一步包括：

第一防火墙晶体管，所述第一防火墙晶体管耦合在所述第一保持器晶体管与接地端子之间；以及

第二防火墙晶体管，所述第二防火墙晶体管耦合在所述第二保持器晶体管与所述接地端子之间，其中，所述第二防火墙晶体管的栅极端子耦合到所述第一防火墙晶体管的栅极端子，并且其中，所述第一防火墙晶体管和所述第二防火墙晶体管的所述栅极端子用以接收防火墙信号，以当所述第一电压域被功率门控时选择性地将所述数据节点和所述取反数据节点驱动到0伏。

4.根据权利要求1到3中任意一项所述的电路，进一步包括：

下拉晶体管，所述下拉晶体管耦合在所述数据节点与接地端子之间；

中断晶体管，所述中断晶体管耦合到所述数据节点；以及

上拉晶体管，所述上拉晶体管耦合在所述中断晶体管与电源轨之间，所述电源轨用以接收电源电压。

5.根据权利要求4所述的电路，其中，所述中断晶体管和所述下拉晶体管的栅极端子用以接收所述输入信号，并且其中，所述上拉晶体管的栅极端子耦合到所述取反数据节点。

6.根据权利要求5所述的电路，其中，所述下拉晶体管是第一下拉晶体管，并且其中，所述电路进一步包括耦合在所述接地端子与中间节点之间的第二下拉晶体管，所述中间节点在所述上拉晶体管与所述中断晶体管之间，其中，所述第二下拉晶体管的栅极端子用以接收所述输入信号。

7.根据权利要求6所述的电路，其中，所述中断晶体管是第一中断晶体管，并且其中，所述电路进一步包括：

第二中断晶体管，所述第二中断晶体管耦合在所述第一中断晶体管与所述上拉晶体管之间；以及

第三下拉晶体管，所述第三下拉晶体管耦合在所述接地端子与第二中间节点之间，所述第二中间节点在所述上拉晶体管与所述第二中断晶体管之间，其中，所述第三下拉晶体管的栅极端子用以接收所述输入信号。

8.根据权利要求4所述的电路，进一步包括电容提升电路，所述电容提升电路耦合到所述输入节点，以将提升的输入信号传送到所述中断晶体管和所述下拉晶体管。

9.根据权利要求1所述的电路，其中，所述输入节点、所述数据节点、所述取反数据节点和所述保持器晶体管包括在所述电压电平移位器电路的第一级中，并且其中，所述电压电平移位器电路进一步包括第二级，所述第二级用以接收所述第一级的输出信号并产生所述第二级的输出信号，所述第二级的输出信号在第三电压域中。

10.一种电压电平移位器电路，包括：

输入节点，所述输入节点用以接收与第一电压域相关联的输入数据信号；

数据节点，所述数据节点用以保持所述输入数据信号的逻辑状态以产生输出信号，所述输出信号对应于所述输入信号，并且在高于所述第一电压域的第二电压域中；

第一下拉晶体管，所述第一下拉晶体管耦合在所述数据节点与接地端子之间，所述下拉晶体管的栅极端子用以接收所述输入信号；

中断晶体管，所述中断晶体管耦合到所述数据节点，所述中断晶体管的栅极端子用以接收所述输入信号；

上拉晶体管，所述上拉晶体管耦合在所述中断晶体管与电源轨之间，所述电源轨用以接收与所述第二电压域相关联的电源电压；以及

第二下拉晶体管，所述第二下拉晶体管耦合在所述接地端子与中间节点之间，所述中间节点在所述上拉晶体管与所述中断晶体管之间，其中，所述第二下拉晶体管的栅极端子用以接收所述输入信号。

11.根据权利要求10所述的电路，其中，所述中断晶体管是第一中断晶体管，并且其中，所述电路进一步包括：

第二中断晶体管，所述第二中断晶体管耦合在所述第一中断晶体管与所述上拉晶体管之间；以及

第三下拉晶体管，所述第三下拉晶体管耦合在所述接地端子与第二中间节点，所述第二中间节点在所述上拉晶体管与所述第二中断晶体管之间，其中，所述第三下拉晶体管的栅极端子用以接收所述输入信号。

12.根据权利要求10所述的电路，进一步包括取反数据节点，所述取反数据节点用以保持取反输入信号的逻辑状态，所述取反输入信号是所述输入信号的反相信号，其中，所述上拉晶体管的栅极端子耦合到所述取反数据节点。

13.根据权利要求12所述的电路，进一步包括保持器晶体管，所述保持器晶体管具有耦合到所述数据节点的源极端子、耦合到所述取反数据节点的栅极端子、以及用于接收所述取反输入信号的漏极端子。

14.根据权利要求13所述的电路，其中，所述保持器晶体管是第一保持器晶体管，并且其中，所述电路进一步包括第二保持器晶体管，所述第二保持器晶体管具有耦合到所述取反数据节点的源极端子、耦合到所述数据节点的栅极端子、以及用于接收所述输入信号的延迟信号的漏极端子。

15.根据权利要求10至14中任意一项所述的电路，进一步包括电容提升电路，所述电容提升电路耦合到所述输入节点，用以将在所述数据节点处的所述输入数据信号的电压增大到所述第一电压域的电源电压以上。

16.根据权利要求15所述的电路，其中，所述输入节点是第一输入节点，并且其中，所述电容提升电路包括：

p型晶体管，所述p型晶体管耦合在第二输入节点与所述第一输入节点之间，其中，所述第二输入节点用以接收在所述第一电压域中的所述数据信号，并且其中，所述第一p型晶体管的栅极端子用以接收所述数据信号的延迟信号；

n型晶体管，所述n型晶体管耦合在所述第一输入节点与所述第二输入节点之间，所述n型晶体管的栅极端子用以接收与所述第一电压域相关联的电源电压；以及

电容耦合的晶体管，所述电容耦合的晶体管耦合在所述p型晶体管与所述第一输入节点之间，所述电容耦合的晶体管用以对所述第一输入节点进行充电以在所述第一输入节点处产生提升的数据信号。

17.根据权利要求11所述的电路，进一步包括使能晶体管，所述使能晶体管耦合在所述第二下拉晶体管与所述接地端子之间，所述使能晶体管的栅极端子用以接收使能信号，以选择性地启用所述电路的增强供电中断模式。

18.一种***，包括：

第一输入节点，所述第一输入节点用以接收在低电压域中的输入信号；

电容提升电路，所述电容提升电路耦合在所述第一输入节点与第二输入节点之间，所述电容提升电路包括：

p型晶体管，所述p型晶体管耦合在所述第一输入节点与所述第二输入节点之间，所述第一p型晶体管的栅极端子用以接收所述输入信号的延迟信号；

n型晶体管，所述n型晶体管耦合在所述第一输入节点与所述第二输入节点之间，所述n型晶体管的栅极端子用以接收与所述低电压域相关联的低电源电压；以及

电容耦合的晶体管，所述电容耦合的晶体管耦合在所述p型晶体管与所述第二输入节点之间，所述电容耦合的晶体管将所述第二输入节点充电到高于所述低电源电压的电压电平以产生提升的输入信号；以及

电平移位电路，所述电平移位电路用以在所述第二输入节点处接收所述提升的输入信号并且用以产生输出信号，所述输出信号对应于所述输入信号并且在高电压域中，所述高电压域相对于所述低电压域具有较高的电压电平。

19.根据权利要求18所述的***，其中，所述p型晶体管和所述n型晶体管彼此并联耦合。

20.根据权利要求18所述的***，其中，所述电容耦合的晶体管的栅极端子用以接收所述输入信号的延迟信号。

21.根据权利要求18所述的***，其中，所述电平移位电路包括：

中断晶体管，所述中断晶体管耦合到数据节点，所述数据节点用以保持所述输入信号的逻辑状态，其中，所述中断晶体管的栅极端子耦合到所述第二输入节点；

上拉晶体管，所述上拉晶体管耦合在所述中断晶体管与电源轨之间，所述电源轨用以接收与所述高电压域相关联的高电源电压；以及

下拉晶体管，所述下拉晶体管耦合在所述接地端子与中间节点之间，所述中间节点在所述上拉晶体管与所述中断晶体管之间，其中，所述下拉晶体管的栅极端子耦合到所述第二输入节点。

22.根据权利要求21所述的***，其中，所述电平移位电路进一步包括：

数据节点，所述数据节点用以保持所述输入信号的逻辑状态；

取反数据节点，所述取反数据节点用以保持取反输入信号的逻辑状态，所述取反输入信号是所述输入信号的反相信号；

保持器晶体管，所述保持器晶体管具有耦合到所述数据节点的源极端子、耦合到所述取反数据节点的栅极端子、以及用于接收所述取反输入信号的漏极端子。

23.根据权利要求18所述的***，进一步包括使能晶体管，所述使能晶体管耦合到所述第二输入节点，所述使能晶体管在所述电容提升电路被禁用时选择性地将所述输入信号传送到所述第二输入节点。

24.根据权利要求18到23中任意一项所述的***，进一步包括：

处理器，所述处理器耦合到所述电平移位电路，所述处理器包括工作在所述低电压域中的第一电路块和工作在所述高电压域中的第二电路块。