CN108540123A - 电平转换电路 - Google Patents

Abstract

一种电平转换电路，所述电路包括：低电压电平转换电路，适于在接入的高电源域的电源电压小于或等于对应的器件耐压值时，将输入的低电压域的信号分别转换为对应的高电源域的电源电压和零电压；高电压电平转换电路，适于在接入的高电源域的电源电压位于所述对应的器件耐压值与所述对应的器件耐压值两倍之间时，将输入的低电源域的信号分别转换为所述高电源域的电源电压和低电压。上述的方案，可以兼容高低电压的电平转换电路，可以扩大电平转换电路的适用范围。

Description

电平转换电路

技术领域

本发明涉及电路技术领域，特别是涉及一种电平转换电路。

背景技术

电平转换电路，用于实现电平的逻辑转换，被广泛应用于各种接口电路及输入输出单元中。

但是，现有技术中的电平转换电路仅能单独实现低于或等于器件耐压的电平转换或者单独实现高于器件耐压的电平转换，并且转换速度不高，不能同时实现即低于或等于器件耐压的电平转换又高于器件耐压的电平转换，并且实现高速转换。限制了电平转换电路的适用范围。

发明内容

本发明实施例解决的问题是如何实现兼容高低电源电压的高速电平转换电路，扩大电平转换电路的适用范围。

为解决上述问题，本发明实施例提供了一种电平转换电路，所述电路包括：低电压电平转换电路，适于在接入的高电源域的电源电压小于或等于对应的器件耐压值时，将输入的低电压域的信号分别转换为对应的高电源域的电源电压和零电压；高电压电平转换电路，适于在接入的高电源域的电源电压位于所述对应的器件耐压值与所述对应的器件耐压值两倍之间时，将输入的低电源域的信号分别转换为所述高电源域的电源电压和低电压。

可选地，所述低电压电平转换电路包括第一输入单元、低压通路和第一输出单元；所述第一输入单元，适于在输入的高电源域的电源电压小于或等于对应的器件耐压值时，将所接收的低电源域的信号转换为对应的差分信号；所述低压通路，适于将所述第一输入单元转换得到的差分信号输出至所述第一输出单元；所述第一输出单元，适于将所述低压通路输出的差分信号转换为互补的高电源域的电源电压和零电压。

可选地，所述第一输入单元包括第一PMOS管、第一NMOS管、第二NMOS管和第三NMOS管；所述第一PMOS管的栅端与所述第一NMOS管的栅端耦接，并作为预设的低电源域的信号的输入端，所述第一PMOS管的源端与所述低电源域的信号耦接，所述第一PMOS管的漏端与所述第一NMOS管的漏端耦接，所述第一NMOS管的源端与地线耦接；所述第二NMOS管的栅端与所述第一PMOS管和所述第一NMOS管的栅端耦接，所述第二NMOS管的漏端与第一电压节点耦接，所述第二NMOS管的源端与地线耦接；所述第三NMOS管的栅端与所述第一PMOS管和所述第一NMOS管的漏端耦接，所述第三NMOS管的漏端与第二电压节点耦接，所述第三NMOS管的源端与地线耦接。

可选地，所述低压通路包括开关子单元和第一耐压子单元；所述开关子单元包括第四NMOS管和第六NMOS管；所述第一耐压子单元包括第五NMOS管和第七NMOS管；所述第四NMOS管的栅端与第三电压节点耦接，所述第四NMOS管的漏端与所述第五NMOS管的源端耦接，所述第四NMOS管的源端与第一电压节点耦接；所述第五NMOS管的栅端和所述第七NMOS管的栅端与第四电压节点耦接，所述第五NMOS管的漏端与第五电压节点耦接，所述第五NMOS管的源端与所述第四NMOS管的漏端耦接；所述第六NMOS管的栅端与第三电压节点耦接，所述第六NMOS管的漏端与所述第七NMOS管的源端耦接，所述第六NMOS管的源端与第二电压节点耦接；所述第七NMOS管的漏端与第六电压节点耦接，所述第七NMOS管的源端与所述第六NMOS管的漏端耦接。

可选地，所述第一输出单元包括：第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管和第十一PMOS管；所述第四PMOS管的栅端与第七电压节点耦接，所述第四PMOS管的源端与所述第六PMOS管的漏端耦接；所述第五PMOS管的栅端与所述第七电压节点耦接，所述第五PMOS管的漏端与所述第五电压节点耦接，所述第五PMOS管的源端与预设的正输出电压节点耦接；所述第六PMOS管的栅端与所述正输出电压节点耦接，所述第六PMOS管的源端与所述高电源域的电源电压耦接；所述第七PMOS管的栅端和源端与所述高电源域的电源电压耦接，所述第七PMOS管的漏端与所述正输出电压节点耦接；所述第八PMOS管的栅端与所述第七电压节点VBP耦接，所述第八PMOS管的源端与所述第十PMOS管的漏端耦接，所述第八PMOS管的漏端与所述第六电压节点耦接；所述第九PMOS管的栅端与所述第七电压节点耦接，所述第九PMOS管的漏端与所述第六电压节点耦接，所述第九PMOS管的源端和所述第六PMOS管的栅端及所述第七PMOS管的漏端耦接；所述第十PMOS管的栅端与负输出电压节点耦接，所述第十PMOS管的源端与所述高电源域的电源电压耦接；所述第十一PMOS管的栅端和源端与所述高电源域的电源电压端耦接，所述第十一PMOS管的漏端与所述负输出电压节点耦接。

可选地，所述第三电压节点与所述低电源域的信号耦接；所述第四电压节点与所述高电源域的电源电压耦接；所述第七电压节点与预设的零电压耦接。

可选地，所述高电压电平转换电路包括第二输入单元、高压通路和第二输出单元；所述第二输入单元，适于在输入的高电源域的电源电压大于对应的器件耐压值时，将所接收的低电源域的信号转换为对应的差分信号；所述低压通路，适于将所述第二输入单元转换得到的差分信号输出至所述第二输出单元；所述第二输出单元，适于将所述低压通路输出的差分信号转换为互补高电源电压域电压和低电压。

可选地，所述第二输入单元包括所述第一PMOS管、所述第一NMOS管、所述第二NMOS管和所述第三NMOS管；所述第一PMOS管的栅端与所述输入信号的输入端耦接，所述第一PMOS管的源端与所述低电源域的信号耦接，所述第一PMOS管的漏端与所述第一NMOS管的漏端耦接；所述第一NMOS管的源端与地线耦接，所述第二NMOS管的栅端与所述第一PMOS管和所述第一NMOS管的栅端耦接，所述第二NMOS管的漏端与第一电压节点耦接，所述第二NMOS管的源端与地线耦接，所述第三NMOS管的栅端与所述第一PMOS管和所述第一NMOS管的漏端耦接，所述第三NMOS管的漏端与第二电压节点耦接，所述第三NMOS管的源端与地线耦接。

可选地，所述高压通路包括相互耦接的第二耐压子单元和二极管钳位子单元；所述第二耐压子单元包括第八NMOS管和第十NMOS管；所述二极管钳位子单元包括第九NMOS管、第十一NMOS管、第二PMOS管和第三PMOS管；所述第八NMOS管的栅端与所述第四电压节点耦接，所述第八NMOS管的漏端与所述第二PMOS管的栅端耦接，所述第八NMOS管的源端和第一电压节点耦接；所述第九NMOS管的栅端与所述第五电压节点耦接，所述第九NMOS管的漏端与所述第二PMOS管的漏端耦接，所述第九NMOS管的源端与所述第八NMOS管的漏端耦接；所述第二PMOS管的源端与所述第五电压节点耦接；所述第十NMOS管的栅端和第四电压节点耦接，所述第十NMOS管的漏端与所述第三PMOS管的栅端耦接，所述第十NMOS管的源端与所述第二电压节点耦接；所述第十一NMOS管的栅端与所述第六电压节点耦接，所述第十一NMOS管的漏端与所述第三PMOS管的漏端耦接，所述第十一NMOS管的源端与第三PMOS管的栅端耦接；所述第三PMOS管的源端和所述第十一NMOS管的栅端及第六电压节点耦接。

可选地，所述第二输出单元包括相互耦接的互耦消除子单元和互补信号输出子单元；所述互耦消除子单元包括所述第五PMOS管和所述第九PMOS管；所述互补信号输出子单元包括所述第四PMOS管、所述第六PMOS管、所述第七PMOS管、所述第八PMOS管、第十PMOS管和第十一PMOS管；所述第四PMOS管的栅端与第七电压节点耦接，所述第四PMOS管的源端与所述第六PMOS管的漏端耦接；所述第五PMOS管的栅端与所述第七电压节点耦接，所述第五PMOS管的漏端与所述第五电压节点耦接，所述第五PMOS管的源端与预设的正输出电压节点耦接；所述第六PMOS管的栅端与所述正输出电压节点耦接，所述第六PMOS管的源端与所述高电源域的电源电压耦接；所述第七PMOS管的栅端和源端与所述高电源域的电源电压耦接，所述第七PMOS管的漏端与所述正输出电压节点耦接；所述第八PMOS管的栅端与所述第七电压节点VBP耦接，所述第八PMOS管的源端与所述第十PMOS管的漏端耦接，所述第八PMOS管的漏端与所述第六电压节点耦接；所述第九PMOS管的栅端与所述第七电压节点耦接，所述第九PMOS管的漏端与所述第六电压节点耦接，所述第九PMOS管的源端和所述第六PMOS管的栅端及所述第七PMOS管的漏端耦接；所述第十PMOS管的栅端与所述负输出电压节点耦接，所述第十PMOS管的源端与所述高电源域的电源电压耦接；所述第十一PMOS管的栅端和源端与所述高电源域的电源电压端耦接，所述第十一PMOS管的漏端与所述负输出电压节点耦接。

可选地，所述第三电压节点与地线耦接；所述第四电压节点与2/3的所述高电源域的电源电压耦接；所述第五电压节点与耦接；所述第七电压节点与1/3的所述高电源域的电源电压耦接。

与现有技术相比，本发明的技术方案具有以下的优点：

上述的方案，通过低电压电平转换电路和高电压电平转换电路的设置，可以在接入的高电源域的电源电压小于或等于器件耐压值时，将输入的低电源域的信号转换为所述高电源域的电源电压或者零电压，并可以在接入的所述高电源域的电源电压位于对应的器件耐压值与所述对应的器件耐压值两倍之间时，将所述输入的低电源域的信号分别转换为所述高电源域的电源电压和低电压，可以兼容高低电源电压的电平转换，从而扩大电平转换电路的适用范围。

附图说明

图1是本发明实施例中的一种电平转换电路的框架示意图；

图2是本发明实施例中的一种电平转换电路的电路图；

图3是本发明实施例中的一种电平转换电路在电源电压小于器件耐压值时的等效电路图；

图4是本发明实施例中的一种电平转换电路在电源电压大于器件耐压值时的等效电路图。

具体实施方式

为解决现有技术中存在的上述问题，本发明实施例采用的技术方案，通过低电压电平转换电路和高电压电平转换电路的设置，可以在接入的高电源域的电源电压小于或等于器件耐压值时，将输入的低电源域的信号转换为所述高电源域的电源电压或者零电压，并可以在接入的所述高电源域的电源电压位于对应的器件耐压值与所述对应的器件耐压值两倍之间时，将所述输入的低电源域的信号分别转换为所述高电源域的电源电压和低电压，可以兼容高低电源电压的电平转换，从而扩大电平转换电路的适用范围。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图1示出了本发明实施例中的一种电平转换电路的框架示意图。参见图1，本发明实施例中的电平转换电路可以包括低电压电平转换电路11和高电压电平转换电路12，其中：

低电压电平转换电路11，适于在接入的高电源域的电源电压小于或等于对应的器件耐压值时，将输入的低电源域的信号分别转换为对应的高电源域的电源电压和零电压。

高电压电平转换电路12，适于在接入的高电源域的电源电压位于所述对应的器件耐压值与所述对应的器件耐压值两倍之间时，将输入的低电源域的信号分别转换为所述高电源域的电源电压和低电压。

在本发明一实施例中，所述低电压电平转换电路11包括第一输入单元(图中未示出)、低压通路(图中未示出)和第一输出单元(图中未示出)，其中：

所述第一输入单元，适于在输入的高电源域的电源电压小于或等于对应的器件耐压值时，将所接收的低电源域的电压信号转换为对应的差分信号。

所述低压通路，适于将所述第一输入单元转换得到的差分信号输出至所述第一输出单元。

所述第一输出单元，适于将所述低压通路输出的差分信号转换为互补的高电源域的电源电压和零电压。

在本发明一实施例中，所述高电压电平转换电路12包括第二输入单元(图中未示出)、高压通路(图中未示出)和第二输出单元(图中未示出)，其中：

所述第二输入单元，适于在输入的高电源域的电源电压大于对应的器件耐压值时，将所接收的低电源域的电压信号转换为对应的差分信号；

所述低压通路，适于将所述第二输入单元转换得到的差分信号输出至所述第二输出单元；

所述第二输出单元，适于将所述低压通路输出的差分信号转换为互补高电源域的电源电压和低电压。

上述的方案，通过低电压电平转换电路和高电压电平转换电路的设置，可以在接入的高电源域的电源电压小于或等于器件耐压值时，将输入的低电源域的信号转换为所述高电源域的电源电压或者零电压，并可以在接入的所述高电源域的电源电压位于对应的器件耐压值与所述对应的器件耐压值两倍之间时，将所述输入的低电源域的信号分别转换为所述高电源域的电源电压和低电压，可以兼容高低电源电压的电平转换，从而扩大电平转换电路的适用范围。

下面将结合图2至4对本发明实施例中的电平转换电路做进一步详细的介绍。

为了便于理解，下面将分别对本发明实施例中的电平转换电路中的低电压电平转换电路和高电压电平转换电路分别予以详细的描述。

参见图2，本发明实施例中的低电压电平转换电路可以包括由第一PMOS管MP1、第一NMOS管MN1、第二NMOS管MN2和第三NMOS管MN3构成的第一输入单元，由第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6和第七NMOS管MN7构成的低压通路，以及由第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第九PMOS管MP9、第十PMOS管MP10和第十一PMOS管MP11构成的第一输出单元。

在具体实施中，由第一PMOS管MP1、第一NMOS管MN1、第二NMOS管MN2和第三NMOS管MN3构成的第一输入单元中：

第一PMOS管MP1的栅端与输入信号VIN耦接，第一PMOS管MP1的源端与低电源电压域电压的信号VDDL耦接，第一PMOS管MP1的漏端与第一NMOS管MN1的漏端耦接；第一NMOS管MN1的源端与地线GND耦接，第二NMOS管MN2的栅端与第一PMOS管MP1和第一NMOS管MN1的栅端耦接；第二NMOS管MN2的漏端与第一电压节点VOLB耦接，第二NMOS管MN2的源端与地线GND耦接；第三NMOS管MN3的栅端与第一PMOS管MP1和第一NMOS管MN1的漏端耦接，第三NMOS管MN3的漏端与第二电压节点VOL耦接，第三NMOS管MN3的源端与地线GND耦接。

在具体实施中，由第四NMOS管MN4、第六NMOS管MN6、第五NMOS管MN5和第七NMOS管MN7构成的低压通路中：

第四NMOS管MN4的栅端与第三电压节点VSW耦接，第四NMOS管MN4的漏端与第五NMOS管MN5的源端耦接，第四NMOS管MN4的源端与所述第一电压节点VOLB耦接；第五NMOS管MN5的栅端与第四电压节点VBN耦接，第五NMOS管MN5的漏端与第五电压节点X耦接，第五NMOS管的源端与第四NMOS管MN4的漏端耦接；第六NMOS管MN6的栅端与第三电压节点VSW耦接，第六NMOS管MN6的漏端与第七NMOS管MN7的源端耦接，第六NMOS管MN6的源端与第二电压节点VOL耦接；第七NMOS管MN7的栅端与第四电压节点VBN耦接，第七NMOS管MN7的漏端与第六电压节点Y耦接，第七NMOS管MN7的源端与第六NMOS管MN6的漏端耦接。

在具体实施中，由第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第九PMOS管MP9、第十PMOS管MP10和第十一PMOS管MP11构成的第一输出单元中：

所述第四PMOS管MP4的栅端与第七电压节点VBP耦接，所述第四PMOS管MP4的源端与所述第六PMOS管MP6的漏端耦接；所述第五PMOS管MP5的栅端与所述第七电压节点VBP耦接，所述第五PMOS管MP5的漏端与所述第五电压节点X耦接，所述第五PMOS管MP5的源端与预设的负输出电压节点VOHB耦接；所述第六PMOS管MP6的栅端与所述正输出电压节点VOH耦接，所述第六PMOS管MP6的源端与所述高电源域的电源电压VDDH耦接；所述第七PMOS管MP7的栅端和源端与所述高电源域的电源电压VDDH耦接，所述第七PMOS管MP7的漏端与所述正输出电压节点VOH耦接；所述第八PMOS管MP8的栅端与所述第七电压节点VBP耦接，所述第八PMOS管MP8的源端与所述第十PMOS管MP10的漏端耦接，所述第八PMOS管MP8的漏端与所述第六电压节点Y耦接；所述第九PMOS管MP9的栅端与所述第七电压节点VBP耦接，所述第九PMOS管MP9的漏端与所述第六电压节点Y耦接，所述第九PMOS管MP9的源端和所述第六PMOS管MP6的栅端及所述第七PMOS管MP7的漏端耦接；所述第十PMOS管MP10的栅端与所述负输出电压节点VOHB耦接，所述第十PMOS管MP10的源端与所述高电源域的电源电压VDDH耦接；所述第十一PMOS管MP11的栅端和源端与所述高电源域的电源电压VDDH耦接，所述第十一PMOSMP11管的漏端与所述负输出电压节点VOHB耦接。

在具体实施中，当接入的高电源域的电源电压小于或等于对应的器件耐压值时，所述第三电压节点VSW与所述低电源域的信号VDDL耦接；所述第四电压节点VBN与所述高电源域的电源电压VDDH耦接；所述第七电压节点VBP与预设的零电压耦接。

在具体实施中，当高电源域的电源电压VDDH小于或等于第一PMOS管PM1至第十一PMOS管PM11以及第一NMOS管MN1至第十一NMOS管MN11的器件耐压值时，第三电压节点VSW和第四电压节点VBN均与高电源电压VDDH耦接，第七电压节点VBP与零电压耦接。

此时，第四PMOS管MP4、第五PMOS管MP5、第八PMOS管MP8、第九PMOS管MP9，以及第四NMOS管MN4～第七NMOS管MN7将一直处于导通的状态，使得图2所示的电平转换电路与图3所示的电路，即为现有的低电压电平转化电路。

下面将结合图3首先对低电平转换电路的工作原理进行详细的介绍。

参见图3，当高电源域的电源电压VDDH小于或等于器件耐压值时，第四NMOS管MN4和第六NMOS管MN6的栅端，即第三电压节点VSW与低电源域的信号VDDL耦接，低压通路中的第四NMOS管MN4和第六NMOS管MN6构成的开关子单元开启，使得低压通路开启；当高电源域的电源电压VDDH大于器件耐压时，第四NMOS管MN4和第六NMOS管MN6的栅端，即第三电压节点VSW接地，此时低压通路关断。

第一输入单元中的第一PMOS管MP1和第一NMOS管MN1组成反相器，当输入信号VIN由零电压转换为低电源域的信号VDDL时，第二NMOS管MN2由截止转为导通，输入信号VIN经反相器后转换为零电平信号，使得第三NMOS管MN3由导通转为截止。

其中，第二NMOS管MN2的导通，将第十PMOS管MP10的栅端下拉至零电压，即第一电压节点VOLB为零电压。当第一电压节点VOLB为零电压时，使得第十PMOS管MP10导通，且第三NMOS管MN3截止，第十PMOS管MP10将第六PMOS管MP6的栅端电压上拉至高电源域的电源电压VDDH，即第二电压节点VOL的电压为高电源域的电源电压VDDH。当第二电压节点VOL的电压为高电源电压VDDH时，第六PMOS管MP6截止。

至此，完成一次将输入信号VIN由零电压至低电源域的信号VDDL的转换，此时，输出第一电压节点VOL等于高电源域的电源电压VDDH，第二电压节点VOLB等于零电压。

继续参见图3，当输入信号VIN由低电源域的信号VDDL变为零电压时，使得第二NMOS管MN2截止，零电压经反相器后转换为低电源域的信号VDDL，使得第三NMOS管MN3导通。此时，第三NMOS管MN3将第六PMOS管MP6的栅端下拉至零电压，即第一电压节点VOL为零电压。同时，当第一电压节点VOL为零电压时，第六PMOS管MP6导通，且第二NMOS管NM2截止，第六PMOS管MP6将第十PMOS管的栅端电压上拉到高电源域的电源电压VDDH，即第二电压节点VOLB等于高电源域的电源电压VDDH。当第二电压节点VOLB等于高电源域的电源电压VDDH时，第十PMOS管MP10截止。这样就完成一次输入信号VIN由低电源域的信号VDDL至零电压的转换，此时，输出第一电压节点VOL＝0，第二电压节点VOLB＝VDDH。

通过上述的操作，即可在高电源域的电源电压VDDH的电压小于或等于器件耐压值时，完成输入信号VIN从低电源域的信号VDDL到高电源域的电源电压VDDH的电平转换。

在上述的操作过程中，由第五NMOS管MN5和第七NMOS管MN7构成的第一耐压子单元，用于做耐压处理。具体而言，当高电源域的电源电压VDDH小于或等于器件耐压时，第五NMOS管和第七NMOS管的栅端，也即第四电压节点VBN与高电源域的电源电压VDDH耦接，使得第五NMOS管MN5和第七NMOS管MN7处于导通状态。

当高电源的电源电压VDDH大于器件耐压时，第五NMOS管MN5和第七NMOS管MN7的栅端，即第四电压节点VBN接预设的2/3VDDH，它们的源端电压此时最高为2/3VDDH-VTH，使得第四NMOS管MN4和第六NMOS管MN6的源漏电压VDS及输入单元中的第二NMOS管MN2和第三NMOS管MN3的源漏电压VDS不超过对应的器件耐压值，从而对第四NMOS管MN4、第六NMOS管MN6，以及输入单元中的第二NMOS管MN2和第三NMOS管MN3进行耐压保护。

以下将对本发明实施例中的高电源电平转换电路进行详细的描述。

继续参见图2，高电压电平转换电路中的第二输入单元可以包括第一PMOS管MP1、所述第一NMOS管MN1、所述第二NMOS管MN2和所述第三NMOS管MN3；高压通路可以包括第八NMOS管MN8和第十NMOS管MN10、第九NMOS管MN9、第十一NMOS管MN11、第二PMOS管MP2和第三PMOS管MP3；第二输出单元可以包括所述第四PMOS管MP4、所述第五PMOS管MP5、所述第六PMOS管MP6、所述第七PMOS管MP7、所述第八PMOS管MP8、所述第九PMOS管MP9、第十PMOS管MP10和第十一PMOS管MP11；其中：

在具体实施中，在由第一PMOS管MP1、所述第一NMOS管MN1、所述第二NMOS管MN2和所述第三NMOS管MN3构成的第二输入单元中：

第一PMOS管MP1的栅端与第一NMOS管MN1的栅端耦接，并输入信号VIN的输入端，第一PMOS管MP1的源端与低电源域的信号VDDL耦接，第一PMOS管MP1的漏端与第一NMOS管MN1的漏端耦接；第一NMOS管MN1的源端与地线GND耦接，第二NMOS管MN2的栅端与第一PMOS管MP1和第一NMOS管MN1的栅端耦接；第二NMOS管MN2的漏端与第一电压节点VOLB耦接，第二NMOS管的源端与地线GND耦接；第三NMOS管的栅端与第一PMOS管MP1和第一NMOS管MN1的漏端耦接，第三NMOS管MN3的漏端与第二电压节点VOL耦接，第三NMOS管MN3的源端与地线GND耦接。

在具体实施中，在由第八NMOS管MN8、第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11、第二PMOS管MP2、第三PMOS管MP3和第四PMOS管MP4构成的第一输出单元构成的高压通路中：

第八NMOS管MN8的栅端与第四电压节点VBN耦接，第八NMOS管MN8的漏端和第九NMOS管MN9的源端及第二PMOS管MP2的栅端耦接，第八NMOS管MN8的源端和第一电压节点VOLB耦接；第九NMOS管MN9的栅端和第二PMOS管MP2源端及第五电压节点X耦接，第九NMOS管MN9的漏端和第二PMOS管MP2的漏端耦接，第九NMOS管MN9的源端和第八NMOS管MN8的漏端及第二PMOS管MP2的栅端耦接；第二PMOS管MP2的栅端和第八NMOS管MN8的漏端及第九NMOS管MN9的源端耦接，第二PMOS管MP2的漏端和第九NMOS管MN9的漏端耦接，第二PMOS管MP2的源端和第九NMOS管MN9的栅端及第五电压节点X耦接；第十NMOS管的栅端MN10和第四电压节点VBN耦接，第十NMOS管MN10的漏端和第十一NMOS管MN11的源端及第三PMOS管MP3的栅端耦接，第十NMOS管MN10的源端和第二电压节点VOL耦接；第十一NMOS管MN11的栅端和第三PMOS管MP3源端及第六电压节点Y耦接，第十一NMOS管MN11的漏端和第三PMOS管MP3的漏端耦接，第十一NMOS管MN11的源端和第十NMOS管MN10的漏端及第三PMOS管MP3的栅端耦接；第三PMOS管MP3的栅端和第十NMOS管MN10的漏端及第十一NMOS管MN11的源端耦接，第三PMOS管MP3的漏端和第十一NMOS管MN11的漏端耦接，第三PMOS管MP3的源端和第十一NMOS管MN11的栅端及第六电压节点Y耦接。

在具体实施中，在由所述第四PMOS管MP4、所述第五PMOS管MP5、所述第六PMOS管MP6、所述第七PMOS管MP7、所述第八PMOS管MP8、所述第九PMOS管MP9、第十PMOS管MP10和第十一PMOS管MP11构成的第二输出单元中：

所述第四PMOS管MP4的栅端与第七电压节点VBP耦接，所述第四PMOS管MP4的源端与所述第六PMOS管MP6的漏端耦接；所述第五PMOS管MP5的栅端与所述第七电压节点VBP耦接，所述第五PMOS管MP5的漏端与所述第五电压节点X耦接，所述第五PMOS管MP5的源端与预设的负输出电压节点VOHB耦接；所述第六PMOS管MP6的栅端与所述正输出电压节点VOH耦接，所述第六PMOS管MP6的源端与所述高电源域的电源电压VDDH耦接；所述第七PMOS管MP7的栅端和源端与所述高电源域的电源电压VDDH耦接，所述第七PMOS管MP7的漏端与所述正输出电压节点VOH耦接；所述第八PMOS管MP8的栅端与所述第七电压节点VBP耦接，所述第八PMOS管MP8的源端与所述第十PMOS管MP10的漏端耦接，所述第八PMOS管MP8的漏端与所述第六电压节点Y耦接；所述第九PMOS管MP9的栅端与所述第七电压节点VBP耦接，所述第九PMOS管MP9的漏端与所述第六电压节点Y耦接，所述第九PMOS管MP9的源端和所述第六PMOS管MP6的栅端及所述第七PMOS管MP7的漏端耦接；所述第十PMOS管MP10的栅端与所述负输出电压节点VOHB耦接，所述第十PMOS管MP10的源端与所述高电源域的电源电压VDDH耦接；所述第十一PMOS管MP11的栅端和源端与所述高电源域的电源电压VDDH耦接，所述第十一PMOSMP11管的漏端与所述负输出电压节点VOHB耦接。

在具体实施中，当高电源域的电源电压VDDH的电压大于第一PMOS管PM1至第十一PMOS管MP11的器件耐压值和第一NMOS管MN1至第十一NMOS管MN11的耐压值，并且小于第一PMOS管PM1至第十一PMOS管M1的器件耐压值和第一NMOS管MN1至第十一NMOS管MN11的器件耐压值的两倍时，将第三电压节点VSW与零电压耦接，将第四电压节点VBN为高电源域的电源电压VDDH的2/3耦接，并将第七电压节点VBP与高电源域的电源电压VDDH的1/3耦接。此时，第四PMOS管MP4、第五PMOS管MP5、第八PMOS管MP8和第九PMOS管MP9将均处于导通的状态，第四NMOS管MN4至第七NMOS管MN7将全部处于截止的状态。那么，图2所示的电平转换电路将等效于图4所示的电路。

参见图4，当高电源域的电源电压VDDH大于器件耐压值时，第四PMOS管MP4、第八PMOS管MP8、第五PMOS管MP5和第九PMOS管MP9的栅端，即第七电压节点VBP接预设的1/3的高电源域的电源电压VDDH，使得四PMOS管MP4、第八PMOS管MP8、第五PMOS管MP5和第九PMOS管MP9的源端电压此时最小为1/3VDDH+VTH，进而可以使得第六PMOS管MP6和第十PMOS管MP10的源漏电压VDS不超过对应的器件耐压值。

第六PMOS管MP6、第四PMOS管MP4、第五PMOS管MP5与第十PMOS管MP10、第八PMOS管MP8、第九PMOS管MP9这种交叉连接方式构成正反馈，使得稳态输出时第五电压节点X和第六电压节点Y为互补电压信号，从而保证正输出电压节点VOH的电压和负输出电压节点VOHB的电压为互补的电压信号。同时，第五PMOS管MP5和第九PMOS管MP9在电平转化初始时处于弱导通状态，减弱第六PMOS管MP6、第四PMOS管MP4、第五PMOS管MP5和第十PMOS管MP10、第八PMOS管MP8、第五PMOS管MP5之间的互耦作用，以提高电平转换的速度。

当输入信号VIN由零电压变为低电源域的信号VDDL时，使得第二NMOS管MN2导通，低电源域的信号VDDL经过反相器进行反相后，在反相器的输出端输出零电压信号，从而使得第三NMOS管MN3截止。

当第二NMOS管MN2导通且第三NMOS管MN3截止时，第一电压节点VOLB和第五电压节点X的电平将会被第二NMOS管MN2下拉至低电平，从而使得第十PMOS管MP10导通，此时，第一电压节点VOLB为零电压；第五电压节点X的电平为第九NMOS管MN9或第二PMOS管MP2的VTH；负输出电压节点VOHB为第七电压节点VBP的电压加上第五PMOS管的阈值电压VTH，等于1/3VDDH+VTH。同时，第二节点电压VOL和第六电压结点Y的电压被第十PMOS管MP10上拉至高电平，使第六PMOS管MP6截止。此时，第二电压节点VOL的电压为VBN减去第九NMOS管MN9的阈值电压VTH，等于2/3VDDH-VTH；第六PMOS管MP6的栅端电压，即正输出节点VOH的电压等于高电源域的电源电压VDDH。

上述过程，完成一次输入信号VIN由零电压至低电源域的信号VDDL的转换，此时，输出正输出电压节点的电压VOH＝VDDH，负输出电压节点的电压VOHB＝1/3VDDH+VTH，第二电压节点的电压VOL＝2/3VDDH-VTH，第一电压节点的电压VOLB＝0。

当输入信号VIN由低电源域的信号VDDL变为零电压时，第二NMOS管MN2截止，零电压经过反相器进行反相后，在输出端输出低电源域的信号VDDL，从而使得第三NMOS管MN3导通。

当第二NMOS管MN2截止且第三NMOS管MN3导通时，第二电压节点VOL和第六电压节点Y的电平将会被第三NMOS管MN3下拉至低电平，从而使得第六PMOS管MP6导通，此时，第二电压节点VOL为零电压；第六电压节点Y的电平为第十一NMOS管或第三PMOS管的阈值电压VTH；第六PMOS管的栅端电压，即正电压输出端的电压VOH为第七节点电压VBP加上第九PMOS管MP9的阈值电压VTH，等于1/3VDDH+VTH。

同时，第一电压节点VOLB和第五电压结点X被第六PMOS管MP6上拉至高电平，使第十PMOS管MP10截止。此时，第一电压节点VOLB为第四电压节点的电压VBN减去第八NMOS管MN8的阈值电压VTH，等于2/3VDDH-VTH；第十PMOS管MP10的栅端电压，即负输出电压节点的电压VOHB等于VDDH。至此，完成一次输入信号VIN由低电源域的信号VDDL至零电压的转换，此时，输出正输出电压节点的电压VOH＝1/3VDDH+VTH，负输出电压节点的电压VOHB＝VDDH，第二电压节点的电压VOL＝0，第一电压节点的电压VOLB＝2/3VDDH-VTH。

通过以上两次操作，即完成了当高电源电压VDDH的电压大于器件耐压并且小于两倍器件耐压时，信号从低电源电压VDDL到高电源电压VDDH的电平转换。

在高电压电平转换电路的上述工作过程中，当高电源电压VDDH大于器件耐压值时，第八NMOS管和第十NMOS管构成第二耐压子单元，当第八NMOS管MN8和第十NMOS管MN10的栅端，即第四电压节点VBN接预设的2/3的高电源域的电源电压VDDH耦接，第八NMOS管MN8和第十NMOS管MN10源端电压此时最高为2/3VDDH-VTH，进而使得第二输入单元中的第二NMOS管MN2和第三NMOS管MN3的源端电压VDS电压不超过对应的器件耐压值，从而可以对第二输入单元中的第二NMOS管MN2和第三NMOS管MN3进行耐压保护。第九NMOS管MN9和第二PMOS管MP2及第十一NMOS管MN11和第三PMOS管MP3分别组成两个二极管钳位子单元，用于防止在输入信号VIN在零电压与低电源域的信号VDDL的切换过程中，第五电压节点X和第六电压节点Y出现的瞬时尖峰电压对第八NMOS管MN8和第十NMOS管MN10的损害。

在具体实施中，第五PMOS管MP5和第九PMOS管MP9在电平转化初始时处于弱导通状态，减弱第六PMOS管MP6、第四PMOS管MP4、第五PMOS管MP5和第十PMOS管MP10、第八PMOS管MP8、第五PMOS管MP5这种交叉连接方式构成正反馈，提高了电平转换的速度。

采用本发明实施例中的上述方案，通过低电压电平转换电路和高电压电平转换电路的设置，可以在接入的高电源域的电源电压小于或等于器件耐压值时，将输入的低电源域的信号转换为所述高电源域的电源电压或者零电压，并可以在接入的所述高电源域的电源电压位于对应的器件耐压值与所述对应的器件耐压值两倍之间时，将所述输入的低电源域的信号分别转换为所述高电源域的电源电压和低电压，可以兼容高低电源电压的电平转换，从而扩大电平转换电路的适用范围。

以上对本发明实施例的方法及***做了详细的介绍，本发明并不限于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此，本发明的保护范围应当以权利要求所限定的范围为准。

Claims (11)

1.一种电平转换电路，其特征在于，包括：

低电压电平转换电路，适于在接入的高电源域的电源电压小于或等于对应的器件耐压值时，将输入的低电压域的信号分别转换为对应的高电源域的电源电压和零电压；

高电压电平转换电路，适于在接入的高电源域的电源电压位于所述对应的器件耐压值与所述对应的器件耐压值两倍之间时，将输入的低电源域的信号分别转换为所述高电源域的电源电压和低电压。

2.根据权利要求1所述的电平转换电路，其特征在于，所述低电压电平转换电路包括第一输入单元、低压通路和第一输出单元；

所述第一输入单元，适于在输入的高电源域的电源电压小于或等于对应的器件耐压值时，将所接收的低电源域的信号转换为对应的差分信号；

所述低压通路，适于将所述第一输入单元转换得到的差分信号输出至所述第一输出单元；

所述第一输出单元，适于将所述低压通路输出的差分信号转换为互补的高电源域的电源电压和零电压。

3.根据权利要求2所述的电平转换电路，其特征在于，所述第一输入单元包括第一PMOS管、第一NMOS管、第二NMOS管和第三NMOS管；

所述第一PMOS管的栅端与所述第一NMOS管的栅端耦接，并作为预设的低电源域的信号的输入端，所述第一PMOS管的源端与所述低电源域的信号耦接，所述第一PMOS管的漏端与所述第一NMOS管的漏端耦接，所述第一NMOS管的源端与地线耦接；

所述第二NMOS管的栅端与所述第一PMOS管和所述第一NMOS管的栅端耦接，所述第二NMOS管的漏端与第一电压节点耦接，所述第二NMOS管的源端与地线耦接；

所述第三NMOS管的栅端与所述第一PMOS管和所述第一NMOS管的漏端耦接，所述第三NMOS管的漏端与第二电压节点耦接，所述第三NMOS管的源端与地线耦接。

4.根据权利要求3所述的电平转换电路，其特征在于，所述低压通路包括开关子单元和第一耐压子单元；

所述开关子单元包括第四NMOS管和第六NMOS管；所述第一耐压子单元包括第五NMOS管和第七NMOS管；

所述第四NMOS管的栅端与第三电压节点耦接，所述第四NMOS管的漏端与所述第五NMOS管的源端耦接，所述第四NMOS管的源端与第一电压节点耦接；

所述第五NMOS管的栅端和所述第七NMOS管的栅端与第四电压节点耦接，所述第五NMOS管的漏端与第五电压节点耦接，所述第五NMOS管的源端与所述第四NMOS管的漏端耦接；

所述第六NMOS管的栅端与第三电压节点耦接，所述第六NMOS管的漏端与所述第七NMOS管的源端耦接，所述第六NMOS管的源端与第二电压节点耦接；

所述第七NMOS管的漏端与第六电压节点耦接，所述第七NMOS管的源端与所述第六NMOS管的漏端耦接。

5.根据权利要求4所述的电平转换电路，其特征在于，所述第一输出单元包括：第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管和第十一PMOS管；

所述第四PMOS管的栅端与第七电压节点耦接，所述第四PMOS管的源端与所述第六PMOS管的漏端耦接；

所述第五PMOS管的栅端与所述第七电压节点耦接，所述第五PMOS管的漏端与所述第五电压节点耦接，所述第五PMOS管的源端与预设的正输出电压节点耦接；

所述第六PMOS管的栅端与所述正输出电压节点耦接，所述第六PMOS管的源端与所述高电源域的电源电压耦接；

所述第七PMOS管的栅端和源端与所述高电源域的电源电压耦接，所述第七PMOS管的漏端与所述正输出电压节点耦接；

所述第八PMOS管的栅端与所述第七电压节点VBP耦接，所述第八PMOS管的源端与所述第十PMOS管的漏端耦接，所述第八PMOS管的漏端与所述第六电压节点耦接；

所述第九PMOS管的栅端与所述第七电压节点耦接，所述第九PMOS管的漏端与所述第六电压节点耦接，所述第九PMOS管的源端和所述第六PMOS管的栅端及所述第七PMOS管的漏端耦接；

所述第十PMOS管的栅端与负输出电压节点耦接，所述第十PMOS管的源端与所述高电源域的电源电压耦接；

所述第十一PMOS管的栅端和源端与所述高电源域的电源电压端耦接，所述第十一PMOS管的漏端与所述负输出电压节点耦接。

6.根据权利要求5所述的电平转换电路，其特征在于，所述第三电压节点与所述低电源域的信号耦接；所述第四电压节点与所述高电源域的电源电压耦接；所述第七电压节点与预设的零电压耦接。

7.根据权利要求6所述的电平转换电路，其特征在于，所述高电压电平转换电路包括第二输入单元、高压通路和第二输出单元；

所述第二输入单元，适于在输入的高电源域的电源电压大于对应的器件耐压值时，将所接收的低电源域的信号转换为对应的差分信号；

所述低压通路，适于将所述第二输入单元转换得到的差分信号输出至所述第二输出单元；

所述第二输出单元，适于将所述低压通路输出的差分信号转换为互补高电源电压域电压和低电压。

8.根据权利要求7所述的电平转换电路，其特征在于，所述第二输入单元包括所述第一PMOS管、所述第一NMOS管、所述第二NMOS管和所述第三NMOS管；

所述第一PMOS管的栅端与所述输入信号的输入端耦接，所述第一PMOS管的源端与所述低电源域的信号耦接，所述第一PMOS管的漏端与所述第一NMOS管的漏端耦接；

所述第一NMOS管的源端与地线耦接，所述第二NMOS管的栅端与所述第一PMOS管和所述第一NMOS管的栅端耦接，所述第二NMOS管的漏端与第一电压节点耦接，所述第二NMOS管的源端与地线耦接，所述第三NMOS管的栅端与所述第一PMOS管和所述第一NMOS管的漏端耦接，所述第三NMOS管的漏端与第二电压节点耦接，所述第三NMOS管的源端与地线耦接。

9.根据权利要求8所述的电平转换电路，其特征在于，所述高压通路包括相互耦接的第二耐压子单元和二极管钳位子单元；

所述第二耐压子单元包括第八NMOS管和第十NMOS管；所述二极管钳位子单元包括第九NMOS管、第十一NMOS管、第二PMOS管和第三PMOS管；

所述第八NMOS管的栅端与所述第四电压节点耦接，所述第八NMOS管的漏端与所述第二PMOS管的栅端耦接，所述第八NMOS管的源端和第一电压节点耦接；

所述第九NMOS管的栅端与所述第五电压节点耦接，所述第九NMOS管的漏端与所述第二PMOS管的漏端耦接，所述第九NMOS管的源端与所述第八NMOS管的漏端耦接；所述第二PMOS管的源端与所述第五电压节点耦接；

所述第十NMOS管的栅端和第四电压节点耦接，所述第十NMOS管的漏端与所述第三PMOS管的栅端耦接，所述第十NMOS管的源端与所述第二电压节点耦接；

所述第十一NMOS管的栅端与所述第六电压节点耦接，所述第十一NMOS管的漏端与所述第三PMOS管的漏端耦接，所述第十一NMOS管的源端与第三PMOS管的栅端耦接；所述第三PMOS管的源端和所述第十一NMOS管的栅端及第六电压节点耦接。

10.根据权利要求9所述的电平转换电路，其特征在于，所述第二输出单元包括相互耦接的互耦消除子单元和互补信号输出子单元；

所述互耦消除子单元包括所述第五PMOS管和所述第九PMOS管；所述互补信号输出子单元包括所述第四PMOS管、所述第六PMOS管、所述第七PMOS管、所述第八PMOS管、第十PMOS管和第十一PMOS管；

所述第四PMOS管的栅端与第七电压节点耦接，所述第四PMOS管的源端与所述第六PMOS管的漏端耦接；

所述第五PMOS管的栅端与所述第七电压节点耦接，所述第五PMOS管的漏端与所述第五电压节点耦接，所述第五PMOS管的源端与预设的正输出电压节点耦接；

所述第六PMOS管的栅端与所述正输出电压节点耦接，所述第六PMOS管的源端与所述高电源域的电源电压耦接；

所述第七PMOS管的栅端和源端与所述高电源域的电源电压耦接，所述第七PMOS管的漏端与所述正输出电压节点耦接；

所述第八PMOS管的栅端与所述第七电压节点VBP耦接，所述第八PMOS管的源端与所述第十PMOS管的漏端耦接，所述第八PMOS管的漏端与所述第六电压节点耦接；

所述第九PMOS管的栅端与所述第七电压节点耦接，所述第九PMOS管的漏端与所述第六电压节点耦接，所述第九PMOS管的源端和所述第六PMOS管的栅端及所述第七PMOS管的漏端耦接；

所述第十PMOS管的栅端与所述负输出电压节点耦接，所述第十PMOS管的源端与所述高电源域的电源电压耦接；

所述第十一PMOS管的栅端和源端与所述高电源域的电源电压端耦接，所述第十一PMOS管的漏端与所述负输出电压节点耦接。

11.根据权利要求10所述的电平转换电路，其特征在于，所述第三电压节点与地线耦接；所述第四电压节点与2/3的所述高电源域的电源电压耦接；所述第五电压节点与耦接；所述第七电压节点与1/3的所述高电源域的电源电压耦接。