CN112002759A - 横向扩散晶体管及其制造方法 - Google Patents

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Abstract

本发明公开一种横向双扩散晶体管及其制造方法，该横向扩散晶体管包括：衬底；位于衬底上表面的漂移区；位于漂移区上部一端的漏区和另一端的体区；位于体区上部且由内到外而相继设置的源区和体接触区；位于体区上表面且延伸到漂移区上表面至少一部分的栅极结构，其中，体接触区在体区内以底部深于源区底部的方式设置，从而使得横向扩散晶体管的自防护能力加强。

Description

横向扩散晶体管及其制造方法
技术领域
本发明涉及半导体技术领域，具体地，涉及一种横向扩散晶体管及其制造方法。
背景技术
横向扩散金属晶体管(laterally-diffused metal-oxide semiconductor，简称LDMOS)作为功率半导体器件的一种，显著特征是其内设置有漂移区来分担反向电压，从而具备优良的耐压特性。
图1示出现有技术中一种常见的LDMOS器件，参照图1对该LDMOS器件的具体结构描述如下：该LDMOS器件100属于N型 LDMOS器件，其包括P型的衬底1和位于衬底1上表面的N型漂移区 2，漂移区2上部的一端具有N+型的漏区3且另一端具有P型的体区4，体区4的上部由内到外而相继设置有底部齐平的N+型的源区5和P+型体接触区6，其中，漏区3上表面接漏电极，源区5和体接触区6的上表面接源电极，体区4的上表面和漂移区2的至少一部分上表面接栅极结构7，栅极结构7上表面连接栅电极。该结构中，体区4的位于源区5 左侧的部分为沟道区，且栅电极电压大于源电极电压的情况下该沟道导通。
然而，由于LDMOS器件通常应用在大电流大电压的情况下，因而图1所示LDMOS器件100导通时，同时会有较多空穴(即多数载流子) 沿着图中示出的实线箭头方向由体区4流至体接触区6，这样体区4会出现电位被抬起的现象，由此会可能导致漂移区2-体区4-源区5的寄生 NPN误开启。寄生NPN误开启后，由漏区3经过寄生沟道到源区5形成了经由点划线箭头的电流路径，即漏区3到源区5的导通不受栅源电压控制，从而使得器件功能失效。
发明内容
鉴于上述问题，本发明的目的在于提供一种横向扩散晶体管及其制造方法，以改善LDMOS器件的自防护能力。
根据本发明的第一方面，提供了一种横向扩散晶体管，包括：
衬底；
位于所述衬底上表面的漂移区；
位于所述漂移区上部一端的漏区和另一端的体区；
位于所述体区上部且由内到外而相继设置的源区和体接触区，其中，所述体接触区在所述体区内以底部深于所述源区底部的方式设置；
位于所述体区上表面且延伸到所述漂移区上表面至少一部分的栅极结构。
可选地，所述横向扩散晶体管还包括：第一掺杂区，其中，
所述第一掺杂区的掺杂类型和所述体接触区的掺杂类型相同；
所述第一掺杂区位于所述体区内，与所述体区的边缘留有间隙，并且和所述源区分离设置；
以及，所述第一掺杂区位于所述体接触区的下方和/或内侧，且与所述体接触区接触。
可选地，所述第一掺杂区和所述体接触区皆呈立方体型；
所述第一掺杂区和所述体接触区在竖直方向上堆叠设置；
且所述第一掺杂区的上表面和所述体接触区的下表面接触。
可选地，所述第一掺杂区的内侧端以以下任一种方式设置：
所述第一掺杂区的内侧端和所述体接触区的内侧端在竖直上齐平；
所述第一掺杂区的内侧端位于所述源区下方且设置于所述源区的内侧端和外侧端之间；
所述第一掺杂区的内侧端位于所述源区下方且和所述源区的内侧端在竖直上齐平；
所述第一掺杂区的内侧端经所述源区下方而延伸到所述源区内侧端以内。
可选地，所述第一掺杂区和所述体接触区皆呈立方体型；
所述第一掺杂区和所述体接触区在水平方向上并排设置；
且所述第一掺杂区的外侧端和所述体接触区的内侧端接触。
可选地，所述第一掺杂区的内侧端以以下任一种方式设置：
所述第一掺杂区的内侧端位于所述源区下方且设置于所述源区的内侧端和外侧端之间；
所述第一掺杂区的内侧端位于所述源区下方且和所述源区的内侧端在竖直上齐平；
所述第一掺杂区的内侧端经所述源区下方而延伸到所述源区内侧端以内。
可选地，所述横向扩散晶体管还包括：第二掺杂区，其中，
所述第二掺杂区的掺杂类型和所述体接触区的掺杂类型相同；
所述第二掺杂区位于所述漂移区内，与所述漂移区的边缘留有间隙，并且和所述漏区以及所述体区皆分离设置。
可选地，所述第二掺杂区和所述第一掺杂区皆呈立方体型，且二者之间的厚度相同；
以及，所述第二掺杂区和所述第一掺杂区各自的下表面与所述衬底上表面之间的间隔距离相等。
可选地，所述衬底为P型掺杂半导体，所述漂移区为N型掺杂半导体，所述漏区为N+型掺杂半导体，所述体区为P型掺杂半导体，所述源区为N+型掺杂半导体，所述体接触区为P+型掺杂半导体，所述第一掺杂区和所述第二掺杂区皆为P型掺杂半导体；
或者，所述衬底为N型掺杂半导体，所述漂移区为P型掺杂半导体，所述漏区为P+型掺杂半导体，所述体区为N型掺杂半导体，所述源区为P+型掺杂半导体，所述体接触区为N+型掺杂半导体，所述第一掺杂区和所述第二掺杂区皆为N型掺杂半导体。
根据本发明的第二方面，提供了一种横向扩散晶体管的制造方法，包括：
在衬底的上表面形成漂移区；
在所述漂移区上部一端形成漏区而另一端形成体区；
在所述体区上部由内到外而相继形成源区和体接触区，其中，所述体接触区在所述体区内以底部深于所述源区底部的方式设置；
在所述体区上表面至所述漂移区上表面的至少一部分形成栅极结构。
本发明实施例的有益效果：
相较于体接触区和源区底部齐平的传统横向扩散晶体管来说，本发明实施例所提供的横向扩散晶体管中体接触区在体区内以底部深于源区底部的方式设置，这样可以有效地增强体接触区的引出，缩短多数载流子在体区内的流通路径，从而减小体区和源区之间的压降，有效防止大电流工作情况下寄生晶体管误开启，达到了改善横向扩散晶体管子防护能力的目的。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出现有技术的横向双扩散晶体管的截面结构示意图；
图2示出本发明第一实施例中一种横向双扩散晶体管的截面结构示意图；
图3a、图3b、图3c和图3d各示出本发明第一实施例中第一掺杂区和体接触区堆叠设置的一种横向双扩散晶体管的截面结构示意图；
图4a、图4b和图4c各示出本发明第一实施例中第一掺杂区和体接触区并排设置的一种横向双扩散晶体管的截面结构示意图
图5示出本发明第一实施例中包括第二掺杂区的一种横向双扩散晶体管的截面结构示意图；
图6示出本发明第一实施例中横向双扩散晶体管使用情况下的一种电极连接示意图；
图7示出本发明第二实施例中横向双扩散晶体管的制造方法流程图。
具体实施方式
以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上方，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”、“A在B上面并与之邻接”、“A在B上面并与之接触”或者“A位于B的上表面”的表述方式。在本申请中，“A 直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于 B中形成的掺杂区中。此外，“A位于B的上部”表示A位于B中且A 的顶部裸露在B以外。
图1示出现有技术中一种常见的LDMOS器件，该器件容易出现寄生NPN误开启。发明人经研究发现：由于沿着空穴流动的方向电势逐渐减小，因而体区4至体接触区6的空穴流动路径上体区4的电位大于体接触区6；考虑到体接触区6和源区5的上表面皆接源电极，因而体区4 至体接触区6的空穴流动路径上体区4的电位大于源区5，这样体区4 至体接触区6的空穴流动使得实线箭头在体区4中经过，从而引发了漂移区2-体区4-源区5的寄生NPN误开启，随之漏区3经过寄生沟道到源区5形成了经由点划线箭头的电流路径(该电流路径上有更多的多数载流子流动)。
鉴于以上原因，本申请基于缩短体区4到体接触区6的多数载流子流动路径来改善LDMOS器件的自防护能力。具体地，体区4到体接触区6的多数载流子流动路径缩短，则体区4到体接触区6的压差减小，随之体区4到源区5的压差减小，从而防止漂移区2-体区4-源区5的寄生NPN误开启。下面结合附图和实施例，对本发明的具体实施方式作详细描述。
图2示出本发明第一实施例的一种横向双扩散晶体管的截面结构示意图。参照图2，该横向扩散晶体管200，包括：衬底1；位于衬底1上表面的漂移区2；位于漂移区2上部一端的漏区3和另一端的体区4；位于体区4上部且由内到外而相继设置的源区5和体接触区6；位于体区4 上表面且延伸到漂移区2上表面至少一部分的栅极结构7，其中，体接触区6在体区4内以底部深于源区5底部的方式设置。
具体地，栅极结构7包括介质层71和位于介质层上表面的栅导电材料72，栅电极是和栅导电材料72连接。介质层71可以采用厚氧化层 (thick oxide)结构，也可以采用硅的局部氧化层(LOCOS)结构。其中，介质层71采用厚氧化层结构的情况下，介质层71可以呈阶梯型结构，该阶梯型结构包括两个阶梯，较低阶梯横跨漂移区2上表面的一部分和体区4上表面，而较高阶梯完全位于漂移区2的部分上表面上。应当理解的是，较低阶梯是完全覆盖体区4的上表面，进一步，较低阶梯可以从体区4上表面向右延伸而覆盖源区5上表面的一部分。但需要注意的是，较低阶梯和源区5的内侧端之间没有空隙。
需要说明的是，上述漏区3和体区4位于漂移区2一组相对的两端。上述源区5和体接触区6在体区4上部由内到外而相继设置，是指体接触区6靠体区4的外侧端设置，而源区5靠体区4的内侧端设置，并且源区5的外侧端和体接触区6的内侧端接触。
需要强调的是，上述体接触区6的外侧端不一定沿体区4的外侧端，而源区5的内侧端不一定沿体区4的内侧端。具体地，对于完全位于点划线C1C2右侧的一个结构，其“内侧端”和“外侧端”依次是指水平方向上的左侧端和右侧端；对于完全位于点划线C1C2左侧的一个结构，其“内侧端”和“外侧端”依次是指水平方向上的右侧端和左侧端。
参照图1和图2，图1中实线箭头为LDMOS器件100中多数载流子从体区4边界处目标位置Q向体接触区6的流通路径，图2中实线箭头为横向扩散晶体管200中多数载流子从图1中所指示目标位置Q向体接触区6的流通路径。结合图1和图2，可见：由于本发明实施例所提供的横向扩散晶体管200中体接触区6在体区4内以底部深于源区5底部的方式设置，因而体接触区6的引出得到了有效增强，这样多数载流子从体区4边界处同一位置向体接触区6的流通路径得到缩短，从而减小体区4和源区5之间的压降，有效防止了大电流工作情况下寄生晶体管误开启，达到了改善横向扩散晶体管子防护能力的目的。
在一个可选的实施例中，横向扩散晶体管200还包括：第一掺杂区 8，其中，第一掺杂区8的掺杂类型和体接触区6的掺杂类型相同；第一掺杂区8位于体区4内，与体区4的边缘留有间隙，并且和源区5分离设置；以及，第一掺杂区8位于体接触区6的下方和/或内侧，且与体接触区6接触。具体地，第一掺杂区8的掺杂浓度越大越有利于防止寄生 NPN的误开启。可选地，第一掺杂区8的掺杂浓度大于体区4的掺杂浓度，如此则能够通过减小体区4的电阻来进一步缩小体区4和体接触区 6之间的电压差，从而更加有效地防止寄生NPN的误开启。
需要说明的是，上述第一掺杂区8与体区4的边缘留有间隙并且和源区5分离设置，是为了保证横向扩散晶体管200的击穿电压(breakdown voltage，简称BV)不会因第一掺杂区8的增设而降低。
关于第一掺杂区8的位置：
(1)在第一掺杂区8位于体接触区6下方的情况下，为了便于制作则具体可以采用如下所述的较规整设置方式：第一掺杂区8和体接触区 6在竖直方向上堆叠设置，第一掺杂区8和体接触区6皆呈立方体型且第一掺杂区8的上表面和体接触区6的下表面接触。进一步，第一掺杂区8的外侧端位于体接触区6的内侧端以外，而第一掺杂区8的内侧端以以下任一种方式设置：如图3a所示，第一掺杂区8的内侧端和体接触区6的内侧端在竖直上齐平；如图3b所示，第一掺杂区8的内侧端位于源区5下方且设置于源区5的内侧端和外侧端之间；如图3c所示，第一掺杂区8的内侧端位于源区5下方且和源区5的内侧端在竖直上齐平；如图3d所示，第一掺杂区8的内侧端经源区5下方而延伸到源区5内侧端以内。结合图3a、图3b、图3c和图3d，可见：第一掺杂区8的内侧端越向左侧延伸，则第一掺杂区8内侧端和体区4内侧端之间的距离越小，这样多数载流子从目标位置Q向第一掺杂区8的流通路径就越短，因而，体区4到体接触区6的多数载流子流通路径上即使是距离第一掺杂区8最远的目标位置Q，其与第一掺杂区8的电压差也不会太大，从而有利于防止寄生NPN的误开启。
(2)在第一掺杂区8位于体接触区6内侧的情况下，同样为了便于制作具体则可以采用如下所述的较规整设置方式：第一掺杂区8和体接触区6在水平方向上并排设置；第一掺杂区8和体接触区6皆呈立方体型且第一掺杂区8的外侧端和体接触区6的内侧端接触。进一步，第一掺杂区8的内侧端以以下任一种方式设置：如图4a所示，第一掺杂区8 的内侧端位于源区5下方且设置于源区5的内侧端和外侧端之间；如图 4b所示，第一掺杂区8的内侧端位于源区5下方且和源区5的内侧端在竖直上齐平；如图4c所示，第一掺杂区8的内侧端经源区5下方而延伸到源区5内侧端以内。结合图4a、图4b、图4c，可见：第一掺杂区8 的内侧端越向左侧延伸，则第一掺杂区8内侧端和体区4内侧端之间的距离越小，这样多数载流子从目标位置Q向第一掺杂区8的流通路径就越短，因而，体区4到体接触区6的多数载流子流通路径上即使是距离第一掺杂区8最远的目标位置Q，其与第一掺杂区8的电压差也不会太大，从而有利于防止寄生NPN的误开启。
本发明实施例中，第一掺杂区8和体接触区6的掺杂类型相同，体接触区6在深度设置增加的情况下经相接触的第一掺杂区8进一步向下方或左侧引出，其中，体接触区6向下方引出，则多数载流子从体区4 内侧端上较多位置向第一掺杂区8的流通路径无需增设竖直方向上的子路径；体接触区6向左侧引出，则多数载流子从体区4内侧端上各位置向第一掺杂区8的水平流通子路径更短。体接触区6的这两种引出方式都使得多数载流子从体区4边界处同一位置向第一掺杂区8的流通路径得到缩短，从而减小体区4和源区5之间的压降，有效防止了大电流工作情况下寄生晶体管误开启，达到了改善横向扩散晶体管子防护能力的目的。
如图5所示，在另一个可选的实施例中，横向扩散晶体管200还包括：第二掺杂区9，其中，第二掺杂区9的掺杂类型和体接触区6的掺杂类型相同；第二掺杂区9位于漂移区2内，与漂移区2的边缘留有间隙，并且和漏区3以及体区4皆分离设置。
需要说明的是，第二掺杂区9在漂移区2内与漂移区2的边缘留有间隙并且和漏区3以及体区4皆分离设置，是为了保证横向扩散晶体管 200的击穿电压不会因第二掺杂区9的增设而降低。
具体地，第二掺杂区9可以和第一掺杂区8皆呈立方体型，且二者之间的厚度相同；以及，第二掺杂区9和第一掺杂区8各自的下表面与衬底1上表面之间的间隔距离相等，以便第二掺杂区9和第一掺杂区8 同时制作，从而使得第二掺杂区9和第一掺杂区8的制作不需要多道工序的掩膜刻蚀。
本发明实施例中，在漂移区2内注入漂移的第二掺杂区9则可以实现降低表面场(resurf)的作用，即，第二掺杂区9辅助耗尽漂移区2以使得所述漂移区2具有较高的掺杂浓度时仍能够被快速耗尽，从而减小了横向扩散晶体管200的表面电场，这使得横向扩散晶体管200具有较低的导通电阻Ron，又具有较高的击穿电压BV，导通电阻Rdson和击穿电压BV皆具有一个适于使用的数值。
应当理解的是，本发明实施例提供的上述横向扩散晶体管200可以为NLDMOS，也可以为PLDMOS。具体地，在横向扩散晶体管200为 NLDMOS的情况下，衬底1为P型掺杂半导体，漂移区2为N型掺杂半导体，漏区3为N+型掺杂半导体，体区4为P型掺杂半导体，源区5 为N+型掺杂半导体，体接触区6为P+型掺杂半导体，第一掺杂区8和第二掺杂区9皆为P型掺杂半导体；在横向扩散晶体管200为PLDMOS 的情况下，衬底1为N型掺杂半导体，漂移区2为P型掺杂半导体，漏区3为P+型掺杂半导体，体区4为N型掺杂半导体，源区5为P+型掺杂半导体，体接触区6为N+型掺杂半导体，第一掺杂区8和第二掺杂区 9皆为N型掺杂半导体。
上述横向扩散晶体管200在使用时，栅导电材料72可以如图6所示接栅电极G，而漏区3也可以如图6所示接漏电极D，源区6和体接触区6亦可以如图6所示接源电极S。
相应于上述第一实施例提供的横向扩散晶体管，本发明第二实施例还提供了一种横向扩散晶体管的制造方法。参照图7，该制造方法包括：
步骤S101，在衬底的上表面形成漂移区；
步骤S102，在漂移区上部一端形成漏区而另一端形成体区；
步骤S103，在体区上部由内到外而相继形成源区和体接触区，其中，体接触区在体区内以底部深于源区底部的方式设置；
步骤S104，在体区上表面至漂移区上表面的至少一部分形成栅极结构。
本发明实施例所提供的横向扩散晶体管的制作方法中，将体接触区在体区内以底部深于源区底部的方式设置，这样可以有效地增强体接触区的引出，缩短多数载流子在体区内的流通路径，从而减小体区和源区之间的压降，有效防止大电流工作情况下寄生晶体管误开启，达到了改善横向扩散晶体管子防护能力的目的。
进一步，该制造方法还包括：在体区内制作上述第一掺杂区，和/ 或，在漂移区内制作上述第二掺杂区，关于第一掺杂区和第二掺杂区的形状及位置可以具体参照第一实施例，这里不再赘述。
需要说明的是，若需要在体区内制作上述第一掺杂区并且在漂移区内制作上述第二掺杂区，则可以使得第二掺杂区和第一掺杂区皆呈立方体型且二者之间的厚度相同，以及第二掺杂区和第一掺杂区各自的下表面与衬底上表面之间的间隔距离相等，以便第二掺杂区和第一掺杂区同时制作，从而使得第二掺杂区和第一掺杂区的制作不需要多道工序的掩膜刻蚀。具体地，可以先在衬底的上表面形成第一子漂移区并在第一子漂移区一端形成第一子体区；然后通过在第一子漂移区上表面和第一子体区上表面同时进行掩膜刻蚀分别形成第一掺杂区的注入区域和第二掺杂区的注入区域；最后在第一掺杂区的注入区域内形成第一掺杂区以及在第二掺杂区的注入区域内形成第二掺杂区；接着在第一子漂移区上表面和第一掺杂区的上表面继续形成第二子漂移区，并在第一子体区上表面和第二掺杂区上表面继续形成第二子体区，从而实现了一道掩膜刻蚀工序形成第一掺杂区和第二掺杂区的目的。应当理解的是，上述第二掺杂区和第一掺杂区的厚度相同可刻蚀用时相同；而第二掺杂区和第一掺杂区皆呈立方体型便于这两个掺杂区的制作。
除非在上文中特别指出，半导体器件的各个层或者区域可以由本领域的技术人员公知的材料构成。半导体材料例如包括III-V族半导体，如GaAs、InP、GaN，以及IV族半导体，如Si、Ge。源电极、漏电极和栅电极以及栅导电材料可以由导电的各种材料形成，例如金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层导体或者是其他导电材料，例如为TaC、TiN、TaSiN、HfSiN、TiSiN、TiCN、TaAlC、TiAlN、 TaN、PtSix、Ni3Si、Pt、Ru、W、和所述各种导电材料的组合。在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (10)

1.一种横向扩散晶体管，其特征在于，包括：
衬底；
位于所述衬底上表面的漂移区；
位于所述漂移区上部一端的漏区和另一端的体区；
位于所述体区上部且由内到外而相继设置的源区和体接触区，其中，所述体接触区在所述体区内以底部深于所述源区底部的方式设置；
位于所述体区上表面且延伸到所述漂移区上表面至少一部分的栅极结构。
2.根据权利要求1所述的横向扩散晶体管，其特征在于，还包括：第一掺杂区，其中，
所述第一掺杂区的掺杂类型和所述体接触区的掺杂类型相同；
所述第一掺杂区位于所述体区内，与所述体区的边缘留有间隙，并且和所述源区分离设置；
以及，所述第一掺杂区位于所述体接触区的下方和/或内侧，且与所述体接触区接触。
3.根据权利要求2所述的横向扩散晶体管，其特征在于，
所述第一掺杂区和所述体接触区皆呈立方体型；
所述第一掺杂区和所述体接触区在竖直方向上堆叠设置；
且所述第一掺杂区的上表面和所述体接触区的下表面接触。
4.根据权利要求3所述的横向扩散晶体管，其特征在于，所述第一掺杂区的内侧端以以下任一种方式设置：
所述第一掺杂区的内侧端和所述体接触区的内侧端在竖直上齐平；
所述第一掺杂区的内侧端位于所述源区下方且设置于所述源区的内侧端和外侧端之间；
所述第一掺杂区的内侧端位于所述源区下方且和所述源区的内侧端在竖直上齐平；
所述第一掺杂区的内侧端经所述源区下方而延伸到所述源区内侧端以内。
5.根据权利要求2所述的横向扩散晶体管，其特征在于，
所述第一掺杂区和所述体接触区皆呈立方体型；
所述第一掺杂区和所述体接触区在水平方向上并排设置；
且所述第一掺杂区的外侧端和所述体接触区的内侧端接触。
6.根据权利要求5所述的横向扩散晶体管，其特征在于，所述第一掺杂区的内侧端以以下任一种方式设置：
所述第一掺杂区的内侧端位于所述源区下方且设置于所述源区的内侧端和外侧端之间；
所述第一掺杂区的内侧端位于所述源区下方且和所述源区的内侧端在竖直上齐平；
所述第一掺杂区的内侧端经所述源区下方而延伸到所述源区内侧端以内。
7.根据权利要求2-6中任一项所述的横向扩散晶体管，其特征在于，还包括：第二掺杂区，其中，
所述第二掺杂区的掺杂类型和所述体接触区的掺杂类型相同；
所述第二掺杂区位于所述漂移区内，与所述漂移区的边缘留有间隙，并且和所述漏区以及所述体区皆分离设置。
8.根据权利要求7所述的横向扩散晶体管，其特征在于，
所述第二掺杂区和所述第一掺杂区皆呈立方体型，且二者之间的厚度相同；
以及，所述第二掺杂区和所述第一掺杂区各自的下表面与所述衬底上表面之间的间隔距离相等。
9.根据权利要求7所述的横向扩散晶体管，其特征在于，
所述衬底为P型掺杂半导体，所述漂移区为N型掺杂半导体，所述漏区为N+型掺杂半导体，所述体区为P型掺杂半导体，所述源区为N+型掺杂半导体，所述体接触区为P+型掺杂半导体，所述第一掺杂区和所述第二掺杂区皆为P型掺杂半导体；
或者，所述衬底为N型掺杂半导体，所述漂移区为P型掺杂半导体，所述漏区为P+型掺杂半导体，所述体区为N型掺杂半导体，所述源区为P+型掺杂半导体，所述体接触区为N+型掺杂半导体，所述第一掺杂区和所述第二掺杂区皆为N型掺杂半导体。
10.一种横向扩散晶体管的制造方法，其特征在于，包括：
在衬底的上表面形成漂移区；
在所述漂移区上部一端形成漏区而另一端形成体区；
在所述体区上部由内到外而相继形成源区和体接触区，其中，所述体接触区在所述体区内以底部深于所述源区底部的方式设置；
在所述体区上表面至所述漂移区上表面的至少一部分形成栅极结构。
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