CN116417487A - 一种半导体结构的形成方法和半导体结构 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 97
- 239000004065 semiconductor Substances 0.000 title claims abstract description 52
- 238000002955 isolation Methods 0.000 claims abstract description 78
- 239000010410 layer Substances 0.000 claims description 144
- 239000011229 interlayer Substances 0.000 claims description 54
- 229910052751 metal Inorganic materials 0.000 claims description 52
- 239000002184 metal Substances 0.000 claims description 52
- 238000004891 communication Methods 0.000 claims description 24
- 238000005530 etching Methods 0.000 claims description 22
- 239000000463 material Substances 0.000 claims description 19
- 238000001259 photo etching Methods 0.000 claims description 18
- 238000000206 photolithography Methods 0.000 claims description 9
- 238000005468 ion implantation Methods 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 6
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Chemical compound O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 claims description 5
- 238000011049 filling Methods 0.000 claims description 4
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 4
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 claims description 4
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 4
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 3
- 238000000227 grinding Methods 0.000 claims description 3
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 3
- 229910052593 corundum Inorganic materials 0.000 claims description 2
- 229910001845 yogo sapphire Inorganic materials 0.000 claims description 2
- 235000012431 wafers Nutrition 0.000 description 153
- 238000001459 lithography Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 229920000642 polymer Polymers 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000000306 component Substances 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000008358 core component Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052743 krypton Inorganic materials 0.000 description 1
- DNNSSWSSYDEUBZ-UHFFFAOYSA-N krypton atom Chemical compound [Kr] DNNSSWSSYDEUBZ-UHFFFAOYSA-N 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/1463—Pixel isolation structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14632—Wafer-level processed structures
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
- H01L27/14687—Wafer level processing
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- Physics & Mathematics (AREA)
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- Electromagnetism (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Element Separation (AREA)
Abstract
本申请涉及半导体领域，公开了一种半导体结构的形成方法和半导体结构。其中，半导体结构的形成方法包括：将像素晶圆的正面与目标晶圆键合；采用深沟槽隔离工艺，在像素晶圆的背面形成第一沟槽；在第一沟槽内形成隔离层，以隔离像素晶圆的各个器件。
Description
技术领域
本申请涉及半导体领域，具体涉及一种半导体结构的形成方法和半导体结构。
背景技术
图像传感器是摄像设备的核心部件，其通过将光信号转换成电信号实现图像拍摄功能。例如，互补金属氧化物半导体图像传感器（CMOS Image Sensors，CIS）器件具有低功耗和高信噪比的优点，在各种领域内得到了广泛应用。
为了支持对更高质量影像的需求，三维集成电路（three-dimensionalintegrated circuit，3D-IC）组件被开发出来。在制造三维集成电路的过程中，通过晶圆级混合键合技术将多个晶圆对接，再将键合后的晶圆统一进行封装。
而微电子工艺进入深亚微米阶段后，为实现高密度、高性能的ULSI（Ultra LargeScale Integration，超大规模集成电路）器件和电路，隔离工艺变得越来越重要。
发明内容
有鉴于此，本申请实施例提供了一种半导体结构的形成方法和半导体结构，能够简化制造工艺，并提高产品质量。
本申请实施例的技术方案是这样实现的：
本申请实施例提供一种半导体结构的形成方法，所述方法包括：将像素晶圆的正面与目标晶圆键合；采用深沟槽隔离工艺，在所述像素晶圆的背面形成第一沟槽；在所述第一沟槽内形成隔离层，以隔离所述像素晶圆的各个器件。
在一些实施例中，基于深沟槽隔离工艺，在所述像素晶圆的背面形成第一沟槽，包括：在所述像素晶圆的背面上，形成第一硬掩膜；对所述第一硬掩膜进行光刻，将所述第一硬掩膜图案化；根据图案化的所述第一硬掩膜，刻蚀贯穿所述像素晶圆，停止至层间介质层，从而形成所述第一沟槽；其中，所述层间介质层位于所述像素晶圆和所述目标晶圆之间。
在一些实施例中，采用KrF光刻机台，对所述第一硬掩膜进行光刻。
在一些实施例中，将所述像素晶圆的正面与所述目标晶圆键合之前，所述方法还包括：采用浅沟槽隔离工艺，在所述像素晶圆的有源区形成第二沟槽；所述第二沟槽用于对位标记。
在一些实施例中，采用浅沟槽隔离工艺，在所述像素晶圆的有源区形成所述第二沟槽，包括：采用I-line光刻机台，对所述有源区进行光刻，将所述有源区图案化；根据图案化的所述有源区进行刻蚀，形成所述第二沟槽。
在一些实施例中，所述隔离层包括：高K介质层和氧化物层；在所述第一沟槽内形成所述隔离层，包括：覆盖所述第一沟槽的内表面，形成所述高K介质层；在所述第一沟槽内的剩余空间内，填充氧化物，形成所述氧化物层。
在一些实施例中，所述高K介质层的材料包括：二氧化铪HfO2、氧化铝Al2O3和五氧化二钽Ta2O5中的至少一种。
在一些实施例中，将所述像素晶圆的正面与所述目标晶圆键合，包括：对所述像素晶圆的有源区进行离子注入；在所述有源区的表面，形成栅极氧化层；在所述像素晶圆和所述目标晶圆之间，分别形成层间介质层和层间金属层；贯穿所述层间介质层和所述层间金属层，形成连通结构和键合结构，以将所述像素晶圆的正面与所述目标晶圆键合。
在一些实施例中，在所述第一沟槽内形成所述隔离层之后，所述方法还包括：覆盖所述像素晶圆的背面，形成背面金属膜；在所述背面金属膜上，形成背面金属栅格。
在一些实施例中，采用深沟槽隔离工艺，在所述像素晶圆的背面形成所述第一沟槽之前，所述方法还包括：对所述像素晶圆的背面进行研磨，使其平整化。
本申请实施例还提供一种半导体结构，所述半导体结构包括：像素晶圆和目标晶圆；其中，像素晶圆的正面与目标晶圆键合；所述像素晶圆的背面，形成有隔离层；所述隔离层隔离所述像素晶圆的各个器件；所述隔离层是采用深沟槽隔离工艺而得到的。
在一些实施例中，所述像素晶圆和所述目标晶圆之间，形成有层间介质层、层间金属层、连通结构和键合结构；所述连通结构和所述键合结构，贯穿所述层间介质层和所述层间金属层，且将所述像素晶圆的正面与所述目标晶圆键合；所述隔离层贯穿所述像素晶圆，直至所述层间介质层为止。
在一些实施例中，所述隔离层包括：高K介质层和氧化物层。
在一些实施例中，所述像素晶圆的背面上，还形成有背面金属膜和背面金属栅格。
由此可见，本申请实施例提供了一种半导体结构的形成方法和半导体结构。其中，半导体结构的形成方法包括：将像素晶圆的正面与目标晶圆键合；采用深沟槽隔离工艺，在像素晶圆的背面形成第一沟槽；在第一沟槽内形成隔离层，以隔离像素晶圆的各个器件。可以理解的是，采用深沟槽隔离工艺，由背面对像素晶圆进行刻蚀，形成第一沟槽，进而形成隔离层。这样，仅需要一次光刻，即可形成隔离层；从而，既简化了工艺，降低了成本，又避免了多次光刻带来的对准误差。同时，采用深沟槽隔离工艺，在刻蚀前会对第一沟槽进行聚合物保护，这样，减少了刻蚀中的等离子体（plasma）对第一沟槽侧壁的损伤，提高了所形成的半导体结构的质量。
附图说明
图1为本申请实施例提供的半导体结构形成方法的流程示意图一；
图2为本申请实施例提供的半导体结构形成方法的流程示意图二；
图3为本申请实施例提供的半导体结构形成方法的流程示意图三；
图4为本申请实施例提供的半导体结构形成方法的流程示意图四；
图5为本申请实施例提供的半导体结构形成方法的流程示意图五；
图6为本申请实施例提供的半导体结构形成方法的流程示意图六；
图7为本申请实施例提供的半导体结构形成方法的流程示意图七；
图8为本申请实施例提供的半导体结构形成方法的结构参考图一；
图9为本申请实施例提供的半导体结构形成方法的结构参考图二；
图10为本申请实施例提供的半导体结构形成方法的结构参考图三；
图11为本申请实施例提供的半导体结构形成方法的结构参考图四；
图12为本申请实施例提供的半导体结构形成方法的结构参考图五；
图13为本申请实施例提供的半导体结构形成方法的结构参考图六；
图14为本申请实施例提供的半导体结构形成方法的流程示意图八；
图15为本申请实施例提供的半导体结构的结构示意图一；
图16为本申请实施例提供的半导体结构的结构示意图二。
具体实施方式
为了使本申请的目的、技术方案和优点更加清楚，下面结合附图和实施例对本申请的技术方案进一步详细阐述，所描述的实施例不应视为对本申请的限制，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本申请保护的范围。
在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。
如果申请文件中出现“第一/第二”的类似描述则增加以下的说明，在以下的描述中，所涉及的术语“第一/第二/第三”仅仅是区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一/第二/第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本申请实施例能够以除了在这里图示或描述的以外的顺序实施。
在本文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中的层/元件。另外，在一种朝向中，一层/元件位于另一层/元件“上”，当调转朝向时，该层/元件可以位于该另一层/元件“下”。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
本文中使用的术语，其目的仅在于描述具体实施例，而不作为对本申请的限制。应理解的是，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应理解的是，术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。还应理解的是，术语“和/或”包括相关所列项目的任何及所有组合。另外，本文中所有数值范围均包括端点值。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本申请实施例的目的，不是旨在限制本申请。
图1是本申请实施例提供的半导体结构的形成方法的可选的流程示意图，将结合图1示出的步骤进行说明。
S101、将像素晶圆的正面与目标晶圆键合。
本申请实施例中，参考图9，可以将像素晶圆（Pixel wafer）10的正面与目标晶圆20键合（bonding）。其中，目标晶圆20可以是逻辑晶圆（Logic wafer）。
继续参考图9，像素晶圆10和目标晶圆20之间，形成有层间介质层301、层间金属层303、连通结构（contact，CT）302和键合结构304。其中，像素晶圆10和目标晶圆20，通过连通结构302和键合结构304而电连接，从而能够互相传输电信号。层间介质层301由绝缘材料构成，填充于相邻的连通结构302的间隙。层间金属层303设置于连通结构302至键合结构304，作为键合的连接线。也就是说，连通结构302和键合结构304，贯穿了层间介质层301和层间金属层303，将像素晶圆10的正面与目标晶圆20键合。
本申请实施例中，像素晶圆10和目标晶圆20的衬底材料，可以是硅（Si）、锗（Ge）、硅锗（SiGe）、碳化硅（SiC）等，还可以为化合物半导体的衬底（例如
族化合物衬底）。下文中以硅衬底为例进行说明。
S102、采用深沟槽隔离工艺，在像素晶圆的背面形成第一沟槽。
本申请实施例中，参考图11，在将像素晶圆10的正面与目标晶圆20键合之后，可以在像素晶圆10的背面形成第一沟槽110。其中，第一沟槽110是采用深沟槽隔离（deeptrench isolation，DTI）工艺而形成的。第一沟槽110的深度能够贯穿像素晶圆10，也就是说，在采用深沟槽隔离工艺过程中，会刻蚀到层间介质层301为止，将像素晶圆10贯穿。第一沟槽110的宽度可以在65nm~0.5um之间。
在一些实施例中，在形成第一沟槽110之前，还会对像素晶圆10的背面进行研磨，使其平整化。结合图9和图10，可以对像素晶圆10的背面采用CMP（化学机械研磨）工艺，消耗掉像素晶圆10背面的部分半导体材料，同时，使像素晶圆10的背面平整化。
S103、在第一沟槽内形成隔离层，以隔离像素晶圆的各个器件。
本申请实施例中，结合图11和图12，在形成了第一沟槽110之后，可以在在第一沟槽110内形成隔离层111，以隔离像素晶圆10的各个器件。相应的，隔离层111在隔离像素晶圆10中各个器件的同时，也将像素晶圆10中各个像素区域进行了隔离。
本申请实施例中，像素晶圆10与逻辑晶圆（即目标晶圆20）键合，逻辑晶圆可以堆迭于像素晶圆10上。随后，将键合后的像素晶圆10和逻辑晶圆统一封装，且进行单体化，这样，便可以形成BSI-CIS（Back Side Illuminatio Contact Image Sensor，背照接触式图像传感器）器件。
可以理解的是，采用深沟槽隔离工艺，由背面对像素晶圆10进行刻蚀，形成第一沟槽110，进而形成隔离层111。这样，仅需要一次光刻，即可形成隔离层111；从而，既简化了工艺，降低了成本，又避免了多次光刻带来的对准误差。
同时，采用深沟槽隔离工艺，在刻蚀前会对第一沟槽110进行聚合物保护，这样，减少了刻蚀中的等离子体对第一沟槽110侧壁的损伤，提高了所形成的半导体结构的质量。
在本申请的一些实施例中，可以通过图2示出的S1021~S1023来实现图1示出的S102，将结合各步骤进行说明。
S1021、在像素晶圆的背面上，形成第一硬掩膜。其中，第一硬掩膜的材料可以包括氧化硅或者氮化硅。
S1022、对第一硬掩膜进行光刻，将第一硬掩膜图案化。
本申请实施例中，可以采用KrF光刻机台，对第一硬掩膜进行光刻。KrF光刻机台是光刻工艺中，涂胶、显影等步骤所使用的机台。KrF光刻机台使用的光源，其波长为248nm，由氪（Kr）气体和氟（F）气体产生。
S1023、根据图案化的第一硬掩膜，刻蚀贯穿像素晶圆，停止至层间介质层，从而形成第一沟槽；其中，层间介质层位于像素晶圆和目标晶圆之间。
本申请实施例中，参考图11，像素晶圆10被刻蚀贯穿，刻蚀停止至层间介质层301，从而形成了第一沟槽110；其中，层间介质层301位于像素晶圆10和目标晶圆20之间。
在本申请的一些实施例中，图1示出的S101之前，还包括图3示出的S201，将结合各步骤进行说明。
S201、采用浅沟槽隔离工艺，在像素晶圆的有源区形成第二沟槽；第二沟槽用于对位标记。
本申请实施例中，参考图8，可以采用浅沟槽隔离（shallow trench isolation，STI）工艺，在像素晶圆10的有源区形成第二沟槽120。第二沟槽120用于在将像素晶圆10和目标晶圆20键合时，作为对位标记（mark），以使得键合能够对准。结合图8和图9，在将像素晶圆10和目标晶圆20键合时，第二沟槽120内形成部分栅极氧化层130，且填充了多晶硅材料140。
在本申请的一些实施例中，可以通过图4示出的S2011~S2012来实现图3示出的S201，将结合各步骤进行说明。
S2011、采用I-line光刻机台，对有源区进行光刻，将有源区图案化。
S2012、根据图案化的有源区进行刻蚀，形成第二沟槽。
本申请实施例中，参考图8，由于第二沟槽120仅仅作为对位标记，而并不将像素晶圆10中的器件进行隔离，因此，第二沟槽120的精度要求相对较低；可以采用I-line光刻机台进行光刻，来形成第二沟槽120。I-line光刻机台使用的光源，其波长为365nm；相比于KrF光刻机台，I-line光刻机台的分辨率较低，成本也更便宜。
可以理解的是，由于在像素晶圆10的背面采用了深沟槽隔离工艺，一次性形成了第一沟槽110，将像素晶圆10中的各个器件隔离；因此，在像素晶圆10的正面采用浅沟槽隔离工艺所形成的第二沟槽120，可以仅用于对位标记，而不需要用于隔离像素晶圆10中的各个器件。这样，一方面，在形成第二沟槽120的过程中，可以采用分辨率较低的I-line光刻机台，降低了浅沟槽隔离工艺过程中的光刻步骤的成本；另一方面，在形成第二沟槽120后，不需要对第二沟槽120中进行填充，而直接可在键合过程中用于对位标记，从而，可以省略填充第二沟槽120所采用的CVD（化学气相沉积）和CMP步骤，简化了工艺，进一步节约了成本。
在本申请的一些实施例中，隔离层包括：高K介质层和氧化物层；可以通过图5示出的S1031~S1032来实现图1示出的S103，将结合各步骤进行说明。
S1031、覆盖第一沟槽的内表面，形成高K介质层。
本申请实施例中，结合图11和图12，在形成隔离层111的过程中，可以先覆盖第一沟槽110的内表面，形成高K介质层112。这里，“高K”是指介电常数较高。
在本申请的一些实施例中，高K介质层112的材料包括：二氧化铪（HfO2）、氧化铝（Al2O3）和五氧化二钽（Ta2O5）中的至少一种。
S1032、在第一沟槽内的剩余空间内，填充氧化物，形成氧化物层。
本申请实施例中，继续结合图11和图12，在形成了高K介质层112之后，可以在第一沟槽110的剩余空间内，填充氧化物，形成氧化物层113。氧化物层113的材料可以包括氧化硅。
在本申请的一些实施例中，可以通过图6示出的S1011~S1014来实现图1示出的S101，将结合各步骤进行说明。
S1011、对像素晶圆的有源区进行离子注入。
本申请实施例中，结合图8和图9，可以对像素晶圆10正面的有源区（Active Area，AA）进行IMP（离子注入），对有源区进行掺杂，以使有源区中形成载流子。
S1012、在有源区的表面，形成栅极氧化层。
本申请实施例中，参考图9，在完成掺杂之后，可以在有源区的表面，形成栅极氧化层（Gate Oxide，GOX）130。
S1013、在像素晶圆和目标晶圆之间，分别形成层间介质层和层间金属层。
S1014、贯穿层间介质层和层间金属层，形成连通结构和键合结构，以将像素晶圆的正面与目标晶圆键合。
本申请实施例中，继续参考图9，在像素晶圆10和目标晶圆20之间，还形成了层间介质层301、层间金属层303、连通结构302和键合结构304。其中，像素晶圆10和目标晶圆20，通过连通结构302和键合结构304而电连接，从而能够互相传输电信号。层间介质层301由绝缘材料构成，填充于相邻的连通结构302的间隙。层间金属层303设置于连通结构302至键合结构304，作为键合的连接线。也就是说，连通结构302和键合结构304，贯穿了层间介质层301和层间金属层303，将像素晶圆10的正面与目标晶圆20键合。
在本申请的一些实施例中，图1示出的S103之后，还包括图7示出的S104~S105，将结合各步骤进行说明。
S104、覆盖像素晶圆的背面，形成背面金属膜。
S105、在背面金属膜上，形成背面金属栅格。
本申请实施例中，参考图13，在形成了隔离层111之后，可以覆盖像素晶圆10的背面，形成背面金属膜150；而后，在背面金属膜150上，形成背面金属栅格（Backside MetalGrid，BMG）160。背面金属栅格160由不透光的材料形成。对于背照式（Back SideIlluminatio，BSI）图像传感器，利用背面金属栅格160的不透光特性，来防止不同像素（光电二极管）之间的光线的串扰。
在本申请的一些实施例中，半导体结构的形成方法包括图14示出的S301~S314，将结合各步骤进行说明。
S301、有源区光刻。
S302、有源区刻蚀。
S303、离子注入。
本申请实施例中，参考图8，通过光刻、刻蚀和离子注入等工艺步骤，可以在像素晶圆10的正面形成有源区。
S304、形成栅极、接触结构和层间金属层。
S305、晶圆键合。
本申请实施例中，参考图9，可以将像素晶圆10的正面与目标晶圆20（例如逻辑晶圆）键合。在这一过程中，像素晶圆10与目标晶圆20之间形成了层间介质层301、层间金属层303、连通结构302和键合结构304。
S306、背面研磨。
本申请实施例中，在进行深沟槽隔离（即DTI）工艺之前，可以对像素晶圆10的背面进行研磨，使其平整化。结合图9和图10，可以对像素晶圆10的背面采用CMP（化学机械研磨）工艺，消耗掉像素晶圆10背面的部分半导体材料，同时，使像素晶圆10的背面平整化。
S307、DTI硬掩膜沉积。
本申请实施例中，可以在像素晶圆10的背面沉积DTI硬掩膜。DTI硬掩膜的材料可以包括氧化硅或氮化硅。
S308、DTI光刻。
S309、DTI硬掩膜刻蚀。
本申请实施例中，可以采用KrF光刻机台，对DTI硬掩膜进行光刻和刻蚀，使DTI硬掩膜图案化。DTI硬掩膜的图案表征DTI工艺所要形成的隔离层111的形状。
S310、DTI刻蚀。
本申请实施例中，参考图11，可以根据图案化的DTI硬掩膜进行刻蚀，刻蚀直至层间介质层301为止，在像素晶圆10的背面形成第一沟槽110。也即，第一沟槽110将像素晶圆10贯穿。
S311、DTI高K介质层沉积。
本申请实施例中，结合图11和图12，可以覆盖第一沟槽110的内表面，沉积高K介质层112。高K介质层112的材料可以包括：二氧化铪（HfO2）、氧化铝（Al2O3）和五氧化二钽（Ta2O5）中的至少一种。
S312、DTI氧化物层沉积。
本申请实施例中，继续结合图11和图12，在形成了高K介质层112之后，可以在第一沟槽110的剩余空间内，填充氧化物，形成氧化物层113。氧化物层113的材料可以包括氧化硅。
S313、形成焊盘。
本申请实施例中，焊盘（PAD）可以作为芯片中电路的端口。焊盘的材料可以包括铝（Al）等金属。
S314、形成BMG。
本申请实施例中，参考图13，在形成了隔离层111之后，可以覆盖像素晶圆10的背面，形成背面金属膜150；而后，在背面金属膜150上，形成背面金属栅格（即BMG）160。背面金属栅格160由不透光的材料形成。
可以理解的是，采用深沟槽隔离（即DTI）工艺，由背面对像素晶圆10进行刻蚀，形成第一沟槽110，进而形成隔离层111。这样，仅需要一次光刻，即可形成隔离层111；从而，既简化了工艺，降低了成本，又避免了多次光刻带来的对准误差。同时，采用深沟槽隔离工艺，在刻蚀前会对第一沟槽110进行聚合物保护，这样，减少了刻蚀中的等离子体对第一沟槽110侧壁的损伤，提高了所形成的半导体结构的质量。
本申请实施例还提供了一种半导体结构，如图15所示，半导体结构80包括：像素晶圆10和目标晶圆20。其中，像素晶圆10的正面与目标晶圆20键合。像素晶圆10的背面，形成有隔离层111；隔离层111隔离像素晶圆的各个器件，隔离层111是采用深沟槽隔离工艺而得到的。
本申请实施例中，参考图15，目标晶圆20可以是逻辑晶圆。像素晶圆10与逻辑晶圆键合，逻辑晶圆可以堆迭于像素晶圆10上，这样，可以形成BSI-CIS器件。
本申请实施例中，继续参考图15，可以采用深沟槽隔离工艺，由背面对像素晶圆10进行刻蚀，形成了隔离层111。在形成隔离层111的过程中，仅需要一次光刻，从而，既简化了工艺，降低了成本，又避免了多次光刻带来的对准误差。同时，采用深沟槽隔离工艺，在刻蚀前会对隔离层111对应的第一沟槽进行聚合物保护，这样，减少了刻蚀中的等离子体对第一沟槽侧壁的损伤，提高了所形成的半导体结构的质量。
在本申请的一些实施例中，参考图15，像素晶圆10和目标晶圆20之间，形成有层间介质层301、层间金属层303、连通结构302和键合结构304。连通结构302和键合结构304，贯穿层间介质层301和层间金属层303，且将像素晶圆10的正面与目标晶圆20键合。其中，像素晶圆10和目标晶圆20，通过连通结构302和键合结构304而电连接，从而能够互相传输电信号。层间介质层301由绝缘材料构成，填充于相邻的连通结构302的间隙。层间金属层303设置于连通结构302至键合结构304，作为键合的连接线。
本申请实施例中，继续参考图15，隔离层111贯穿像素晶圆10，直至层间介质层301为止，从而将像素晶圆10中的各个器件隔离。
本申请实施例中，继续参考图15，在像素晶圆10的正面，还形成有用于对位标记的第二沟槽，第二沟槽是采用浅沟槽隔离工艺而得到的。第二沟槽内形成了部分栅极氧化层130，且填充了多晶硅材料140。
在本申请的一些实施例中，参考图15，隔离层111包括：高K介质层112和氧化物层113。其中，“高K”是指介电常数较高。高K介质层112覆盖第一沟槽的内表面，氧化物层113填充第一沟槽内的剩余空间。
本申请实施例中，高K介质层112的材料包括：二氧化铪（HfO2）、氧化铝（Al2O3）和五氧化二钽（Ta2O5）中的至少一种。氧化物层113的材料可以包括氧化硅。
在本申请的一些实施例中，参考图16，像素晶圆10的背面上，还形成有背面金属膜150和背面金属栅格160。其中，背面金属膜150覆盖像素晶圆10的背面，背面金属栅格160则形成于背面金属膜150上。
本申请实施例中，背面金属栅格160由不透光的材料形成。对于背照式（Back SideIlluminatio，BSI）图像传感器，利用背面金属栅格160的不透光特性，来防止不同像素（光电二极管）之间的光线的串扰。
上述本申请实施例序号仅仅为了描述，不代表实施例的优劣。本申请所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。本申请所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。本申请所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。
Claims (14)
1.一种半导体结构的形成方法，其特征在于，所述方法包括：
将像素晶圆的正面与目标晶圆键合；
采用深沟槽隔离工艺，在所述像素晶圆的背面形成第一沟槽；
在所述第一沟槽内形成隔离层，以隔离所述像素晶圆的各个器件。
2.根据权利要求1所述的形成方法，其特征在于，基于深沟槽隔离工艺，在所述像素晶圆的背面形成第一沟槽，包括：
在所述像素晶圆的背面上，形成第一硬掩膜；
对所述第一硬掩膜进行光刻，将所述第一硬掩膜图案化；
根据图案化的所述第一硬掩膜，刻蚀贯穿所述像素晶圆，停止至层间介质层，从而形成所述第一沟槽；其中，所述层间介质层位于所述像素晶圆和所述目标晶圆之间。
3.根据权利要求2所述的形成方法，其特征在于，采用KrF光刻机台，对所述第一硬掩膜进行光刻。
4.根据权利要求1至3任一项所述的形成方法，其特征在于，将所述像素晶圆的正面与所述目标晶圆键合之前，所述方法还包括：
采用浅沟槽隔离工艺，在所述像素晶圆的有源区形成第二沟槽；所述第二沟槽用于对位标记。
5.根据权利要求4所述的形成方法，其特征在于，采用浅沟槽隔离工艺，在所述像素晶圆的有源区形成所述第二沟槽，包括：
采用I-line光刻机台，对所述有源区进行光刻，将所述有源区图案化；
根据图案化的所述有源区进行刻蚀，形成所述第二沟槽。
6.根据权利要求1至3任一项所述的形成方法，其特征在于，所述隔离层包括：高K介质层和氧化物层；在所述第一沟槽内形成所述隔离层，包括：
覆盖所述第一沟槽的内表面，形成所述高K介质层；
在所述第一沟槽内的剩余空间内，填充氧化物，形成所述氧化物层。
7.根据权利要求6所述的形成方法，其特征在于，所述高K介质层的材料包括：二氧化铪HfO2、氧化铝Al2O3和五氧化二钽Ta2O5中的至少一种。
8.根据权利要求1至3任一项所述的形成方法，其特征在于，将所述像素晶圆的正面与所述目标晶圆键合，包括：
对所述像素晶圆的有源区进行离子注入；
在所述有源区的表面，形成栅极氧化层；
在所述像素晶圆和所述目标晶圆之间，分别形成层间介质层和层间金属层；
贯穿所述层间介质层和所述层间金属层，形成连通结构和键合结构，以将所述像素晶圆的正面与所述目标晶圆键合。
9.根据权利要求1至3任一项所述的形成方法，其特征在于，在所述第一沟槽内形成所述隔离层之后，所述方法还包括：
覆盖所述像素晶圆的背面，形成背面金属膜；
在所述背面金属膜上，形成背面金属栅格。
10.根据权利要求1至3任一项所述的形成方法，其特征在于，采用深沟槽隔离工艺，在所述像素晶圆的背面形成所述第一沟槽之前，所述方法还包括：
对所述像素晶圆的背面进行研磨，使其平整化。
11.一种半导体结构，其特征在于，所述半导体结构包括：像素晶圆和目标晶圆；其中，
像素晶圆的正面与目标晶圆键合；
所述像素晶圆的背面，形成有隔离层；所述隔离层隔离所述像素晶圆的各个器件；所述隔离层是采用深沟槽隔离工艺而得到的。
12.根据权利要求11所述的半导体结构，其特征在于，
所述像素晶圆和所述目标晶圆之间，形成有层间介质层、层间金属层、连通结构和键合结构；所述连通结构和所述键合结构，贯穿所述层间介质层和所述层间金属层，且将所述像素晶圆的正面与所述目标晶圆键合；
所述隔离层贯穿所述像素晶圆，直至所述层间介质层为止。
13.根据权利要求11或12所述的半导体结构，其特征在于，所述隔离层包括：高K介质层和氧化物层。
14.根据权利要求11或12所述的半导体结构，其特征在于，
所述像素晶圆的背面上，还形成有背面金属膜和背面金属栅格。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Priority Date | Filing Date | Title |
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| CN202310682759.1A CN116417487A (zh) | 2023-06-09 | 2023-06-09 | 一种半导体结构的形成方法和半导体结构 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116417487A true CN116417487A (zh) | 2023-07-11 |
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ID=87049602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310682759.1A Pending CN116417487A (zh) | 2023-06-09 | 2023-06-09 | 一种半导体结构的形成方法和半导体结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116417487A (zh) |
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