CN111952196A - 凹槽芯片嵌入工艺 - Google Patents
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Abstract
本发明提供一种凹槽芯片嵌入工艺，包括以下步骤：(a)、提供衬底，在衬底正面刻蚀不同深度的TSV，电镀使金属填满TSV，抛光去除衬底正面金属，在衬底正面制作RDL和焊盘，对衬底正面做临时键合，衬底背面做减薄使长的TSV背部露头，得到第一衬底；(b)、在第一衬底背面刻蚀空腔，使短的TSV底部露出，沉积钝化层，表面涂布光刻胶，曝光显影使TSV底部露出，刻蚀钝化层使TSV底部金属露出；(c)、在空腔内嵌入芯片，填充芯片和空腔的缝隙，在芯片表面制作RDL和焊盘，得到最终结构。本发明的凹槽芯片嵌入工艺，通过光刻胶来保护空腔底部的方式，用刻蚀工艺对空腔底部TSV进行开口，能避免整面刻蚀对空腔底部钝化层的损伤，有利于TSV底部的钝化层开口，破坏空腔底部钝化层。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种凹槽芯片嵌入工艺。
背景技术
毫米波射频技术在半导体行业发展迅速，其在高速数据通信、汽车雷达、机载导弹跟踪***以及空间光谱检测和成像等领域都得到广泛应用，预计2018年市场达到11亿美元，成为新兴产业。新的应用对产品的电气性能、紧凑结构和***可靠性提出了新的要求，对于无线发射和接收***，目前还不能集成到同一颗芯片上（SOC），因此需要把不同的芯片包括射频单元、滤波器、功率放大器等集成到一个独立的***中实现发射和接收信号的功能。
传统封装工艺把各种功能芯片和无源器件安装在基板上，占用面积大，可靠性差，不能满足封装***越来越小型化的趋势，而基于标准硅工艺的三维异构封装技术（***级封装SIP）运用TSV技术和空腔结构将不同衬底不同功能的芯片集成在一起，能在较小的区域内实现芯片的堆叠和互联，大大减小了功能件的面积并增加了其可靠性，越来越成为该产业未来发展的方向。
射频芯片需要对其底部进行散热和接地互联，这样就要求芯片底部需要有TSV铜柱做接触，但是对于要把射频芯片埋入到硅空腔的结构来讲，如果先做TSV，则需要在转接板的背部做空腔，TSV的底部做空腔的底部。
但是在实际应用中，空腔底部需要做钝化层来绝缘芯片和转接板，钝化层同样也会沉积在TSV的顶端，需要重新打开上面的钝化层使其跟芯片底部互联，业内一般用正面干法刻蚀的方式来实现该工艺，但是随着TSV金属柱的高度越来越小，整面刻蚀会破坏空腔底部钝化层。
发明内容
本发明的目的在于克服现有技术中存在的不足，提供一种凹槽芯片嵌入工艺，避免整面刻蚀对空腔底部钝化层的损伤，有利于TSV底部的钝化层开口。本发明采用的技术方案是：
一种凹槽芯片嵌入工艺，其中，包括以下步骤：
(a)、提供衬底，在衬底正面刻蚀不同深度的TSV，电镀使金属填满TSV，抛光去除衬底正面金属，在衬底正面制作RDL和焊盘，对衬底正面做临时键合，衬底背面做减薄使长的TSV底部露头，得到第一衬底；
(b)、在第一衬底背面刻蚀空腔，使短的TSV底部露出，沉积钝化层，表面涂布光刻胶，曝光显影使TSV底部露出，刻蚀钝化层使TSV底部金属露出；
(c)、在空腔内嵌入芯片，填充芯片和空腔的缝隙，在芯片表面制作RDL和焊盘，得到最终结构。
优选的是，所述的凹槽芯片嵌入工艺，其中，所述步骤（a）的具体步骤为：
（a1）通过光刻和刻蚀工艺在衬底正面制作不同深度的TSV；
（a2）在衬底正面沉积绝缘层，在绝缘层上制作种子层；
（a3）电镀铜，使铜金属充满TSV，去除衬底表面铜，使衬底表面只剩下填铜；
（a4）通过光刻和电镀的工艺在衬底正面制作RDL和焊盘；
（a5）对衬底正面做临时键合，然后减薄衬底背面，使TSV露出，在背面做钝化层，抛光使TSV金属露出，然后制作RDL和焊盘，得到第一衬底。
优选的是，所述的凹槽芯片嵌入工艺，其中，所述步骤（b）的具体步骤为：
（b1）通过光刻和干法刻蚀的方式在第一衬底背面刻蚀空腔，使短的TSV底部露出；通过干法刻蚀或者湿法腐蚀TSV底部钝化层，使金属露出；
（b2）沉积钝化层，表面涂布光刻胶，曝光显影使TSV底部露出，刻蚀钝化层使TSV底部金属露出；
（b3）去除光刻胶，清洗衬底，解键合。
优选的是，所述的凹槽芯片嵌入工艺，其中，所述步骤（b）的具体步骤为：
（b1）通过光刻和干法刻蚀的方式在第一衬底背面刻蚀空腔，使短的TSV底部露出；通过干法刻蚀或者湿法腐蚀TSV底部钝化层，使金属露出；
（b2）沉积钝化层和金属层，表面涂布光刻胶，曝光显影使TSV底部露出，刻蚀金属层和钝化层使TSV底部金属露出；
（b4）去除光刻胶，清洗衬底，解键合。
优选的是，所述的凹槽芯片嵌入工艺，其中，所述步骤（b）的具体步骤为：
（b1）通过光刻和干法刻蚀在第一衬底背面刻蚀空腔，使短的TSV底部露出；通过干法刻蚀或者湿法腐蚀TSV底部钝化层，使金属露出；
（b2）沉积钝化层；
（b3）通过干法或湿法刻蚀使空腔底部TSV侧壁露出金属。
优选的是，所述的凹槽芯片嵌入工艺，其中，所述TSV直径为1um～1000um，深度为10um～1000um。
优选的是，所述的凹槽芯片嵌入工艺，其中，所述绝缘层厚度为0.01um～100um；所述种子层厚度为0.001um～100um，所述种子层的材质为钛、铜、铝、银、钯、金、铊、锡、镍中的一种。
优选的是，所述的凹槽芯片嵌入工艺，其中，所述焊盘的材质为钛、铜、铝、银、钯、金、铊、锡、镍中的一种。
优选的是，所述的凹槽芯片嵌入工艺，其中，所述空腔深度为10um～1000um。
本发明的优点在于：本发明的凹槽芯片嵌入工艺，通过光刻胶来保护空腔底部的方式，用刻蚀工艺对空腔底部TSV进行开口，能避免整面刻蚀对空腔底部钝化层的损伤，有利于TSV底部的钝化层开口，破坏空腔底部钝化层。
附图说明
图1为本发明的衬底刻蚀TSV孔示意图。
图2为本发明的衬底正面沉积绝缘层和种子层的示意图。
图3为本发明的衬底背面形成RDL和焊盘示意图。
图4为本发明的实施例1 TSV底部钝化层，金属露出的示意图。
图5为本发明的实施例1沉积钝化层示意图。
图6为本发明的实施例1衬底表面涂布光刻胶示意图。
图7为本发明的实施例1去除光刻胶的示意图。
图8为本发明的实施例1最终结构示意图。
图9为本发明的实施例2短TSV底部露出示意图。
图10为本发明的实施例2 沉积钝化层和金属层示意图。
图11为本发明的实施例2 TSV底部金属露出示意图。
图12为本发明的实施例2去除光刻胶示意图。
图13为本发明的实施例2最终结构示意图。
图14为本发明的实施例3金属露出示意图。
图15为本发明的实施例3的空腔底部TSV侧壁露出金属示意图。
图16为本发明的实施例3的最终结构示意图。
具体实施方式
下面结合具体附图和实施例对本发明作进一步说明。
实施例一；
一种凹槽芯片嵌入工艺，其中，包括以下步骤：
(a)、提供衬底，在衬底101正面刻蚀不同深度的TSV 102，电镀使金属填满TSV，抛光去除衬底正面金属，在衬底正面制作RDL和焊盘，对衬底正面做临时键合，衬底背面做减薄使长的TSV背部露头，得到第一衬底；
步骤（a）的具体步骤为：
（a1）如图1所示，通过光刻和刻蚀工艺在衬底正面制作不同深度的TSV，TSV直径范围在1um到1000um，深度在10um到1000um；
（a2）如图2所示，在衬底正面沉积绝缘层，在绝缘层上制作种子层，绝缘层为氧化硅或者氮化硅，或者直接热氧化，绝缘层厚度范围在10nm到100um之间；通过物理溅射，磁控溅射或者蒸镀工艺在绝缘层上方制作种子层，种子层厚度范围在1nm到100um，其可以是一层也可以是多层，金属材质可以是钛、铜、铝、银、钯、金、铊、锡、镍等；
（a3）电镀铜，使铜金属充满TSV 103，去除衬底表面铜，使衬底表面只剩下填铜；
电镀铜103，使铜金属充满TSV，200到500度温度下密化使铜更致密；铜CMP工艺使衬底表面铜去除，使衬底表面只剩下填铜；衬底表面绝缘层可以用干法刻蚀或者湿法腐蚀工艺去除；衬底表面绝缘层也可以保留；
（a4）通过光刻和电镀的工艺在衬底正面制作RDL和焊盘；
通过光刻和电镀的工艺在TSV口露出端制作RDL和焊盘，首先通过物理溅射，磁控溅射或者蒸镀工艺在绝缘层上方制作种子层，种子层厚度范围在1nm到100um，其可以是一层也可以是多层，金属材质可以是钛、铜、铝、银、钯、金、铊、锡、镍等；然后光刻定义RDL和焊盘位置，电镀做出RDL和焊盘金属，金属厚度范围1um到100um，其可以是一层也可以是多层，金属材质可以是钛、铜、铝、银、钯、金、铊、锡、镍等；
此步骤的SOI衬底和载片包括4，6，8，12寸衬底，厚度范围为200um到2000um，也可以是其他材质，包括玻璃，石英，碳化硅，氧化铝等无机材料，也可以是环氧树脂，聚氨酯等有机材料，其主要功能是提供支撑作用。
如图3所示，对衬底正面做临时键合，然后减薄背面，使TSV露出，在背面做钝化层，抛光使TSV金属露出，然后继续制作RDL和焊盘；
（a5）对衬底正面做临时键合，然后减薄衬底背面，使TSV露出，在背面做钝化层，抛光使TSV底部金属露出，然后制作RDL和焊盘，得到第一衬底。
(b)、在第一衬底背面刻蚀空腔，使短的TSV底部露出，沉积钝化层，表面涂布光刻胶，曝光显影使TSV底部露出，刻蚀钝化层使TSV底部金属露出；
步骤（b）的具体步骤为：
（b1）如图4所示，通过光刻和干法刻蚀的方式在第一衬底背面刻蚀空腔104，使短的TSV底部露出；通过干法刻蚀或者湿法腐蚀TSV底部钝化层，使金属露出；
（b2）如图5所示，沉积钝化层105，钝化层为氧化硅或者氮化硅等绝缘层，或者直接热氧化，钝化层厚度范围在10nm到100um之间；如图6所示，表面涂布光刻胶106，曝光显影使TSV底部露出，刻蚀钝化层使TSV底部金属露出；
（b3）如图7所示，去除光刻胶，清洗衬底，解键合。
(c)、如图8所示，在空腔内嵌入芯片107，填充芯片和空腔的缝隙，在芯片表面制作RDL和焊盘108，得到最终结构。
实施例2：
一种凹槽芯片嵌入工艺，其中，包括以下步骤：
(a)、提供衬底，在衬底正面刻蚀不同深度的TSV，电镀使金属填满TSV，抛光去除衬底正面金属，在衬底正面制作RDL和焊盘，对衬底正面做临时键合，衬底背面做减薄使长的TSV背部露头，得到第一衬底；
步骤（a）的具体步骤为：
（a1）如图1所示，通过光刻和刻蚀工艺在衬底101正面制作不同深度的TSV 102，TSV直径范围在1um到1000um，深度在10um到1000um；
（a2）如图2所示，在衬底正面沉积绝缘层，在绝缘层上制作种子层，绝缘层为氧化硅或者氮化硅，或者直接热氧化，绝缘层厚度范围在10nm到100um之间；通过物理溅射，磁控溅射或者蒸镀工艺在绝缘层上方制作种子层，种子层厚度范围在1nm到100um，其可以是一层也可以是多层，金属材质可以是钛、铜、铝、银、钯、金、铊、锡、镍等；
（a3）电镀铜，使铜金属充满TSV 103，去除衬底表面铜，使衬底表面只剩下填铜；
电镀铜103，使铜金属充满TSV，200到500度温度下密化使铜更致密；铜CMP工艺使衬底表面铜去除，使衬底表面只剩下填铜；衬底表面绝缘层可以用干法刻蚀或者湿法腐蚀工艺去除；衬底表面绝缘层也可以保留；
（a4）通过光刻和电镀的工艺在衬底正面制作RDL和焊盘；
通过光刻和电镀的工艺在TSV口露出端制作RDL和焊盘，首先通过物理溅射，磁控溅射或者蒸镀工艺在绝缘层上方制作种子层，种子层厚度范围在1nm到100um，其可以是一层也可以是多层，金属材质可以是钛、铜、铝、银、钯、金、铊、锡、镍等；然后光刻定义RDL和焊盘位置，电镀做出RDL和焊盘金属，金属厚度范围1um到100um，其可以是一层也可以是多层，金属材质可以是钛、铜、铝、银、钯、金、铊、锡、镍等；
此步骤的SOI衬底和载片包括4，6，8，12寸衬底，厚度范围为200um到2000um，也可以是其他材质，包括玻璃，石英，碳化硅，氧化铝等无机材料，也可以是环氧树脂，聚氨酯等有机材料，其主要功能是提供支撑作用。
如图3所示，对衬底正面做临时键合，然后减薄背面，使TSV露出，在背面做钝化层，抛光使TSV金属露出，然后继续制作RDL和焊盘；
（a5）对衬底正面做临时键合，然后减薄衬底背面，使TSV露出，在背面做钝化层，抛光使TSV金属露出，然后制作RDL和焊盘，得到第一衬底。
(b)、在第一衬底背面刻蚀空腔，使短的TSV底部露出，沉积钝化层，表面涂布光刻胶，曝光显影使TSV底部露出，刻蚀钝化层使TSV底部金属露出；
步骤（b）的具体步骤为：
（b1）如图9所示，通过光刻和干法刻蚀的方式在第一衬底背面刻蚀空腔，腔体深度在10um到1000um，使短的TSV底部露出；通过干法刻蚀或者湿法腐蚀TSV底部钝化层，使金属露出；
（b2）沉积钝化层和金属层109，钝化层为氧化硅或者氮化硅，或者直接热氧化，钝化层厚度范围在10nm到100um之间；金属层厚度范围在1nm到100um，其可以是一层也可以是多层，金属材质可以是钛、铜、铝、银、钯、金、铊、锡、镍等；
（b3）如图10所示，表面涂布光刻胶，曝光显影使TSV底部露出，如图11所示，刻蚀金属层和钝化层使TSV底部金属露出；
(c)、去除金属层，在空腔内嵌入芯片，填充缝隙，在芯片表面制作RDL和焊盘，完成最终结构。
如图12所示，去除光刻胶，去除衬底表面金属层，清洗衬底，解键合；
如图13所示，在空腔内嵌入芯片，填充缝隙，在芯片表面制作RDL和焊盘，完成最终结构。
实施例3：
一种凹槽芯片嵌入工艺，其中，包括以下步骤：
(a)、提供衬底，在衬底正面刻蚀不同深度的TSV，电镀使金属填满TSV，抛光去除衬底正面金属，在衬底正面制作RDL和焊盘，对衬底正面做临时键合，衬底背面做减薄使长的TSV背部露头，得到第一衬底；
步骤（a）的具体步骤为：
（a1）如图1所示，通过光刻和刻蚀工艺在衬底正面制作不同深度的TSV，TSV直径范围在1um到1000um，深度在10um到1000um；
（a2）如图2所示，在衬底正面沉积绝缘层，在绝缘层上制作种子层，绝缘层为氧化硅或者氮化硅，或者直接热氧化，绝缘层厚度范围在10nm到100um之间；通过物理溅射，磁控溅射或者蒸镀工艺在绝缘层上方制作种子层，种子层厚度范围在1nm到100um，其可以是一层也可以是多层，金属材质可以是钛、铜、铝、银、钯、金、铊、锡、镍等；
（a3）电镀铜，使铜金属充满TSV，去除衬底表面铜，使衬底表面只剩下填铜；
电镀铜103，使铜金属充满TSV，200到500度温度下密化使铜更致密；铜CMP工艺使衬底表面铜去除，使衬底表面只剩下填铜；衬底表面绝缘层可以用干法刻蚀或者湿法腐蚀工艺去除；衬底表面绝缘层也可以保留；
（a4）通过光刻和电镀的工艺在衬底正面制作RDL和焊盘；
通过光刻和电镀的工艺在TSV口露出端制作RDL和焊盘，首先通过物理溅射，磁控溅射或者蒸镀工艺在绝缘层上方制作种子层，种子层厚度范围在1nm到100um，其可以是一层也可以是多层，金属材质可以是钛、铜、铝、银、钯、金、铊、锡、镍等；然后光刻定义RDL和焊盘位置，电镀做出RDL和焊盘金属，金属厚度范围1um到100um，其可以是一层也可以是多层，金属材质可以是钛、铜、铝、银、钯、金、铊、锡、镍等；
此步骤的SOI衬底和载片包括4，6，8，12寸衬底，厚度范围为200um到2000um，也可以是其他材质，包括玻璃，石英，碳化硅，氧化铝等无机材料，也可以是环氧树脂，聚氨酯等有机材料，其主要功能是提供支撑作用。
如图3所示，对衬底正面做临时键合，然后减薄背面，使TSV露出，在背面做钝化层，抛光使TSV金属露出，然后继续制作RDL和焊盘；
（a5）对衬底正面做临时键合，然后减薄衬底背面，使TSV露出，在背面做钝化层，抛光使TSV金属露出，然后制作RDL和焊盘，得到第一衬底。
(b)、在第一衬底背面刻蚀空腔，使短的TSV底部露出，沉积钝化层，表面涂布光刻胶，曝光显影使TSV底部露出，刻蚀钝化层使TSV底部金属露出；
所述步骤（b）的具体步骤为：
（b1）如图14所示，通过光刻和干法刻蚀在第一衬底背面刻蚀空腔，腔体深度在10um到1000um，使短的TSV底部露出；通过干法刻蚀或者湿法腐蚀TSV底部钝化层，使金属露出；
（b2）沉积钝化层；钝化层为氧化硅或者氮化硅等绝缘层，或者直接热氧化，钝化层厚度范围在10nm到100um之间；
（b3）如图15所示，通过干法或湿法刻蚀使空腔底部TSV侧壁露出金属。
(c)、在空腔内嵌入芯片，填充缝隙，在芯片表面制作RDL和焊盘，完成最终结构。
如图16所示，在空腔内嵌入芯片，填充缝隙，在芯片表面制作RDL和焊盘，完成最终结构。
本发明的凹槽芯片嵌入工艺，通过光刻胶来保护空腔底部的方式，用刻蚀工艺对空腔底部TSV进行开口，能避免整面刻蚀对空腔底部钝化层的损伤，有利于TSV底部的钝化层开口，破坏空腔底部钝化层。
最后所应说明的是，以上具体实施方式仅用以说明本发明的技术方案而非限制，尽管参照实例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。
Claims (9)
1.一种凹槽芯片嵌入工艺，其特征在于，包括以下步骤：
(a)、提供衬底，在衬底正面刻蚀不同深度的TSV，电镀使金属填满TSV，抛光去除衬底正面金属，在衬底正面制作RDL和焊盘，对衬底正面做临时键合，衬底背面做减薄使长的TSV底部露出，得到第一衬底；
(b)、在第一衬底背面刻蚀空腔，使短的TSV底部露出，沉积钝化层，表面涂布光刻胶，曝光显影使TSV底部露出，刻蚀钝化层使TSV底部金属露出；
(c)、在空腔内嵌入芯片，填充芯片和空腔的缝隙，在芯片表面制作RDL和焊盘，得到最终结构。
2.如权利要求1所述的凹槽芯片嵌入工艺，其特征在于，所述步骤（a）的具体步骤为：
（a1）通过光刻和刻蚀工艺在衬底正面制作不同深度的TSV；
（a2）在衬底正面沉积绝缘层，在绝缘层上制作种子层；
（a3）电镀铜，使铜金属充满TSV，去除衬底表面铜，使衬底表面只剩下填铜；
（a4）通过光刻和电镀的工艺在衬底正面制作RDL和焊盘；
（a5）对衬底正面做临时键合，然后减薄衬底背面，使TSV底部露出，在背面做钝化层，抛光使TSV底部金属露出，然后制作RDL和焊盘，得到第一衬底。
3.如权利要求1所述的凹槽芯片嵌入工艺，其特征在于，所述步骤（b）的具体步骤为：
（b1）通过光刻和干法刻蚀的方式在第一衬底背面刻蚀空腔，使短的TSV底部露出；通过干法刻蚀或者湿法腐蚀TSV底部钝化层，使金属露出；
（b2）沉积钝化层，表面涂布光刻胶，曝光显影使TSV底部露出，刻蚀钝化层使TSV底部金属露出；
（b3）去除光刻胶，清洗衬底，解键合。
4.如权利要求1所述的凹槽芯片嵌入工艺，其特征在于，所述步骤（b）的具体步骤为：
（b1）通过光刻和干法刻蚀的方式在第一衬底背面刻蚀空腔，使短的TSV底部露出；通过干法刻蚀或者湿法腐蚀TSV底部钝化层，使金属露出；
（b2）沉积钝化层和金属层；
（b3）表面涂布光刻胶，曝光显影使TSV底部露出，刻蚀金属层和钝化层使TSV底部金属露出。
5.如权利要求1所述的凹槽芯片嵌入工艺，其特征在于，所述步骤（b）的具体步骤为：
（b1）通过光刻和干法刻蚀在第一衬底背面刻蚀空腔，使短的TSV底部露出；通过干法刻蚀或者湿法腐蚀TSV底部钝化层，使金属露出；
（b2）沉积钝化层；
（b3）通过干法或湿法刻蚀使空腔底部TSV侧壁露出金属。
6.如权利要求1所述的凹槽芯片嵌入工艺，其特征在于，所述TSV直径为1um～1000um，深度为10um～1000um。
7.如权利要求2所述的凹槽芯片嵌入工艺，其特征在于，所述绝缘层厚度为0.01um～100um；所述种子层厚度为0.001um～100um，所述种子层的材质为钛、铜、铝、银、钯、金、铊、锡、镍中的一种。
8.如权利要求1所述的凹槽芯片嵌入工艺，其特征在于，所述焊盘的材质为钛、铜、铝、银、钯、金、铊、锡、镍中的一种。
9.如权利要求1所述的凹槽芯片嵌入工艺，其特征在于，所述空腔深度为10um～1000um。
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112687673A (zh) * | 2020-12-28 | 2021-04-20 | 华进半导体封装先导技术研发中心有限公司 | 一种不同厚度芯片嵌入载片结构及其制备方法 |
| CN112736073A (zh) * | 2020-12-28 | 2021-04-30 | 华进半导体封装先导技术研发中心有限公司 | 一种硅基光计算异质集成模组 |
| CN113345836A (zh) * | 2021-06-01 | 2021-09-03 | 浙江集迈科微电子有限公司 | 一种tsv电镀工艺 |
| CN114388366A (zh) * | 2022-03-22 | 2022-04-22 | 湖北江城芯片中试服务有限公司 | 封装壳体的制备方法及封装芯片的制备方法 |
| CN115290713A (zh) * | 2022-07-15 | 2022-11-04 | 广东芯阅科技有限公司 | 一种基于金属化通孔衬底技术的电化学敏感芯片及其制备方法 |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070007641A1 (en) * | 2005-07-08 | 2007-01-11 | Kang-Wook Lee | Chip-embedded interposer structure and fabrication method thereof, wafer level stack structure and resultant package structure |
| US20120228754A1 (en) * | 2011-03-08 | 2012-09-13 | Georgia Tech Research Corporation | Chip-last embedded interconnect structures and methods of making the same |
| CN203833606U (zh) * | 2014-04-30 | 2014-09-17 | 安徽北方芯动联科微***技术有限公司 | 叠层组合式mems芯片 |
| CN104795338A (zh) * | 2015-04-13 | 2015-07-22 | 华进半导体封装先导技术研发中心有限公司 | 背照式影像芯片的晶圆级低成本封装工艺和结构 |
| US9553080B1 (en) * | 2015-09-18 | 2017-01-24 | Globalfoundries Inc. | Method and process for integration of TSV-middle in 3D IC stacks |
| CN110010561A (zh) * | 2018-12-31 | 2019-07-12 | 杭州臻镭微波技术有限公司 | 一种多层芯片堆叠的射频结构及其制作方法 |
| CN110867429A (zh) * | 2019-12-09 | 2020-03-06 | 上海先方半导体有限公司 | 一种tsv转接板互连结构 |
| CN111243970A (zh) * | 2020-02-28 | 2020-06-05 | 浙江集迈科微电子有限公司 | 一种空腔中芯片嵌入工艺 |
| CN111341668A (zh) * | 2020-02-29 | 2020-06-26 | 浙江集迈科微电子有限公司 | 一种射频芯片在硅空腔中的嵌入方法 |
| CN111341665A (zh) * | 2020-02-29 | 2020-06-26 | 浙江集迈科微电子有限公司 | 一种芯片嵌入转接板凹槽制作方法 |
-
2020
- 2020-08-24 CN CN202010855815.3A patent/CN111952196B/zh active Active
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070007641A1 (en) * | 2005-07-08 | 2007-01-11 | Kang-Wook Lee | Chip-embedded interposer structure and fabrication method thereof, wafer level stack structure and resultant package structure |
| US20120228754A1 (en) * | 2011-03-08 | 2012-09-13 | Georgia Tech Research Corporation | Chip-last embedded interconnect structures and methods of making the same |
| CN203833606U (zh) * | 2014-04-30 | 2014-09-17 | 安徽北方芯动联科微***技术有限公司 | 叠层组合式mems芯片 |
| CN104795338A (zh) * | 2015-04-13 | 2015-07-22 | 华进半导体封装先导技术研发中心有限公司 | 背照式影像芯片的晶圆级低成本封装工艺和结构 |
| US9553080B1 (en) * | 2015-09-18 | 2017-01-24 | Globalfoundries Inc. | Method and process for integration of TSV-middle in 3D IC stacks |
| CN110010561A (zh) * | 2018-12-31 | 2019-07-12 | 杭州臻镭微波技术有限公司 | 一种多层芯片堆叠的射频结构及其制作方法 |
| CN110867429A (zh) * | 2019-12-09 | 2020-03-06 | 上海先方半导体有限公司 | 一种tsv转接板互连结构 |
| CN111243970A (zh) * | 2020-02-28 | 2020-06-05 | 浙江集迈科微电子有限公司 | 一种空腔中芯片嵌入工艺 |
| CN111341668A (zh) * | 2020-02-29 | 2020-06-26 | 浙江集迈科微电子有限公司 | 一种射频芯片在硅空腔中的嵌入方法 |
| CN111341665A (zh) * | 2020-02-29 | 2020-06-26 | 浙江集迈科微电子有限公司 | 一种芯片嵌入转接板凹槽制作方法 |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112687673A (zh) * | 2020-12-28 | 2021-04-20 | 华进半导体封装先导技术研发中心有限公司 | 一种不同厚度芯片嵌入载片结构及其制备方法 |
| CN112736073A (zh) * | 2020-12-28 | 2021-04-30 | 华进半导体封装先导技术研发中心有限公司 | 一种硅基光计算异质集成模组 |
| CN112687673B (zh) * | 2020-12-28 | 2022-07-12 | 华进半导体封装先导技术研发中心有限公司 | 一种不同厚度芯片嵌入载片结构及其制备方法 |
| CN112736073B (zh) * | 2020-12-28 | 2022-07-12 | 华进半导体封装先导技术研发中心有限公司 | 一种硅基光计算异质集成模组 |
| CN113345836A (zh) * | 2021-06-01 | 2021-09-03 | 浙江集迈科微电子有限公司 | 一种tsv电镀工艺 |
| CN114388366A (zh) * | 2022-03-22 | 2022-04-22 | 湖北江城芯片中试服务有限公司 | 封装壳体的制备方法及封装芯片的制备方法 |
| CN114388366B (zh) * | 2022-03-22 | 2022-05-31 | 湖北江城芯片中试服务有限公司 | 封装壳体的制备方法及封装芯片的制备方法 |
| WO2023178874A1 (zh) * | 2022-03-22 | 2023-09-28 | 湖北江城芯片中试服务有限公司 | 封装壳体的制备方法及封装芯片的制备方法 |
| CN115290713A (zh) * | 2022-07-15 | 2022-11-04 | 广东芯阅科技有限公司 | 一种基于金属化通孔衬底技术的电化学敏感芯片及其制备方法 |
| CN115290713B (zh) * | 2022-07-15 | 2023-08-22 | 广东芯阅科技有限公司 | 一种基于金属化通孔衬底技术的电化学敏感芯片及其制备方法 |
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