CN111883436A - 一种芯片封装方法和芯片封装器件 - Google Patents

一种芯片封装方法和芯片封装器件 Download PDF

Info

Publication number
CN111883436A
CN111883436A CN202010677203.XA CN202010677203A CN111883436A CN 111883436 A CN111883436 A CN 111883436A CN 202010677203 A CN202010677203 A CN 202010677203A CN 111883436 A CN111883436 A CN 111883436A
Authority
CN
China
Prior art keywords
substrate
chip
cover plate
control chip
functional surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010677203.XA
Other languages
English (en)
Other versions
CN111883436B (zh
Inventor
李红雷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tongfu Microelectronics Technology Nantong Co ltd
Original Assignee
Technology Research and Development Branch of Tongfu Microelectronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Technology Research and Development Branch of Tongfu Microelectronics Co Ltd filed Critical Technology Research and Development Branch of Tongfu Microelectronics Co Ltd
Priority to CN202010677203.XA priority Critical patent/CN111883436B/zh
Publication of CN111883436A publication Critical patent/CN111883436A/zh
Application granted granted Critical
Publication of CN111883436B publication Critical patent/CN111883436B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52—Mounting semiconductor bodies in containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/165—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Pressure Sensors (AREA)

Abstract

本申请公开了一种芯片封装方法和芯片封装器件，该方法包括：将至少一个控制芯片的功能面朝向基板并与基板电连接，其中，基板上设有网状隔板，一个控制芯片设置在网状隔板的一个网格内；在每个控制芯片两侧的基板上设置支撑件，支撑件与对应的控制芯片位于同一个网格内，支撑件远离基板的一侧高于控制芯片的非功能面；将传感芯片跨接设置在控制芯片两侧的支撑件上，并通过打线的方式将传感芯片的功能面与基板上的导电凸块电连接；在网状隔板远离基板的一侧设置黏合剂；将盖板设置于黏合剂上；保持盖板靠近基板的一侧和背离基板一侧的压力接近，直至黏合剂固化。通过上述方式，本申请能够降低盖板变形和偏移的概率，提高芯片封装器件的良品率。

Description

一种芯片封装方法和芯片封装器件
技术领域
本申请涉及半导体封装技术领域，特别是涉及一种芯片封装方法和芯片封装器件。
背景技术
用于成像、定位和探测的传感芯片被广泛用于智能设备中，将传感芯片和控制芯片封装在同一封装器件中，可进一步减小芯片封装器件的体积。
在封装过程中，当控制芯片和传感芯片设置完成后，需要加盖板的完成芯片封装器件的制作，本申请的申请人在长期的研发过程中，发现在设置盖板时盖板极易出现偏移和或变形的问题，导致芯片封装器件的良品率大大降低。
发明内容
本申请主要解决的技术问题是提供一种芯片封装方法和芯片封装器件，能够平衡盖板两侧的压力降低盖板变形和偏移的概率。
为解决上述技术问题，本申请采用的一个技术方案是：提供一种芯片封装方法，该芯片封装方法包括：将至少一个控制芯片的功能面朝向基板并与所述基板电连接，其中，所述基板上设有网状隔板，一个所述控制芯片设置在所述网状隔板的一个网格内；在每个所述控制芯片两侧的所述基板上设置支撑件，所述支撑件与对应的所述控制芯片位于同一个网格内，所述支撑件远离所述基板的一侧高于所述控制芯片的非功能面；将传感芯片跨接设置在所述控制芯片两侧的所述支撑件上，并通过打线的方式将所述传感芯片的功能面与所述基板上的导电凸块电连接；在所述网状隔板远离所述基板的一侧设置黏合剂；将盖板设置于所述黏合剂上；保持所述盖板靠近所述基板的一侧和背离所述基板一侧的压力接近，直至所述黏合剂固化。
其中，所述保持所述盖板靠近所述基板的一侧和背离所述基板一侧的压力接近，直至所述黏合剂固化，之前，包括：以第一速率向靠近所述基板的一侧压合所述盖板，所述第一速率与所述盖板、所述网状隔板和所述基板所形成的腔体内的压力呈反比。
其中，所述保持所述盖板靠近所述基板的一侧和背离所述基板一侧的压力接近，直至所述黏合剂固化，包括：利用压力烤箱以使所述盖板、所述网状隔板和所述基板所形成的腔体内的压力，与所述盖板背离所述基板的一侧的压力接近，以减少所述腔体内的气体对所述盖板的挤压。
其中，所述通过打线的方式将所述传感芯片的功能面与所述基板上的导电凸块电连接，包括：在所述传感芯片的功能面上形成焊料；利用劈刀从所述基板上所述导电凸块的位置处运动至所述传感芯片上所述焊料的位置处，以使得位于所述劈刀内部的键合线先与所述导电凸块键合，后与所述焊料键合。
其中，所述将至少一个控制芯片的功能面朝向基板并与所述基板电连接，包括：将多个所述控制芯片对应所述网状隔板的网格，在每个网格内设置一个所述控制芯片；所述控制芯片偏向所述网格边长较长的其中一侧；将所述控制芯片通过所述控制芯片功能面上的焊球与所述基板电连接；所述焊球的高度高于所述基板上所述导电凸块的高度。
其中，所述保持所述盖板靠近所述基板的一侧和背离所述基板一侧的压力接近，直至所述黏合剂固化，之后，包括：对应所述网状隔板上所述网格侧壁的位置，以每个所述网格为单位进行切割，切割掉部分所述网状隔板和所述基板，以获得包含单颗所述控制芯片和所述传感芯片的芯片封装器件。
为解决上述技术问题，本申请采用的另一个技术方案是：提供一种芯片封装器件，该芯片封装器件由上述芯片封装方法制备形成。
其中，所述传感芯片和所述控制芯片为矩形，所述传感芯片的第一中心和所述控制芯片的第二中心非重合，且所述第一中心和所述第二中心的连线与垂直于所述传感芯片的长边的对称轴重合。
其中，所述支撑件的高度为490-540μm；和/或，所述传感芯片的厚度为300-400μm。
其中，所述网状隔板的内壁与所述传感芯片的侧壁之间的间距为600-700μm；和/或，所述网状隔板的布氏硬度大于等于40N/mm2。
本申请的有益效果是：本申请将控制芯片和传感芯片设置在网状隔板的网格内并与基板电连接，其中将传感芯片跨接在支撑件上以提高传感芯片的稳定性，利用打线的方式将传感芯片与基板电连接，在网状隔板上设置盖板时保持盖板靠近基板的一侧和背离基板一侧的压力接近，直至黏合剂固化，进而减小盖板、网状隔板和基板所形成的腔体内的压力对盖板的挤压造成的影响，降低盖板变形和偏移的概率，提高芯片封装器件的良品率。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：
图1是本申请芯片封装方法一实施方式的流程示意图；
图2a是图1中步骤S101对应的一实施方式的主视剖视结构示意图；
图2b是图1中步骤S101对应的一实施方式的侧视剖视结构示意图；
图3是图1中步骤S102对应的一实施方式的主视剖视结构示意图；
图4a是图1中步骤S103对应的一实施方式的主视剖视结构示意图；
图4b是图1中步骤S103对应的一实施方式的侧视剖视结构示意图；
图5是图1中步骤S103对应的一实施方式的流程示意图；
图6a是图5中步骤S201对应的一实施方式的侧视剖视结构示意图；
图6b是图5中步骤S202对应的一实施方式的侧视剖视结构示意图；
图6c是图5中步骤S202对应的另一实施方式的侧视剖视结构示意图；
图7是图1中步骤S105对应的一实施方式的主视剖视结构示意图；
图8是本申请芯片封装器件一实施方式的主视剖视结构示意图；
图9是本申请芯片封装器件一实施方式的俯视结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性的劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
请参阅图1，图1是本申请芯片封装方法一实施方式的流程示意图，该方法包括：
步骤S101：将至少一个控制芯片的功能面朝向基板并与基板电连接，其中，基板上设有网状隔板，一个控制芯片设置在网状隔板的一个网格内。
具体地，请参阅图2a和图2b，图2a是图1中步骤S101对应的一实施方式的主视剖视结构示意图，图2b是图1中步骤S101对应的一实施方式的侧视剖视结构示意图。其中，基板102上设有网状隔板104，图2a和图2b仅仅是示意性地给出了网状隔板104单个网格内的结构，在实际应用中，网状隔板104与基板102连接，并且具有多个网格，每个网格将基板102分为一个区域。在上述剖视图中，网状隔板104仅示意性地给出了其中一个侧壁剖视后的平面图。
具体地，将多个控制芯片100对应网状隔板104的网格，在每个网格内设置一个控制芯片100。其中，控制芯片100偏向网格边长较长的其中一侧，将控制芯片100通过控制芯片100功能面上的焊球1000与基板102电连接，焊球1000的高度高于基板102上导电凸块1002的高度。其中，每个网格为矩形，基板102上对应矩形网格较长的两个边的位置分别排布有两排导电凸块1002，控制芯片100的功能面朝向基板102的表面，控制芯片100偏向矩形网格其边长较长的一侧的侧壁，由于控制芯片100相对偏置，且焊球1000的高度高于基板102上的导电凸块1002，控制芯片100部分区域位于基板102上线性排布的导电凸块1002的上方，且不会与导电凸块1002接触，进而控制芯片100与导电凸块1002之间不会发生误触。此外，控制芯片100偏置后，控制芯片100在竖直方向上的部分投影与导电凸块1002重合，相较于控制芯片100位于两排导电凸块1002之间的排布方式可进一步减小矩形网格的宽度，节约矩形网格的空间，进而减小封装后的体积。
步骤S102：在每个控制芯片两侧的基板上设置支撑件，支撑件与对应的控制芯片位于同一个网格内，支撑件远离基板的一侧高于控制芯片的非功能面。
具体地，请参阅图3，图3是图1中步骤S102对应的一实施方式的主视剖视结构示意图，在控制芯片100的两侧设置支撑件106，该支撑件106的高度高于控制芯片100的非功能面，其材质具体可为硅材质的硅片，其中，支撑件106与基板102之间通过胶水(图未示)连接固定。
步骤S103：将传感芯片跨接设置在控制芯片两侧的支撑件上，并通过打线的方式将传感芯片的功能面与基板上的导电凸块电连接。
具体地，请参阅图4a和图4b，图4a是图1中步骤S103对应的一实施方式的主视剖视结构示意图，图4b是图1中步骤S103对应的一实施方式的侧视剖视结构示意图。将传感芯片108跨接在支撑件106上，传感芯片108的长度大于控制芯片100的长度，进而支撑件106在传感芯片108的两端起到支撑作用以支撑该传感芯片108，提高传感芯片108的稳定性。其中，图4b侧视视角的剖视图可以理解为从图4a中虚线A的位置侧视的视角，传感芯片108的功能面的高度低于网状隔板104的高度。
进一步地，请参阅图5，图5是图1中步骤S103对应的一实施方式的流程示意图，其中，通过打线的方式将传感芯片108的功能面与基板102上的导电凸块1002电连接，具体包括：
步骤S201：在传感芯片的功能面上形成焊料。
具体地，请参阅图6a，图6a是图5中步骤S201对应的一实施方式的侧视剖视结构示意图，在传感芯片108的功能面上的焊盘(图未示)位置处形成焊料1080以增大传感芯片108可与其他电气元件接触的面积，焊料1080与传感芯片108电连接。
步骤S202：利用劈刀从基板上导电凸块的位置处运动至传感芯片上焊料1080的位置处，以使得位于劈刀内部的键合线先与导电凸块键合，后与焊料1080键合。
具体地，请参阅图6b-图6c，图6b是图5中步骤S202对应的一实施方式的侧视剖视结构示意图，图6c是图5中步骤S202对应的另一实施方式的侧视剖视结构示意图。由于网状隔板104的侧壁与传感芯片108的侧面的距离较近，网状隔板104的侧壁与传感芯片108之间的距离较小，网状隔板104的侧壁与传感芯片108之间的距离约为600μm，因此需要尝试多种不同尺寸的劈刀120，以尽量避免劈刀120与传感芯片108的功能面接触破坏传感芯片108，其中劈刀120位于网状隔板104的侧壁与传感芯片108之间时劈刀120的宽度小于网状隔板104的侧壁与传感芯片108之间距离的一半，劈刀120的刀尖1200的高度大于传感芯片108的功能面距离基板102的高度。
进一步地，将键合线109先与基板102上的导电凸块1002键合再与传感芯片108上的焊料1080键合，区别于形成焊料1080后先将键合线109与焊料1080键合，再将键合线109引入网状隔板104的侧壁与传感芯片108之间的深腔，键合线109在引入深腔之前发生弯折并且劈刀120也位于深腔内，劈刀120易在狭小的深腔内与传感芯片108侧的键合线109接触。先将键合线109与导电凸块1002键合后，劈刀120会向远离基板102的一侧移动，劈刀120的刀尖1200的宽度相对于网状隔板104的侧壁与传感芯片108之间的距离逐渐减小，键合线109在引出网状隔板104的侧壁与传感芯片108之间的深腔后再发生弯曲与焊料1080键合时，由于劈刀120不在深腔内部，劈刀120的侧壁不易碰到键合线109，进而不会损坏键合线109。
可选地，为降低劈刀120在网状隔板104的侧壁与传感芯片108之间的深腔内对键合线109的影响，将网状隔板104的侧壁与传感芯片108之间的距离增加至700μm，减小支撑件106的高度并选用厚度为300μm的传感芯片108，以增大传感芯片108的功能面与网状隔板104的侧壁之间的高度差，减小深腔的高度。
步骤S104：在网状隔板远离基板的一侧设置黏合剂。
步骤S105：将盖板设置于黏合剂上。
具体地，请参阅图7，图7是图1中步骤S105对应的一实施方式的主视剖视结构示意图，在网状隔板104远离基板102的一侧涂覆黏合剂112，选用粘合强度大流动性强的胶水，以使黏合剂112能在网状隔板104上充分流动并充分固定住盖板114，其中黏合剂112仅仅是示意性的，实际应用中黏合剂112的厚度大概为25μm，在图7中为将黏合剂112示意出来对黏合剂112进行了放大处理。
进一步地，当盖板114设置在网状隔板104上后，盖板114、网状隔板104和基板102会形成腔体，固化后的黏合剂112则会形成类似密封圈的效果。为使盖板114与黏合剂112充分结合，需要利用点胶头压合盖板114以使盖板114下的黏合剂112流动。因此，在步骤S106之前，还包括：以第一速率向靠近基板102的一侧压合盖板114，第一速率与盖板114、网状隔板104和基板102所形成的腔体内的压力呈反比。
具体地，由于盖板114与网状隔板104以及基板102形成了腔体，当向下压合盖板114时，腔体内的气体会受到压缩，腔体内的压力会逐渐增大，由于在黏合剂112还未充分固化之前，腔体内的气体受到挤压后会从还未固化的黏合剂112的位置处的缝隙向腔体外部扩散。其气体扩散过程会随着黏合剂112的流动以及黏合剂112的逐步固化变得越发缓慢。
具体地，向靠近基板102的一侧压合盖板114时的第一速率是变化的，压合盖板114的目的是为了黏合剂112能够流动，随着黏合剂112在盖板114和网状隔板104之间的流动，腔体也会更加封闭，而盖板114的挤压会使腔体内的压力增大，起初在黏合剂112还未充分流动时，气体还能从黏合剂112的位置流出以释放腔体内的压力，随着对盖板114的进一步压合，腔体内的气体被压缩后更难以排出，此时腔体内的压力增大，压合盖板114的第一速率也会因此减小，第一速率与腔体内的压力呈反比。当腔体内的压力增大后，减小压合盖板114的第一速率给腔体内的气体能够从黏合剂112的位置排出的时间，以减小腔体内的气体对盖板114的挤压。
步骤S106：保持盖板靠近基板的一侧和背离基板一侧的压力接近，直至黏合剂固化。
具体地，为使黏合剂112完全固化需要对黏合剂112加热，由于盖板114、网状隔板104和基板102形成腔体内的气体受热后会膨胀，因此，利用压力烤箱以使盖板114、网状隔板104和基板102所形成的腔体内的压力，与盖板114背离基板102的一侧的压力接近，以减少腔体内的气体对盖板114的挤压。将基板102以及盖板114等设置在压力烤箱内，利用压力烤箱对腔体外侧进行加压以平衡腔体内部受热后的气压，进而减小腔体内部气压对盖板114的挤压。当黏合剂112完全固化后，停止对黏合剂112的加热，并在压力烤箱内等待腔体内气体的冷却，压力烤箱对腔体外侧的压力也随之减小以平衡腔体内外的压力，直至黏合剂112固化后冷却，将整块基板102以及盖板114等从压力烤箱中取出。
进一步地，请参阅图8，图8是本申请芯片封装器件10一实施方式的主视剖视结构示意图，在步骤S106之后，还包括：对应网状隔板104上网格侧壁的位置，以每个网格为单位进行切割，切割掉部分网状隔板104和基板102，以获得包含单颗控制芯片100和传感芯片108的芯片封装器件10。上述网状隔板104包含多个网格，在每个网格内设置控制芯片100、支撑件106和传感芯片108，并打线连接传感芯片108和基板102，在网状隔板104上整体覆盖盖板114。为得到包含单颗控制芯片100和传感芯片108的芯片封装器件10，由于基板102上设有网状隔板104，因此选用刀刃长度大于网状隔板104厚度的切割刀片以每个网格为单位，切割掉部分网状隔板104和盖板114以获得芯片封装器件10。
具体地，该芯片封装器件10采用上述芯片封装方法制备形成，该芯片封装器件10包括基板102、控制芯片100、支撑件106、传感芯片108、网状隔板104的单个网格以及盖板114。控制芯片100的功能面与基板102电连接，支撑件106位于控制芯片100的两侧，支撑件106的高度高于控制芯片100的非功能面，传感芯片108跨接在支撑件106上，网状隔板104的侧壁高度高于传感芯片108远离基板102的一侧，盖板114设置在网状隔板104上。
具体地，请结合参阅图9，图9是本申请芯片封装器件10一实施方式的俯视结构示意图，并结合参阅图8，其中盖板114会遮挡其下方的结构，因此图9中并未画出盖板114，此外，由于导电凸块1002在基板102上密集且阵列排布，在图9中以细长的矩形示意。在实际应用中，盖板114的材质可为玻璃，因此其下方的结构为可视状态。其中，传感芯片108和控制芯片100为矩形，传感芯片108的第一中心和控制芯片100的第二中心非重合，且第一中心和第二中心的连线与垂直于传感芯片108的长边的对称轴重合。即传感芯片108与控制芯片100的中心点的连线以及基板102的长边的中分线是重合的状态，在图9中均为虚线B。控制芯片100在俯视图中的投影遮挡了部分导电凸块1002，控制芯片100偏向基板102其中一条长边的一侧，相较于控制芯片100位于两排导电凸块1002之间的排布方式可进一步减小网格的宽度，节约网格的空间，进而减小芯片封装器件10的体积。
进一步地，支撑件106的高度为490-540μm，和/或，传感芯片108的厚度为300-400μm。传感芯片108跨接与支撑件106上，传感芯片108两侧的侧壁与支撑件106远离控制芯片100的侧壁齐平。由于传感芯片108两侧的侧壁与支撑件106远离控制芯片100的侧壁齐平，从俯视的视角仅能看到传感芯片108。
在一具体应用场景中，网状隔板104的侧壁高度为1170μm，支撑件106的高度为490μm，传感芯片108的厚度为300μm，传感芯片108的功能面距离基板102的高度为790μm，若考虑到支撑件106与基板102之间固定时使用的胶水以及传感芯片108与支撑件106之间固定使用的胶水为各25μm，则传感芯片108的功能面距离基板102的高度为840μm，传感芯片108的功能面与网状隔板104的侧壁的高度差为330μm，因此，当网状隔板104侧壁的高度固定时，在工艺条件允许以及结构强度有保证的前提下，选用厚度较薄的传感芯片108，同时在控制芯片100的非功能面低于支撑件106的前提下，降低支撑件106的高度，有利于增大传感芯片108的功能面与网状隔板104的侧壁的高度差，进而在打线时更加方便。
进一步地，网状隔板104的内壁与传感芯片108的侧壁之间的间距为600-700μm，和/或，网状隔板104的布氏硬度大于等于40N/mm2。当网状隔板104的内壁与传感芯片108的侧壁之间的间距为700μm时，在传感芯片108和基板102上的导电凸块1002之间打线将更加容易，但是在不改变芯片封装器件10的宽度的前提下，只能减小网状隔板104的内壁的厚度，那么在切割网状隔板104时，网状隔板104的内壁过薄会在切割时导致网状隔板104容易断裂，因此，网状隔板104的布氏硬度因至少为40N/mm2，其材质为铜、铁、镍、钨中的一种金属或几种金属制成的合金，网状隔板104的内壁的厚度设置与网状隔板104的硬度成反比。当网状隔板104的硬度越大，网状隔板104的内壁的厚度可设置的越薄，进而在切割时不易断裂，提高芯片封装器件10的良品率。
综上，本申请将控制芯片100和传感芯片108设置在网状隔板104的网格内并与基板102电连接，其中将传感芯片108跨接在支撑件106上以提高传感芯片108的稳定性，利用打线的方式将传感芯片108与基板102电连接，在网状隔板104上设置盖板114时保持盖板114靠近基板102的一侧和背离基板102一侧的压力接近，直至黏合剂112固化，进而减小盖板114、网状隔板104和基板102所形成的腔体内的压力对盖板114的挤压造成的影响，降低盖板114变形和偏移的概率，提高芯片封装器件10的良品率。
以上所述仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (10)

1.一种芯片封装方法，其特征在于，所述封装方法包括：
将至少一个控制芯片的功能面朝向基板并与所述基板电连接，其中，所述基板上设有网状隔板，一个所述控制芯片设置在所述网状隔板的一个网格内；
在每个所述控制芯片两侧的所述基板上设置支撑件，所述支撑件与对应的所述控制芯片位于同一个网格内，所述支撑件远离所述基板的一侧高于所述控制芯片的非功能面；
将传感芯片跨接设置在所述控制芯片两侧的所述支撑件上，并通过打线的方式将所述传感芯片的功能面与所述基板上的导电凸块电连接；
在所述网状隔板远离所述基板的一侧设置黏合剂；
将盖板设置于所述黏合剂上；
保持所述盖板靠近所述基板的一侧和背离所述基板一侧的压力接近，直至所述黏合剂固化。
2.根据权利要求1所述的封装方法，其特征在于，所述保持所述盖板靠近所述基板的一侧和背离所述基板一侧的压力接近，直至所述黏合剂固化，之前，包括：
以第一速率向靠近所述基板的一侧压合所述盖板，所述第一速率与所述盖板、所述网状隔板和所述基板所形成的腔体内的压力呈反比。
3.根据权利要求1所述的封装方法，其特征在于，所述保持所述盖板靠近所述基板的一侧和背离所述基板一侧的压力接近，直至所述黏合剂固化，包括：
利用压力烤箱以使所述盖板、所述网状隔板和所述基板所形成的腔体内的压力，与所述盖板背离所述基板的一侧的压力接近，以减少所述腔体内的气体对所述盖板的挤压。
4.根据权利要求1所述的封装方法，其特征在于，所述通过打线的方式将所述传感芯片的功能面与所述基板上的导电凸块电连接，包括：
在所述传感芯片的功能面上形成焊料；
利用劈刀从所述基板上所述导电凸块的位置处运动至所述传感芯片上所述焊料的位置处，以使得位于所述劈刀内部的键合线先与所述导电凸块键合，后与所述焊料键合。
5.根据权利要求1所述的封装方法，其特征在于，所述将至少一个控制芯片的功能面朝向基板并与所述基板电连接，包括：
将多个所述控制芯片对应所述网状隔板的网格，在每个网格内设置一个所述控制芯片；所述控制芯片偏向所述网格边长较长的其中一侧；
将所述控制芯片通过所述控制芯片功能面上的焊球与所述基板电连接；所述焊球的高度高于所述基板上所述导电凸块的高度。
6.根据权利要求1所述的封装方法，其特征在于，所述保持所述盖板靠近所述基板的一侧和背离所述基板一侧的压力接近，直至所述黏合剂固化，之后，包括：
对应所述网状隔板上所述网格侧壁的位置，以每个所述网格为单位进行切割，切割掉部分所述网状隔板和所述基板，以获得包含单颗所述控制芯片和所述传感芯片的芯片封装器件。
7.一种芯片封装器件，其特征在于，所述芯片封装器件采用权利要求1-6任一项所述的封装方法制备形成。
8.根据权利要求7所述的芯片封装器件，其特征在于，
所述传感芯片和所述控制芯片为矩形，所述传感芯片的第一中心和所述控制芯片的第二中心非重合，且所述第一中心和所述第二中心的连线与垂直于所述传感芯片的长边的对称轴重合。
9.根据权利要求7所述的芯片封装器件，其特征在于，
所述支撑件的高度为490-540μm；和/或，所述传感芯片的厚度为300-400μm。
10.根据权利要求7所述的芯片封装器件，其特征在于，
所述网状隔板的内壁与所述传感芯片的侧壁之间的间距为600-700μm；和/或，所述网状隔板的布氏硬度大于等于40N/2。
CN202010677203.XA 2020-07-14 2020-07-14 一种芯片封装方法和芯片封装器件 Active CN111883436B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010677203.XA CN111883436B (zh) 2020-07-14 2020-07-14 一种芯片封装方法和芯片封装器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010677203.XA CN111883436B (zh) 2020-07-14 2020-07-14 一种芯片封装方法和芯片封装器件

Publications (2)

Publication Number Publication Date
CN111883436A true CN111883436A (zh) 2020-11-03
CN111883436B CN111883436B (zh) 2022-07-26

Family

ID=73150817

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010677203.XA Active CN111883436B (zh) 2020-07-14 2020-07-14 一种芯片封装方法和芯片封装器件

Country Status (1)

Country Link
CN (1) CN111883436B (zh)

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090218668A1 (en) * 2008-02-28 2009-09-03 Silicon Matrix Pte. Ltd. Double-side mountable MEMS package
CN104124216A (zh) * 2014-07-03 2014-10-29 天水华天科技股份有限公司 一种基板片式载体csp封装件及其制造方法
US20150137148A1 (en) * 2013-11-18 2015-05-21 Stmicroelectronics Pte Ltd. Optical sensor package
CN105470343A (zh) * 2014-09-26 2016-04-06 德克萨斯仪器股份有限公司 具有模-封装腔的光泵浦传感器或基准件
CN105489562A (zh) * 2015-10-18 2016-04-13 魏赛琦 一种智能卡卡芯及其制备方法
CN105762084A (zh) * 2016-04-29 2016-07-13 南通富士通微电子股份有限公司 倒装芯片的封装方法及封装装置
CN105932017A (zh) * 2016-05-19 2016-09-07 苏州捷研芯纳米科技有限公司 一种超薄3d封装的半导体器件、其加工方法以及加工方法中的半成品
CN106373925A (zh) * 2016-11-30 2017-02-01 济南市半导体元件实验所 一种抗大电流冲击高可靠表面贴装的二极管及其制备方法
CN107039288A (zh) * 2015-12-18 2017-08-11 三星电子株式会社 半导体封装
CN109003973A (zh) * 2018-09-19 2018-12-14 华天科技（西安）有限公司 一种双垫块光电传感器封装结构及其封装方法
US20190355639A1 (en) * 2018-05-18 2019-11-21 Kingpak Technology Inc. Sensor package structure

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090218668A1 (en) * 2008-02-28 2009-09-03 Silicon Matrix Pte. Ltd. Double-side mountable MEMS package
US20150137148A1 (en) * 2013-11-18 2015-05-21 Stmicroelectronics Pte Ltd. Optical sensor package
CN104124216A (zh) * 2014-07-03 2014-10-29 天水华天科技股份有限公司 一种基板片式载体csp封装件及其制造方法
CN105470343A (zh) * 2014-09-26 2016-04-06 德克萨斯仪器股份有限公司 具有模-封装腔的光泵浦传感器或基准件
CN105489562A (zh) * 2015-10-18 2016-04-13 魏赛琦 一种智能卡卡芯及其制备方法
CN107039288A (zh) * 2015-12-18 2017-08-11 三星电子株式会社 半导体封装
CN105762084A (zh) * 2016-04-29 2016-07-13 南通富士通微电子股份有限公司 倒装芯片的封装方法及封装装置
CN105932017A (zh) * 2016-05-19 2016-09-07 苏州捷研芯纳米科技有限公司 一种超薄3d封装的半导体器件、其加工方法以及加工方法中的半成品
CN106373925A (zh) * 2016-11-30 2017-02-01 济南市半导体元件实验所 一种抗大电流冲击高可靠表面贴装的二极管及其制备方法
US20190355639A1 (en) * 2018-05-18 2019-11-21 Kingpak Technology Inc. Sensor package structure
CN109003973A (zh) * 2018-09-19 2018-12-14 华天科技（西安）有限公司 一种双垫块光电传感器封装结构及其封装方法

Also Published As

Publication number Publication date
CN111883436B (zh) 2022-07-26

Similar Documents

Publication Publication Date Title
TW201125087A (en) Resin-sealed semiconductor device and method of manufacturing the same
CN102820288A (zh) 功率模块及其制造方法
JP2009260247A (ja) 電子部品及び電子部品の製造方法
US9972557B2 (en) Integrated circuit (IC) package with a solder receiving area and associated methods
CN106847781B (zh) 功率模块封装及其制造方法
JP2004179253A (ja) 半導体装置およびその製造方法
KR101237566B1 (ko) 전력 모듈 패키지 및 그 제조방법
JP2012015202A (ja) 半導体装置およびその製造方法
JP5983249B2 (ja) 半導体モジュールの製造方法
US9331041B2 (en) Semiconductor device and semiconductor device manufacturing method
CN111883436B (zh) 一种芯片封装方法和芯片封装器件
JP4760876B2 (ja) 電子装置およびその製造方法
JP5708688B2 (ja) センサパッケージの製造方法
CN108538728B (zh) 制造半导体器件的方法
JP6008767B2 (ja) 半導体装置および半導体装置の製造方法
JP2008235859A (ja) 半導体装置とその製造方法
US20200098670A1 (en) Integrated electronic device having a dissipative package, in particular dual side cooling package
KR100782225B1 (ko) 함몰부가 형성된 다이패드를 구비한 리드프레임 및반도체 패키지
TWI459528B (zh) 金屬鍵接的半導體封裝及其方法
JP2019216183A (ja) 半導体装置、及び半導体装置の製造方法
JP5542853B2 (ja) 半導体装置および半導体装置の製造方法
CN115312411A (zh) 一种芯片封装方法及芯片封装结构
JP2000031367A (ja) 半導体装置及びその製造方法
JP5026113B2 (ja) 半導体装置の製造方法。
JP2011054725A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20230118

Address after: Office Area, Free Block, 3rd Floor, Building 11A, Zilang Science and Technology City, No. 60, Chongzhou Avenue, Development Zone, Nantong City, Jiangsu Province, 226000 (No. A07)

Patentee after: Tongfu Microelectronics Technology (Nantong) Co.,Ltd.

Address before: Room 337, No.42, Guangzhou road, Nantong Development Zone, Jiangsu 226000

Patentee before: Tongfu microelectronics technology research and development branch

TR01 Transfer of patent right