CN111863933B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，所述形成方法包括：形成基底，所述基底包括二极管区，所述基底包括衬底以及凸出于所述衬底的半导体柱，所述衬底和所述半导体柱内掺杂有第一类型离子；在所述二极管区的衬底和半导体柱的侧壁上形成掺杂层，所述掺杂层内掺杂有第二类型离子，且所述第二类型离子与所述第一类型离子的导电类型不同。本发明实施例有利于提升半导体结构的性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体技术的不断进步，半导体器件向着高集成度、高质量的方向发展，半导体器件的特征尺寸相应减小。半导体器件的特征尺寸的减小意味着在同一芯片上可以形成较多的半导体器件。
半导体二极管又称晶体二极管，简称二极管(diode)，是半导体领域常用的电子器件。在二极管内部有一个PN结，这种电子器件按照外加电压的方向，具备单向导电性。二极管中的PN结是由p型半导体和n型半导体形成的p-n结界面。在其界面的两侧形成空间电荷层，构成自建电场。当外加电压等于零时，由于p-n结两边载流子的浓度差引起扩散电流和由自建电场引起的漂移电流相等而处于电平衡状态。半导体二极管在许多电路中都起着重要的作用，其应用也非常广泛。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提升半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：形成基底，所述基底包括二极管区，所述基底包括衬底以及凸出于所述衬底的半导体柱，所述衬底和所述半导体柱内掺杂有第一类型离子；在所述二极管区的衬底和半导体柱的侧壁上形成掺杂层，所述掺杂层内掺杂有第二类型离子，且所述第二类型离子与所述第一类型离子的导电类型不同。
相应的，本发明实施例还提供一种半导体结构，包括：基底，所述基底包括二极管区，所述基底包括衬底以及凸出于所述衬底的半导体柱，所述衬底和所述半导体柱内掺杂有第一类型离子；掺杂层，位于所述二极管区的衬底和半导体柱侧壁上，所述掺杂层内掺杂有第二类型离子，所述第二类型离子与所述第一类型离子的导电类型不同。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例通过使所述掺杂层位于所述二极管区的衬底和半导体柱的侧壁上，增大了所述掺杂层与所述基底的接触面积，相应提高了所述掺杂层与基底所形成PN结(junction)界面的面积，从而提高了二极管(diode)器件的性能以及导通静电电流(ESDcurrent)的能力。
可选方案中，所述基底还包括MOS区，形成掺杂层的步骤中，掺杂层还形成于MOS区的衬底上，MOS区衬底上的掺杂层作为源区，从而将形成MOS器件与形成二极管器件的工艺步骤相整合，有利于简化工艺流程、提高制造效率，同时，本发明实施例中的源区未形成于MOS区半导体柱的底部或衬底内，源区内的掺杂离子向沟道区扩散的概率较小，有利于改善短沟道效应，且本发明实施例可适当增加所述源区的掺杂浓度，有利于降低源区的电阻以及源区与后续接触孔插塞的接触电阻，相应提升了MOS器件的性能。
附图说明
图1是一种半导体结构的结构示意图；
图2是另一种半导体结构的结构示意图；
图3至图19是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前所形成的器件仍有性能不佳的问题。现结合两种半导体结构分析器件性能不佳的原因。
参考图1，示出了一种半导体结构的结构示意图。
所述半导体结构包括：基底(未标示)，所述基底包括二极管区1a，所述基底包括衬底1以及凸出于衬底1的鳍部2，所述鳍部2中掺杂有第一类型离子；掺杂层3，位于所述鳍部2内，所述掺杂层3内掺杂有第二类型离子，所述第二类型离子与所述第一类型离子的导电类型不同。
其中，所述二极管区1a的鳍部2与掺杂层3形成PN结，所述鳍部2与掺杂层3的接触面为PN结界面。随着半导体结构尺寸的进一步缩小，鳍部2的宽度也不断减小，所述鳍部2与掺杂层3的接触面积也较小，即PN结界面的面积较小，容易导致所形成二极管器件的导通电流较小，所形成的二极管器件性能较差。
参考图2，示出了另一种半导体结构的结构示意图。
所述半导体结构包括：基底(未标示)，所述基底包括二极管区A，所述基底包括衬底6以及凸出于所述衬底6的半导体柱7，所述二极管区A的半导体柱7内掺杂有第一类型离子；掺杂层8，位于所述半导体柱7的顶部。
其中，所述二极管区A的掺杂层8和半导体柱7形成PN结。所述基底还包括MOS区B，所述MOS区B用于形成垂直全包围栅极(Vertical Gate AllAround，VGAA)MOS晶体管，有利于进一步节省晶圆的面积、提升MOS器件的性能。所述掺杂层8还位于MOS区B的半导体柱7的顶部，MOS区B的掺杂层8用于作为MOS器件的漏区，从而将形成MOS器件和形成二极管器件的工艺步骤相整合，有利于简化工艺流程。
但是，所述掺杂层8和半导体柱7的接触面积仍受半导体柱7的宽度尺寸所限制，所述PN结界面的面积较小，进而导致所形成二极管器件的导通电流较小，所述二极管器件的性能不佳。
为了解决所述技术问题，本发明实施例通过使所述掺杂层位于所述二极管区的衬底和半导体柱的侧壁上，增大了所述掺杂层与所述基底的接触面积，相应提高了所述掺杂层与基底所形成PN结界面的面积，从而提高了二极管器件的性能以及导通静电电流的能力。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图19是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图3至图6，形成基底(未标示)，所述基底包括二极管区I，所述基底包括衬底100(如图6所示)以及凸出于衬底100的半导体柱110(如图6所示)，所述衬底100和半导体柱110内掺杂有第一类型离子。
所述二极管区I的基底用于形成二极管器件。本实施例中，所述基底还包括MOS区II，所述MOS区II的基底用于形成MOS器件。
本实施例中，二极管区I和MOS区II为相邻区域。其他实施例中，所述二极管区和MOS区还可以为不相邻的区域。
所述衬底100用于为后续形成半导体结构提供工艺平台。其中，所述二极管区I的衬底100用于形成二极管器件的P型掺杂区或N型掺杂区。
本实施例中，衬底100为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
所述二极管区I的半导体柱110用于形成二极管器件的P型掺杂区或N型掺杂区，二极管区I的半导体柱110还用于为后续形成掺杂层提供工艺平台；所述MOS区I的半导体柱110用于为后续形成MOS器件提供工艺平台，所述MOS区I的半导体柱110还用于形成MOS器件工作时的沟道区。
本实施例中，所述半导体柱110与衬底100的材料相同，所述半导体柱110的材料为硅。在其他实施例中，根据实际工艺需求，所述半导体柱和衬底材料还可以不同，半导体柱的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
所述衬底100和所述半导体柱110内掺杂有第一类型离子。
当二极管区I的衬底100和半导体柱110用于作为二极管器件的N型掺杂区时，第一类型离子相应为N型离子，其中，N型离子可以为P离子、As离子或Sb离子；相应地，MOS区II的基底用于形成PMOS晶体管。当二极管区I的衬底100和半导体柱110用于作为二极管器件的P型掺杂区时，第一类型离子相应为P型离子，其中，P型离子可以为B离子、Ga离子或In离子；相应地，MOS区II的基底用于形成NMOS晶体管。
具体地，形成所述基底的步骤包括：
如图3所示，提供半导体层10。所述半导体层10用于后续形成衬底以及半导体柱。相应地，所述半导体层10中也掺杂有第一类型离子。
因此，本实施例中，半导体层10的材料为硅。在其他实施例中，根据实际所需的衬底和半导体柱材料，半导体层的材料还可以为其他合适的材料。另一些实施例中，半导体层还可以包括第一半导体层以及第一半导体层上的第二半导体层，其中，第一半导体层用于形成衬底，第二半导体层用于形成半导体柱。
继续参考图3，在所述半导体层10上形成硬掩膜材料层101。
所述硬掩膜材料层101经后续图形化步骤后形成硬掩膜层，从而作为形成衬底和半导体柱的刻蚀掩膜。本实施例中，硬掩膜材料层101的材料为氮化硅。
如图4所示，图形化半导体层10(如图3所示)，形成初始基底(未标示)，初始基底包括初始衬底11以及凸出于初始衬底11的初始半导体柱12。
初始衬底11用于后续形成衬底；初始半导体柱12用于后续形成半导体柱。
具体地，图形化半导体层10之前，还包括：图形化硬掩膜材料层101，形成硬掩膜层102。相应地，以所述硬掩膜层102为掩膜，图形化半导体层10。
如图5所示，在所述初始半导体柱12的侧壁上形成保护层103。
后续制程还包括：回刻蚀部分厚度的初始衬底11以形成衬底和半导体柱后，所述保护层103用于作为该刻蚀步骤中的刻蚀掩膜；且所述保护层103覆盖半导体柱的部分侧壁，从而在后续形成掺杂层的步骤中，所述保护层103还能够起到保护半导体柱的部分侧壁的作用，进而为后续形成包围半导体柱的部分侧壁的栅极结构提供工艺基础。
在半导体领域中，通常采用外延工艺形成掺杂层。因此，所述保护层103与初始衬底11或初始半导体柱12的材料不同。
所述保护层103的材料可以为氮化硅、氧化硅、氮氧化硅、氮化硼或碳氮氧化硅。本实施例中，保护层103的材料为氮化硅。氮化硅为半导体工艺中常用的材料，工艺兼容性较高，且氮化硅材料与初始半导体柱12的材料具有较大的刻蚀选择性，方便后续去除保护层103。
保护层103不宜过薄，也不宜过厚。如果保护层103过薄，则在后续形成掺杂层的步骤中，保护层103难以起到保护MOS区II半导体柱的作用，且保护层103的厚度过小容易降低保护层103的覆盖能力，进而降低保护层103的形成质量；如果保护层103过厚，容易浪费工艺时间和材料、增加后续去除保护层103的难度，且当相邻初始半导体柱12之间的距离过近时，相邻初始半导体柱12侧壁上的保护层103侧壁容易相接触。为此，本实施例中，保护层103的厚度为3纳米至10纳米。
本实施例中，形成所述保护层103的步骤包括：形成保形覆盖所述初始衬底11以及初始半导体柱12的保护材料层(图未示)；去除所述初始衬底11上以及初始半导体柱12顶部的保护材料层，剩余保护材料层作为所述保护层103。
本实施例中，采用原子层沉积工艺形成保护材料层，有利于提高保护材料层的保形覆盖能力以及保护材料层的厚度均一性，相应提高保护层103的质量。
本实施例中，采用无掩膜刻蚀(blanket etch)工艺去除初始衬底11上以及初始半导体柱12顶部的保护材料层，操作步骤简单、工艺成本低。具体地，采用无掩膜干法刻蚀工艺进行无掩膜刻蚀工艺。采用干法刻蚀工艺易于通过调节偏置电压、工艺压强等参数的方式实现各向异性的刻蚀。
如图6所示，形成所述保护层103后，回刻蚀部分厚度的所述初始衬底11，形成所述衬底100和所述半导体柱110。具体地，以所述保护层109为掩膜，刻蚀所述初始衬底11。
通过回刻蚀部分厚度的所述初始衬底11，使所述保护层103露出所述MOS区II半导体柱110靠近衬底100一侧的部分侧壁，从而定义后续掺杂层在MOS区II半导体柱110上的形成区域。因此，对所述初始衬底11的刻蚀量根据后续所需的掺杂层厚度而定。
具体地，采用各向异性的干法刻蚀工艺，回刻蚀部分厚度的初始衬底11。采用干法刻蚀工艺有利于精确控制对初始衬底11的刻蚀量，使保护层103露出的MOS区II半导体柱110侧壁的高度满足工艺要求，相应有利于精确控制后续掺杂层的形成厚度。
结合参考图7，本实施例中，回刻蚀部分厚度的所述初始衬底11后，去除所述二极管区I上的所述保护层103之前，还包括：横向刻蚀所述保护层103底部的半导体柱110。
以所述保护层103为掩膜回刻蚀部分厚度的初始衬底11后，所形成的半导体柱110为倒T型，通过横向刻蚀保护层103底部的半导体柱110，从而使半导体柱110具有陡直的侧壁，半导体柱110的宽度尺寸均一性较好；而且，后续形成掺杂层后，使MOS区II掺杂层包围保护层103露出的半导体柱110的侧壁，MOS区II的掺杂层与沟道区的距离较近，有利于降低MOS器件源区的电阻以及后续接触孔插塞与源区的接触电阻。
本实施例中，采用各向同性的干法刻蚀工艺横向刻蚀保护层103底部的半导体柱110。通过调整干法刻蚀工艺的偏置电压和工艺压强等工艺参数即可实现各向同性的刻蚀，且干法刻蚀工艺的工艺稳定性和可控性较高，有利于精确控制横向刻蚀量。
在其他实施例中，根据实际需求，还可以采用湿法刻蚀工艺或干法刻蚀和湿法刻蚀相结合的工艺横向刻蚀保护层底部的半导体柱。
结合参考图8，形成所述衬底100和半导体柱110后，还包括：去除所述二极管区I上的所述保护层103。
通过去除二极管区I的保护层103，从而露出二极管区I半导体柱110的侧壁，为后续在二极管区I的半导体柱110侧壁和衬底100上形成掺杂层做准备。
具体地，形成覆盖所述MOS区II的覆盖层(图未示)；去除所述覆盖层露出的的保护层103；去除所述覆盖层。本实施例中，覆盖层的材料为光刻胶。相应地，采用光刻工艺形成覆盖层。
本实施例中，采用湿法刻蚀工艺去除二极管区I上的保护层103。湿法刻蚀工艺易于实现较大的刻蚀选择比和各向同性刻蚀，易于将二极管区I半导体柱110侧壁上的保护层103去除，且工艺简单、工艺成本低。其他实施例中，根据实际工艺，还可以采用各向同性干法刻蚀工艺去除二极管区上的保护层。
本实施例中，采用灰化工艺去除所述覆盖层。
参考图9，在所述二极管区I的衬底100和半导体柱110的侧壁上形成掺杂层104，所述掺杂层104内掺杂有第二类型离子，且所述第二类型离子与所述第一类型离子的导电类型不同。
通过使所述掺杂层104位于二极管区I的衬底100和半导体柱110的侧壁上，增大了掺杂层104与基底的接触面积，相应提高了所述掺杂层104与基底所形成PN结界面的面积，从而提高了二极管器件的性能以及导通静电电流的能力。
二极管区I的掺杂层104用于作为二极管器件的N型或P型掺杂区。
具体地，当衬底100和半导体柱110用于作为二极管器件的N型掺杂区时，二极管区I的掺杂层104用于作为P型掺杂区，第二类型离子相应为P型离子，其中，P型离子可以为B离子、Ga离子或In离子。相应地，掺杂层104的材料可以为掺杂有P型离子的锗化硅。
当衬底100和半导体柱110用于作为二极管器件的P型掺杂区时，二极管区I的掺杂层104用于作为N型掺杂区，第二类型离子相应为N型离子，其中，N型离子可以为P离子、As离子或Sb离子。相应地，掺杂层104的材料可以为掺杂有N型离子的碳化硅或磷化硅。
本实施例中，采用外延工艺形成外延层，且在形成外延层的过程中原位自掺杂工艺离子形成掺杂层104。通过形成外延层且采用原位自掺杂工艺形成掺杂层104的方式，有利于提高掺杂层104的形成质量以及防止离子掺杂处理对外延层造成损伤。
因此，以所述衬底100、二极管区I的半导体柱110侧壁以及保护层103所露出的MOS区II半导体柱110侧壁为基础进行外延生长，形成所述外延层。相应地，形成所述掺杂层104的步骤中，所述掺杂层104还形成于MOS区II的衬底100上，MOS区II衬底100上的掺杂层104作为源区(未标示)。
通过在同一步骤中形成MOS器件的源区和二极管器件的掺杂层104，从而将形成MOS器件与形成二极管器件的工艺步骤相整合，有利于简化工艺流程、提高制造效率，同时，源区未形成于MOS区II半导体柱110的底部或衬底100内，源区内的掺杂离子向沟道区扩散的概率较小，有利于改善短沟道效应，且本实施例可适当增加源区的掺杂浓度，有利于降低源区的电阻以及源区与后续接触孔插塞的接触电阻，相应提升了MOS器件的性能。
所述掺杂层104不宜过薄，也不宜过厚。如果掺杂层104过薄，掺杂层104的体积相应过小，容易增加半导体结构的电阻；如果掺杂层104过厚，容易浪费工艺时间和工艺材料，而且容易导致掺杂层104露出的MOS区II半导体柱110高度过小，MOS区II半导体柱110用于提供导电沟道的部分相应过小，容易对所形成MOS器件的性能产生影响，例如：导致短沟道效应加重等。为此，本实施例中，所述掺杂层104的厚度为4纳米至12纳米。
本实施例中，MOS区II半导体柱110的侧壁上形成有保护层103，保护层103露出MOS区II半导体柱100靠近衬底100一侧的部分侧壁。相应地，掺杂层104包围保护层103露出的MOS区II半导体柱110的侧壁。
需要说明的是，结合参考图10，形成所述掺杂层104后，还包括：去除所述二极管区I和MOS区II交界处的掺杂层104。通过去除二极管区I和MOS区II交界处的掺杂层104，从而实现二极管区I和MOS区II的电性隔离。
具体地，采用干法刻蚀工艺，去除二极管区I和MOS区II交界处的掺杂层104。
继续参考图10，去除二极管区I和MOS区II交界处的掺杂层104后，还包括：去除剩余掺杂层104露出的部分厚度衬底100，在衬底100内形成凹槽200。
通过形成所述凹槽200，从而进一步将二极管区I和MOS区II交界处的衬底100隔离，且后续还包括在半导体柱110露出的衬底100上形成介质层的步骤，所述介质层的材料相应能够填充到凹槽200内，有利于提高二极管器件和MOS器件之间电性隔离的效果。
相应地，在去除所述二极管区I和MOS区II交界处的所述掺杂层104的步骤中，通过调整所述干法刻蚀工艺的工艺参数和刻蚀气体类型，从而在同一刻蚀机台中去除剩余所述掺杂层104露出的部分厚度衬底100。
结合参考图11至图13，形成所述掺杂层104后，还包括：至少去除部分所述保护层103，露出所述MOS区II半导体柱110靠近顶部一侧的部分侧壁，从而为后续形成包围所述MOS区II半导体柱110侧壁的栅极结构做准备。
本实施例中，形成所述掺杂层104后，还包括：如图11所示，在所述半导体柱110露出的衬底100上形成第一介质层105，覆盖所述半导体柱110顶部；如图12所示，回刻蚀所述MOS区II上的部分厚度所述第一介质层105，露出所述MOS区II半导体柱110靠近顶部一侧的部分侧壁。
所述第一介质层105用于隔离相邻器件。其中，回刻蚀所述MOS区II上的部分厚度所述第一介质层105后，所述MOS区II上的第一介质层105还用于实现所述源区与后续栅极结构之间的隔离；而且，所述第一介质层105能够对二极管区I起到保护作用，减小后续形成栅极结构的制程对二极管区I的影响，从而减小对二极管器件性能的影响。
本实施例中，所述第一介质层105的材料为氧化硅。在其他实施例中，所述第一介质层的材料还可以为氮化硅、氮氧化硅等其他绝缘材料。
本实施例中，二极管区I和MOS区II交界处的衬底100内形成有凹槽200(如图10所示)，因此，形成第一介质层105的步骤中，第一介质层105的材料还填充于凹槽200内，从而提高二极管器件和MOS器件之间的隔离效果。
具体地，采用干法刻蚀工艺回刻蚀MOS区II上的部分厚度第一介质层105。
本实施例中，回刻蚀所述MOS区II上的部分厚度所述第一介质层105之前，还包括：形成覆盖所述二极管区I的第一介质层105的第一掩膜层(图未示)；以所述第一掩膜层为掩膜，回刻蚀所述MOS区II上的部分厚度所述第一介质层105；去除所述第一掩膜层。
所述第一掩膜层用于保护所述二极管区I的第一介质层105。关于所述第一掩膜层的详细描述，可参考前述对所述覆盖层的相关描述，在此不再赘述。
本实施例中，回刻蚀所述MOS区II上的部分厚度所述第一介质层105后，露出所述MOS区II半导体柱110部分侧壁上的所述保护层103。
相应地，结合参考图13，至少去除部分所述保护层103的步骤包括：去除所述MOS区II第一介质层105露出的所述保护层103。
通过在形成第一介质层105之后，去除MOS区II第一介质层105露出的保护层103，第一介质层105能够在去除MOS区II第一介质层105露出的保护层103的步骤中，保护二极管区I的半导体柱110和掺杂层104，从而减小对二极管区I的影响。
本实施例中，采用各向同性的干法刻蚀工艺去除MOS区II第一介质层105露出的保护层103。通过调整干法刻蚀工艺的偏置电压和工艺压强等工艺参数即可实现各向同性的刻蚀，且干法刻蚀工艺的工艺稳定性和可控性较高，有利于减小去除保护层103的工艺对其他膜层结构(例如：半导体柱110)的影响。
本实施例中，回刻蚀MOS区II部分厚度第一介质层105的工艺对第一介质层105和保护层103具有较大的刻蚀选择比，因此，分别在不同步骤中刻蚀第一介质层105和保护层103。其他实施例中，当保护层材料与第一介质层材料的被刻蚀速率较为较近时，相应可以在同一步骤中刻蚀第一介质层和保护层。
结合参考图14至图16，去除所述MOS区II第一介质层105露出的所述保护层103后，还包括：形成包围所述掺杂层104露出的MOS区II半导体柱110侧壁的栅极结构120(如图16所示)，所述栅极结构120至少露出MOS区II半导体柱110的顶部。
所述栅极结构120用于控制MOS器件工作时导电沟道的开启或关断。
本实施例中，栅极结构120为金属栅结构。如图16所示，栅极结构120包括包围所述掺杂层104露出的MOS区II半导体柱110侧壁的栅氧化层121、包围所述栅氧化层121的高k栅介质层122、包围所述高k栅介质层122的功函数层123以及包围所述功函数层123的栅电极层124。
本实施例中，所述栅氧化层121的材料为氧化硅。
本实施例中，所述高k栅介质层122的材料为高k介质材料；其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介电材料。具体地，所述高k栅介质层122的材料为HfO2。在其他实施例中，所述高k栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
当所形成的MOS器件为NMOS晶体管时，所述功函数层123的材料包括铝化钛、碳化钽、铝或者碳化钛中的一种或多种；当所形成的MOS器件为PMOS晶体管时，所述功函数层123的材料包括氮化钛、氮化钽、碳化钛、氮化硅钽、氮化硅钛和碳化钽中的一种或多种。
本实施例中，所述栅电极层124的材料为镁钨合金。其他实施例中，栅电极层的材料还可以为W、Al、Cu、Ag、Au、Pt、Ni或Ti等。
本实施例中，形成所述栅极结构120的步骤包括：
如图14所示，形成包围所述保护层103露出的MOS区II半导体柱110侧壁的栅氧化材料层106；形成保形覆盖栅氧化材料层106、硬掩膜层102、以及MOS区II第一介质层105的高k介质材料层107；形成保形覆盖高k介质材料层107的功函数材料层108；形成保形覆盖功函数材料层108的栅电极材料层109。
如图15所示，去除远离二极管区I和MOS区II交界处一侧第一介质层105部分顶部的栅电极材料层109、功函数材料层108以及高k介质材料层107，露出部分第一介质层105顶部，为后续形成与源区电连接的源区接触孔插塞做准备。
继续参考图15，去除远离二极管区I和MOS区II交界处一侧第一介质层105部分顶部的栅电极材料层109、功函数材料层108以及高k介质材料层107后，形成覆盖剩余栅电极材料层109和第一介质层105的介质材料层111。
介质材料层111用于后续形成第二介质层，从而实现相邻器件之间的电隔离。本实施例中，介质材料层111的材料为氧化硅。关于所述介质材料层111的相关描述，可参考前述对所述第一介质层105的详细描述，在此不再赘述。
如图16所示，以半导体柱110顶部为停止位置，对介质材料层111、栅电极材料层109、功函数材料层108以及高k介质材料层107进行平坦化处理，剩余介质材料层111作为第二介质层112，所述栅氧化材料层106作为所述栅氧化层121，剩余高k介质材料层107作为高k介质层122。
第二介质层112也用于实现相邻器件之间的电隔离。其中，平坦化处理的步骤中，还去除硬掩膜层102、以及二极管区I部分厚度的第一介质层105，剩余第一介质层105和第二介质层112用于作为底部介质层(未标示)。具体地，底部介质层露出半导体柱110的顶部。
继续参考图16，形成所述第二介质层112后，回刻蚀部分厚度的所述功函数材料层108和栅电极材料层109，剩余功函数材料层108作为功函数层123，剩余栅电极材料层109作为所述栅电极层124，栅电极层124与功函数层123、高k介质层122以及栅氧化层121构成所述栅极结构120。
回刻蚀部分厚度功函数层108和栅电极材料层109后，露出MOS区II半导体柱110靠近顶部一侧的部分侧壁，从而实现栅极结构120与后续所形成漏区之间的电隔离。
本实施例中，采用干法刻蚀工艺刻蚀功函数材料层108和栅电极材料层109。具体地，干法刻蚀工艺对功函数材料层108和栅电极材料层109与所述半导体柱110、栅氧化层121、高k介质层122、底部介质层以及掺杂层104具有较大的刻蚀选择比，因此，能够采用无掩膜干法刻蚀工艺刻蚀部分厚度的功函数材料层108和栅电极材料层109，相应节省了成本。
结合参考图17，形成栅极结构120后，还包括：在所述MOS区II半导体柱110的顶部形成漏区114。漏区114与源区的材料以及掺杂离子类型相同。
具体地，当形成PMOS晶体管时，漏区114的材料可以为掺杂有P型离子的锗化硅；其中，P型离子可以为B离子、Ga离子或In离子。当形成NMOS晶体管时，漏区114的材料可以为掺杂有N型离子的碳化硅或磷化硅；其中，N型离子可以为P离子、As离子或Sb离子。
本实施例中，采用外延工艺形成外延层，且在形成所述外延层的过程中原位自掺杂工艺离子形成所述漏区114。
本实施例中，底部介质层还露出二极管区I的半导体柱110顶部。因此，如图17所示，形成漏区114之前，还包括：形成覆盖二极管区I半导体柱110顶部的第二掩膜层113。
所述第二掩膜层113用于防止所述二极管区I的半导体柱110在所述外延工艺中进行外延生长。本实施例中，所述第二掩膜层113的材料为氮化硅。
参考图18，形成漏区114后，还包括：去除第二掩膜层113；去除第二掩膜层113后，形成覆盖底部介质层和漏区114的顶部介质层115，顶部介质层115与底部介质层构成层间介质层(未标示)。本实施例中，采用湿法刻蚀工艺去除所述第二掩膜层113。
所述顶部介质层115用于为后续形成接触孔插塞提供工艺平台，所述顶部介质层115还用于实现相邻互连结构之间的隔离。所述顶部介质层115与第一介质层105的材料相同。关于所述顶部介质层115的详细描述，可参考前述对第一介质层105的相关描述，在此不再赘述。
参考图19，形成顶部介质层115后，在所述层间介质层内形成接触孔插塞116，其中，与二极管区I掺杂层104电连接的接触孔插塞116作为第一接触孔插塞，与二极管区I半导体柱110电连接的接触孔插塞116作为第二接触孔插塞，与源区电连接的接触孔插塞116作为源区接触孔插塞，与栅极结构120电连接的接触孔插塞116作为栅极接触孔插塞，与漏区114电连接的接触孔插塞116作为漏区接触孔插塞。本实施例中，所述接触孔插塞116的材料为钨。
其中，第一接触孔插塞形成于半导体柱110一侧的层间介质层内，用于实现二极管区I的掺杂层104与外部电路或其他互连结构的电连接；第二接触孔插塞形成于半导体柱110上方的层间介质层内，用于实现二极管区I的半导体柱110与外部电路或其他互连结构的电连接；源区接触孔插塞形成于栅极结构120一侧的层间介质层内，用于实现源区与外部电路或其他互连结构的电连接；栅极接触孔插塞形成于栅极结构120另一侧的层间介质层内，用于实现栅极结构120与外部电路或其他互连结构的电连接；漏区接触孔插塞形成于漏区114上方的层间介质层内，用于实现漏区114与外部电路或其他互连结构的电连接。
相应的，本发明还提供一种半导体结构。参考图19，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：基底(未标示)，所述基底包括二极管区I，所述基底包括衬底100以及凸出于所述衬底100的半导体柱110，所述衬底100和所述半导体柱110内掺杂有第一类型离子；掺杂层104，位于所述二极管区I的衬底100和半导体柱110侧壁上，所述掺杂层104内掺杂有第二类型离子，所述第二类型离子与所述第一类型离子的导电类型不同。
通过使掺杂层104位于二极管区I的衬底100和半导体柱110的侧壁上，增大了所述掺杂层104与基底的接触面积，相应提高了所述掺杂层104与基底所形成PN结界面的面积，从而提高了二极管器件的性能以及导通静电电流的能力。
二极管区I的基底用于形成二极管器件。本实施例中，基底还包括MOS区II，MOS区II基底用于形成MOS器件。
本实施例中，二极管区I和MOS区II为相邻区域。其他实施例中，二极管区和MOS区还可以不相邻。
二极管区I的衬底100用于形成二极管器件的P型掺杂区或N型掺杂区。
本实施例中，衬底100为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
二极管区I的半导体柱110用于形成二极管器件的P型掺杂区或N型掺杂区，二极管区I的半导体柱110还用于为掺杂层104的形成提供工艺平台；MOS区I的半导体柱110用于为形成MOS器件提供工艺平台，MOS区I的半导体柱110还用于形成MOS器件工作时的沟道区。
本实施例中，半导体柱110与衬底100的材料相同，半导体柱110的材料为硅。在其他实施例中，根据实际需求，半导体柱和衬底材料还可以不同，半导体柱的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
衬底100和半导体柱110内掺杂有第一类型离子。当二极管区I的衬底100和半导体柱110用于作为二极管器件的N型掺杂区时，第一类型离子相应为N型离子，其中，N型离子可以为P离子、As离子或Sb离子；相应地，MOS区II的基底用于形成PMOS晶体管。当二极管区I的衬底100和半导体柱110用于作为二极管器件的P型掺杂区时，第一类型离子相应为P型离子，其中，P型离子可以为B离子、Ga离子或In离子；相应地，MOS区II的基底用于形成NMOS晶体管。
二极管区I的掺杂层104用于作为二极管器件的N型掺杂区或P型掺杂区。
具体地，当衬底100和半导体柱110用于作为二极管器件的N型掺杂区时，二极管区I的掺杂层104用于作为P型掺杂区，第二类型离子相应为P型离子，掺杂层104的材料相应可以为掺杂有P型离子的锗化硅；当衬底100和半导体柱110用于作为二极管器件的P型掺杂区时，二极管区I的掺杂层104用于作为N型掺杂区，第二类型离子相应为N型离子，掺杂层104的材料相应可以为掺杂有N型离子的碳化硅或磷化硅。
所述掺杂层104还位于所述MOS区II的衬底100上，位于所述MOS区II衬底100上的掺杂层104作为源区(未标示)。
MOS器件的源区和二极管器件的掺杂层104在同一步骤中形成，从而将形成MOS器件与二极管器件的工艺步骤相整合，有利于简化工艺、提高制造效率，同时，源区不位于MOS区半导体柱的底部或衬底内，源区内的掺杂离子向沟道区扩散的概率较小，有利于改善短沟道效应，且本实施例可适当增加源区的掺杂浓度，有利于降低源区的电阻以及源区与接触孔插塞的接触电阻，相应提升了MOS器件的性能。
掺杂层104不宜过薄，也不宜过厚。如果掺杂层104的厚度过小，掺杂层104的体积相应过小，容易增加半导体结构的电阻；如果掺杂层104过厚，容易浪费工艺时间和工艺材料，而且容易导致掺杂层104露出的MOS区II半导体柱110高度过小，MOS区II半导体柱110用于提供导电沟道的部分相应过小，容易对所形成MOS器件的性能产生影响，例如：导致短沟道效应加重等。为此，本实施例中，掺杂层104的厚度为4纳米至12纳米。
需要说明的是，所述掺杂层104在所述二极管区I和MOS区II的交界处相隔离，从而实现所述二极管区I和MOS区II的电性隔离。
本实施例中，所述半导体结构还包括：凹槽200(如图10所示)，位于所述二极管区I和MOS区II交界处的衬底100内。通过所述凹槽200，从而将二极管区I和MOS区II交界处的衬底100相隔离。
所述半导体结构还包括：第一介质层105，位于半导体柱110露出的衬底100上，二极管区I上的第一介质层105覆盖半导体柱110侧壁，MOS区II上的第一介质层105露出半导体柱110靠近顶部一侧的部分侧壁。
第一介质层105用于隔离相邻器件。其中，MOS区II的第一介质层110还用于实现源区与栅极结构之间的隔离；二极管区I的第一介质层105能够在半导体结构的形成过程中对二极管区I的半导体柱110和掺杂层104起到保护作用，减小形成MOS区II栅极结构对二极管区I的影响。本实施例中，所述第一介质层105的材料为氧化硅。其他实施例中，所述第一介质层的材料还可以为氮化硅、氮氧化硅等其他绝缘材料。
本实施例中，所述第一介质层105还位于所述凹槽200内，从而提高MOS器件和二极管器件之间的隔离效果。
本实施例中，半导体结构还包括：保护层103，位于MOS区II第一介质层105和半导体柱110侧壁之间。掺杂层104通常通过外延工艺形成，所述保护层103用于在形成所述掺杂层104的步骤中，保护所述MOS区II的半导体柱110的部分侧壁，从而使栅极结构能够包围MOS区II半导体柱110侧壁。
形成掺杂层104后通常包括回刻蚀MOS区II部分厚度的第一介质层105的步骤，以露出MOS区II半导体柱110的部分侧壁。保护层103位于MOS区II第一介质层105和半导体柱110侧壁之间是由于：回刻蚀部分厚度的MOS区II第一介质层105后，去除第一介质层105露出的保护层103。
因此，掺杂层104包围保护层103露出的MOS区II半导体柱110靠近衬底100一侧的侧壁。因此，保护层103与衬底100或半导体柱110的材料不同。
保护层103的材料可以为氮化硅、氧化硅、氮氧化硅、氮化硼或碳氮氧化硅。本实施例中，保护层103的材料为氮化硅。氮化硅为半导体工艺常用的材料，工艺兼容性较高，且氮化硅材料与半导体柱110的材料具有较大的刻蚀选择性，方便去除第一介质层105露出的保护层103。
保护层103不宜过薄，也不宜过厚。如果保护层103过薄，保护层103难以起到保护MOS区II半导体柱110的作用，且厚度过小易降低保护层103的覆盖能力，进而降低保护层103的形成质量；如果保护层103过厚，容易浪费工艺时间和材料、增加保护层103的去除难度，且当相邻半导体柱110的距离过近时，相邻半导体柱110侧壁上的保护层103侧壁容易相接触。为此，本实施例中，保护层103的厚度为3纳米至10纳米。
所述半导体结构还包括：栅极结构120，包围掺杂层104露出的MOS区II半导体柱110侧壁，栅极结构120至少露出MOS区II半导体柱110的顶部。
本实施例中，所述栅极结构120为金属栅结构，所述栅极结构120包括：包围所述掺杂层104露出的MOS区II半导体柱110侧壁的栅氧化层121、包围所述栅氧化层121的高k栅介质层122、包围所述高k栅介质层122的功函数层123以及包围所述功函数层123的栅电极层124。
本实施例中，所述栅氧化层121的材料为氧化硅。
本实施例中，所述高k栅介质层122的材料为高k介质材料。具体地，所述高k栅介质层122的材料为HfO2。
当形成NMOS晶体管时，功函数层123的材料包括铝化钛、碳化钽、铝或者碳化钛中的一种或多种；当形成PMOS晶体管时，功函数层123的材料包括氮化钛、氮化钽、碳化钛、氮化硅钽、氮化硅钛和碳化钽中的一种或多种。
本实施例中，所述栅电极层124的材料为镁钨合金。
所述半导体结构还包括：漏区114，位于所述MOS区II的半导体柱110的顶部。所述漏区114与所述源区的材料以及掺杂离子类型相同。
关于漏区114的详细描述，可参考前述对源区的相关描述，在此不再赘述。
半导体结构还包括：第二介质层112，位于栅极结构120露出的基底上。第二介质层112也用于实现相邻器件之间的电隔离。第二介质层112与第一介质层105构成底部介质层(未标示)。具体地，底部介质层露出半导体柱110的顶部。关于第二介质层112的相关描述，可参考前述对第一介质层105的详细描述，在此不再赘述。
本实施例中，半导体结构还包括：顶部介质层115，覆盖底部介质层和漏区114，顶部介质层115与底部介质层构成层间介质层(未标示)；接触孔插塞116，位于层间介质层内，其中，与二极管区I的掺杂层104电连接的接触孔插塞116作为第一接触孔插塞，与二极管区I的半导体柱110电连接的接触孔插塞116作为第二接触孔插塞，与源区电连接的接触孔插塞116作为源区接触孔插塞，与栅极结构120电连接的接触孔插塞116作为栅极接触孔插塞，与漏区114电连接的接触孔插塞116作为漏区接触孔插塞。
顶部介质层115用于为形成接触孔插塞116提供工艺平台，顶部介质层115还用于实现相邻互连结构之间的隔离。顶部介质层115与第一介质层105的材料相同。关于顶部介质层115的详细描述，可参考前述对第一介质层105的相关描述，在此不再赘述。
本实施例中，所述接触孔插塞116的材料为钨。
其中，第一接触孔插塞位于半导体柱110一侧的层间介质层内，用于实现二极管区I的掺杂层104与外部电路或其他互连结构的电连接；第二接触孔插塞位于半导体柱110上方的层间介质层内，用于实现二极管区I的半导体柱110与外部电路或其他互连结构的电连接；源区接触孔插塞位于栅极结构120一侧的层间介质层内，用于实现源区电连接与外部电路或其他互连结构的电连接；栅极接触孔插塞位于栅极结构120另一侧的层间介质层内，用于实现栅极结构120与外部电路或其他互连结构的电连接；漏区接触孔插塞位于漏区114上方的层间介质层内，用于实现漏区114与外部电路或其他互连结构的电连接。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种半导体结构的形成方法，其特征在于，包括：
形成基底，所述基底包括二极管区，所述基底包括衬底以及凸出于所述衬底的半导体柱，所述衬底和所述半导体柱内掺杂有第一类型离子；所述基底还包括MOS区；
在所述二极管区的衬底和半导体柱的侧壁上形成掺杂层，所述掺杂层内掺杂有第二类型离子，且所述第二类型离子与所述第一类型离子的导电类型不同；
形成所述掺杂层的步骤中，所述掺杂层还形成于所述MOS区的衬底上，所述MOS区衬底上的所述掺杂层作为源区；
形成所述掺杂层后，还包括：形成包围所述掺杂层露出的MOS区半导体柱侧壁的栅极结构，所述栅极结构至少露出所述MOS区半导体柱的顶部；形成所述栅极结构后，在所述MOS区半导体柱的顶部形成漏区。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述基底的步骤中，所述MOS区半导体柱的侧壁上形成有保护层，所述保护层露出所述MOS区半导体柱靠近衬底一侧的部分侧壁；
形成所述掺杂层的步骤中，所述掺杂层包围所述保护层露出的MOS区半导体柱的侧壁；
形成所述掺杂层后，形成所述栅极结构之前，还包括：至少去除部分所述保护层，露出所述MOS区半导体柱靠近顶部一侧的部分侧壁。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述基底的步骤包括：形成初始基底，所述初始基底包括初始衬底以及凸出于所述初始衬底的初始半导体柱；在所述初始半导体柱的侧壁上形成保护层；形成所述保护层后，回刻蚀部分厚度的所述初始衬底，形成所述衬底和半导体柱；
形成所述衬底和半导体柱后，还包括：去除所述二极管区上的所述保护层。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，回刻蚀部分厚度的所述初始衬底后，去除所述二极管区上的所述保护层之前，还包括：
横向刻蚀所述保护层底部的半导体柱。
5.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述掺杂层后，形成所述栅极结构之前，还包括：在所述半导体柱露出的衬底上形成介质层，所述介质层覆盖所述半导体柱顶部；回刻蚀所述MOS区上的部分厚度所述介质层，露出所述MOS区半导体柱靠近顶部一侧的部分侧壁；
至少去除部分所述保护层的步骤包括：去除所述MOS区介质层露出的所述保护层。
6.如权利要求3所述的半导体结构的形成方法，其特征在于，形成所述保护层的步骤包括：形成保形覆盖所述初始衬底以及初始半导体柱的保护材料层；去除所述初始衬底和初始半导体柱顶部的保护材料层，剩余保护材料层作为所述保护层。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述二极管区和MOS区为相邻区域；
形成所述掺杂层后，形成所述栅极结构之前，还包括：去除所述二极管区和所述MOS区交界处的所述掺杂层。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，去除所述二极管区和MOS区交界处的所述掺杂层后，形成所述栅极结构之前，还包括：
去除剩余所述掺杂层露出的部分厚度衬底，在所述衬底内形成凹槽。
9.如权利要求2所述的半导体结构的形成方法，其特征在于，所述保护层的厚度为3纳米至10纳米。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，采用外延工艺形成外延层，且在形成所述外延层的过程中原位自掺杂离子形成所述掺杂层。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述掺杂层的厚度为4纳米至12纳米。
12.一种半导体结构，其特征在于，包括：
基底，所述基底包括二极管区，所述基底包括衬底以及凸出于所述衬底的半导体柱，所述衬底和所述半导体柱内掺杂有第一类型离子；所述基底还包括MOS区；
掺杂层，位于所述二极管区的衬底和半导体柱侧壁上，所述掺杂层内掺杂有第二类型离子，所述第二类型离子与所述第一类型离子的导电类型不同；
所述掺杂层还位于所述MOS区的衬底上，位于所述MOS区衬底上的掺杂层作为源区；
栅极结构，包围所述掺杂层露出的MOS区的半导体柱，所述栅极结构至少露出所述MOS区半导体柱的顶部；
漏区，位于所述MOS区的半导体柱的顶部。
13.如权利要求12所述的半导体结构，其特征在于，还包括：介质层，位于所述半导体柱露出的衬底上，所述二极管区上的介质层覆盖所述半导体柱侧壁，所述MOS区上的介质层露出所述半导体柱靠近顶部一侧的部分侧壁；
保护层，位于所述MOS区的介质层和所述半导体柱侧壁之间；
所述掺杂层包围所述保护层露出的MOS区半导体柱靠近所述衬底一侧的侧壁。
14.如权利要求13所述的半导体结构，其特征在于，所述保护层的厚度为3纳米至10纳米。
15.如权利要求13所述的半导体结构，其特征在于，所述保护层的材料为氮化硅、氧化硅、氮氧化硅、氮化硼或碳氮氧化硅。
16.如权利要求12所述的半导体结构，其特征在于，所述掺杂层的厚度为4纳米至12纳米。
17.如权利要求13所述的半导体结构，其特征在于，所述二极管区和MOS区为相邻区域；
所述掺杂层在所述二极管区和MOS区的交界处相隔离。
18.如权利要求17所述的半导体结构，其特征在于，还包括：凹槽，位于所述二极管区和MOS区交界处的衬底内。
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