CN117672971A

CN117672971A - 半导体结构及其形成方法

Info

Publication number: CN117672971A
Application number: CN202211011550.4A
Authority: CN
Inventors: 涂武涛; 王彦; 邱晶
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2022-08-23
Filing date: 2022-08-23
Publication date: 2024-03-08

Abstract

一种半导体结构及其形成方法，方法包括：形成横跨器件鳍部的伪栅结构，包括位于器件鳍部顶部上的牺牲鳍部、位于牺牲鳍部顶部上的阻挡层以及覆盖阻挡层顶部、牺牲鳍部和阻挡层的侧壁及器件鳍部部分侧壁的牺牲栅极；去除牺牲栅极和牺牲鳍部，形成暴露出阻挡层和器件鳍部的栅极开口，阻挡层与器件鳍部之间间隔悬空设置；在栅极开口露出的器件鳍部顶部和侧壁以及阻挡层的表面形成栅介质层；在栅介质层上形成位于第一区域的栅极开口内的第一栅极材料层、以及位于第二区域的栅极开口内的第二栅极材料层，第一栅极材料层和第二栅极材料层具有不同的叠层类型和/或材料类型。本发明实施例降低器件鳍部顶部受损的几率，提升半导体结构的性能。

Description

半导体结构及其形成方法

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如：鳍式场效应晶体管 (FinFET)等。其中，鳍式场效应晶体管中，栅极三面包围鳍状(Fin)的沟道；全包围栅极晶体管中，与平面晶体管相比，鳍式场效应晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。

并且，栅极结构通常包括功函数层，且通常在不同区域通过调整功函数层金属的材料类型和厚度，以调整不同区域的栅极结构的功函数值，进而调整不同器件的阈值电压Vt。

但是，鳍部顶部在形成栅极结构的过程中受损的几率较高，导致器件的可靠性降低。

发明内容

本发明实施例解决的问题是提供一种半导体结构及其形成方法，提升半导体结构的性能。

为解决上述问题，本发明实施例提供一种半导体结构，包括：基底，所述基底包括第一区域和第二区域；所述基底包括衬底和分立于衬底上的器件鳍部；停止层，位于所述器件鳍部的顶部上方且与器件鳍部顶部间隔悬空设置；第一栅极结构，位于所述第一区域的衬底上且横跨所述第一区域的器件鳍部，且所述第一栅极结构填充于所述第一区域的器件鳍部与停止层之间；第二栅极结构，位于所述第二区域的衬底上且横跨所述第二区域的器件鳍部，且所述第二栅极结构填充于所述第二区域的器件鳍部与停止层之间；其中，所述第一栅极结构和第二栅极结构具有不同的叠层类型和/或材料类型；栅介质层，位于所述第一栅极结构与所述器件鳍部之间、以及所述第二栅极结构与器件鳍部之间；源漏掺杂区，位于所述第一栅极结构和第二栅极结构两侧的器件鳍部内。

相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，基底包括第一区域和第二区域；基底包括衬底和分立于衬底上的器件鳍部；在衬底上形成横跨器件鳍部的伪栅结构，伪栅结构包括位于器件鳍部顶部上的牺牲鳍部、位于牺牲鳍部顶部上的阻挡层、以及覆盖阻挡层顶部、牺牲鳍部和阻挡层的侧壁及器件鳍部部分侧壁的牺牲栅极；在伪栅结构两侧的器件鳍部中形成源漏掺杂区，源漏掺杂区暴露出牺牲鳍部和阻挡层；去除牺牲栅极和牺牲鳍部，形成暴露出阻挡层和器件鳍部的栅极开口，阻挡层与器件鳍部之间间隔悬空设置；在栅极开口露出的器件鳍部顶部和侧壁以及阻挡层的表面形成栅介质层；在栅介质层上形成位于第一区域的栅极开口内的第一栅极材料层、以及位于第二区域的栅极开口内的第二栅极材料层，第一栅极材料层和第二栅极材料层具有不同的叠层类型和/或材料类型。

与现有技术相比，本发明实施例的技术方案具有以下优点：

本发明实施例提供的半导体结构，器件鳍部顶部上方还间隔悬空设置有停止层，是由于在半导体结构的形成过程中，器件鳍部的顶部上方还悬空设置有阻挡层，栅介质层还形成在阻挡层的表面，位于阻挡层底面的栅介质层用于作为停止层；形成第一栅极结构和第二栅极结构的过程包括形成横跨第一区域的器件鳍部的第一栅极材料层和横跨第二区域的器件鳍部的第二栅极材料层，以及去除高于停止层顶面的第一栅极材料层和第二栅极材料层、以及阻挡层的步骤；其中，形成第一栅极材料层和第二栅极材料层通常包括在第一区域或第二区域上形成掩膜覆盖层，以对掩膜覆盖层暴露出的区域进行刻蚀的步骤，掩膜覆盖层相应暴露出第二区域或第一区域，以形成具有不同的叠层类型和/或材料类型的第一栅极材料层和第二栅极材料层，且形成掩膜覆盖层的过程中通常包括采用各向异性的刻蚀工艺，刻蚀去除位于第二区域或第一区域的栅极开口内的覆盖材料层的步骤，在进行各向异性的刻蚀工艺的过程中，阻挡层间隔悬空设置于器件鳍部的顶部上方，能够对器件鳍部的顶部起到保护作用，有利于降低位于器件鳍部顶部的膜层(例如：栅介质层)受损的风险，相应提升了第一栅极结构和第二栅极结构的性能，进而提升了半导体结构的性能。

此外，停止层顶面还能够定义第一栅极材料层和第二栅极材料层的去除的停止位置，进而定义第一栅极结构和第二栅极结构的高度，相应有利于精确控制第一栅极结构和第二栅极结构的高度，提高第一栅极结构的高度一致性和第二栅极结构的高度一致性。

本发明实施例提供的半导体结构的形成方法中，伪栅结构包括位于器件鳍部顶部上的牺牲鳍部、位于牺牲鳍部顶部上的阻挡层、以及覆盖阻挡层顶部、牺牲鳍部和阻挡层的侧壁及器件鳍部部分侧壁的牺牲栅极；形成第一栅极材料层和第二栅极材料层通常包括在第一区域或第二区域上形成掩膜覆盖层，以对掩膜覆盖层暴露出的区域进行刻蚀的步骤，掩膜覆盖层相应暴露出第二区域或第一区域，以形成具有不同的叠层类型和/或材料类型的第一栅极材料层和第二栅极材料层，形成掩膜覆盖层的过程中通常包括采用各向异性的刻蚀工艺，刻蚀去除位于第二区域或第一区域的栅极开口内的覆盖材料层的步骤，在进行各向异性的刻蚀工艺的过程中，阻挡层间隔悬空设置于器件鳍部的顶部上方，能够对器件鳍部的顶部起到保护作用，有利于降低位于器件鳍部顶部的膜层受损的风险，相应提升了第一栅极材料层或第二栅极材料层的性能，进而提升了半导体结构的性能。

可选方案中，位于所述阻挡层底面的栅介质层用于作为停止层；半导体结构的形成方法还包括：在形成第一栅极材料层和第二栅极材料层之后，去除高于停止层顶面的第一栅极材料层和第二栅极材料层、以及阻挡层，剩余的第一栅极材料层用于作为第一栅极结构，剩余的第二栅极材料层用于作为第二栅极结构，从而停止层还能够起到定义第一栅极结构、第二栅极结构的高度的作用，进而有利于精确控制第一栅极结构、第二栅极结构的高度、以及提高第一栅极结构的高度一致性和第二栅极结构的高度一致性。

附图说明

图1至图11是一种半导体结构的形成方法中各步骤对应的结构示意图；

图12至图13是本发明半导体结构一实施例的结构示意图；

图14至图39是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

具体实施方式

由背景技术可知，目前鳍部顶部在形成栅极结构的过程中受损的几率较高。

现结合一种半导体结构的形成方法，分析鳍部顶部在形成栅极结构的过程中受损几率较高的原因。图1至图11是一种半导体结构的形成方法中各步骤对应的结构示意图。

参考图1和图2，图1为俯视图，图2(a)为图1沿X-X方向的剖面图，图 2(b)为图1沿Y-Y方向的剖面图，提供基底，包括衬底10和分立于衬底10上的鳍部11，基底包括第一区域10a和第二区域10b；在衬底10上形成围绕鳍部 11的隔离层12，隔离层12的顶部低于鳍部11的顶部；在隔离层12上形成横跨鳍部11的伪栅结构13，伪栅结构13覆盖鳍部11的部分顶部和部分侧壁；在伪栅结构13两侧的鳍部11中形成源漏掺杂区14；在伪栅结构13侧部的隔离层12上形成层间介质层15，覆盖源漏掺杂区14。

参考图3至图4，图3为俯视图，图4(a)为图3沿X-X方向的剖面图，图 4(b)为图3沿Y-Y方向的剖面图，去除伪栅结构13，形成栅极开口16。

参考图5至图6，图5为俯视图，图6(a)为图5沿X-X方向的剖面图，图 6(b)为图5沿Y-Y方向的剖面图，在栅极开口16的底部和侧壁形成栅介质层 17、以及位于栅介质层17上的第一功函数层18。

参考图7至图9，图7为俯视图，图8(a)为图7沿X-X方向的剖面图，图 8(b)为图7沿Y-Y方向的剖面图，图9为在图8(b)C处的局部放大图，去除第一区域10a的第一功函数层18，暴露出第一区域10a的栅极开口16下方的栅介质层17。

参考图10至图11，图10为俯视图，图11(a)为图10沿X-X方向的剖面图，图11(b)为图10沿Y-Y方向的剖面图，在第一区域10a的栅极开口16露出的栅介质层17上形成第二功函数层19，第二功函数层19的厚度小于第一功函数层 18的厚度；在栅极开口16内形成第三功函数层20，第一区域10a的第三功函数层20厚度小于第二区域10b的第三功函数层20厚度，第二区域10b的第三功函数层20填充第二区域10b的栅极开口16；在第一区域10a的栅极开口16 内填充金属电极层21；其中，第一区域10a的栅介质层17和第二功函数层19、第三功函数层20以及金属电极层21用于构成第一栅极结构，第二区域10b的栅介质层17、第一功函数层18和第三功函数层20用于构成第二栅极结构。

如图7至图9所示，上述半导体结构的形成方法中，去除第一区域10a的第一功函数层18的步骤通常包括：在基底上形成填充栅极开口16的覆盖材料层(图未示)；采用各向异性的刻蚀工艺，刻蚀去除位于第一区域10a的栅极开口16内的覆盖材料层，剩余位于第二区域10b的栅极开口16内的覆盖材料层用于作为覆盖层22；去除覆盖层22露出的第一功函数层17。

其中，在采用各向异性的刻蚀工艺，刻蚀去除位于第一区域10a的栅极开口16内的覆盖材料层的过程中，各向异性的刻蚀工艺沿着垂直于衬底的方向对覆盖材料层进行刻蚀，容易对位于第一区域10a的栅极开口16下方的鳍部11 顶部上的膜层(例如：栅介质层17)造成过刻蚀，进而导致鳍部11的顶部的膜层(栅介质层17)受到损伤的概率较高(如图9中虚线圈所示)，导致器件的性能降低。

为了解决技术问题，本发明实施例提供一种半导体结构，器件鳍部顶部上方还间隔悬空设置有停止层，是由于在半导体结构的形成过程中，器件鳍部的顶部上方还悬空设置有阻挡层，栅介质层还形成在阻挡层的表面，位于阻挡层底面的栅介质层用于作为停止层；形成第一栅极结构和第二栅极结构的过程包括形成横跨第一区域的器件鳍部的第一栅极材料层和横跨第二区域的器件鳍部的第二栅极材料层，以及去除高于停止层顶面的第一栅极材料层和第二栅极材料层、以及阻挡层的步骤；其中，形成第一栅极材料层和第二栅极材料层通常包括在第一区域或第二区域上形成掩膜覆盖层，以对掩膜覆盖层暴露出的区域进行刻蚀的步骤，掩膜覆盖层相应暴露出第二区域或第一区域，以形成具有不同的叠层类型和/或材料类型的第一栅极材料层和第二栅极材料层，且形成掩膜覆盖层的过程中通常包括采用各向异性的刻蚀工艺，刻蚀去除位于第二区域或第一区域的栅极开口内的覆盖材料层的步骤，在进行各向异性的刻蚀工艺的过程中，阻挡层间隔悬空设置于器件鳍部的顶部上方，能够对器件鳍部的顶部起到保护作用，有利于降低位于器件鳍部顶部的膜层(例如：栅介质层)受损的风险，相应提升了第一栅极结构和第二栅极结构的性能，进而提升了半导体结构的性能。

为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。参考图12至图13，示出了本发明半导体结构一实施例的结构示意图。其中，图12为俯视图，图13(a)为图12沿 X-X方向的剖面图，图13(b)为图12沿Y-Y方向的剖面图。

如图12至图13所示，本实施例中，半导体结构包括：基底，基底包括第一区域100a和第二区域100b；基底包括衬底100和分立于衬底100上的器件鳍部110；停止层370，位于所述器件鳍部110的顶部上方且与器件鳍部110 顶部间隔悬空设置；第一栅极结构350，位于第一区域100a的衬底100上且横跨第一区域100a的器件鳍部110，且所述第一栅极结构350填充于所述第一区域100a的器件鳍部110与停止层370之间；第二栅极结构360，位于第二区域 100b的衬底100上且横跨第二区域100b的器件鳍部110，且所述第二栅极结构 360填充于所述第二区域100b的器件鳍部110与停止层370之间；其中，第一栅极结构350和第二栅极结构360具有不同的叠层类型和/或材料类型；栅介质层250，位于第一栅极结构350与器件鳍部110之间、以及第二栅极结构360 与器件鳍部110之间；源漏掺杂区230，位于第一栅极结构350和第二栅极结构360两侧的器件鳍部110内。

基底用于为半导体结构的形成制程提供工艺平台。

本实施例中，第一区域100a用于形成第一器件，第二区域100b用于形成第二器件。

作为一种示例，第一区域100a用于形成第一型MOS晶体管，第二区域100b 用于形成第二型MOS晶体管，第一型MOS晶体管和第二型MOS晶体管的沟道导电类型不同。

作为一种具体实施例，第一型MOS晶体管为PMOS晶体管，第二型MOS 晶体管为NMOS晶体管。在另一些实施中，第一型MOS晶体管还可以为NMOS 晶体管，第二型MOS晶体管相应为PMOS晶体管。

在又一些实施例中，第一器件和第二器件还可以为其他不同类型的器件。

本实施例中，衬底100为硅衬底，即衬底100的材料为单晶硅。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。

器件鳍部110用于提供器件工作时的导电沟道。器件鳍部110的材料为半导体材料。器件鳍部110的材料包括硅、锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。

本实施例中，器件鳍部110与衬底100为一体型结构。器件鳍部110的材料与衬底100的材料相同，均为硅。在其他实施例中，器件鳍部的材料还可以与衬底的材料不同。

本实施例中，半导体结构还包括：隔离层105，位于衬底100上且围绕器件鳍部110，隔离层105的顶部低于器件鳍部110的顶部。

隔离层105用于实现相邻器件鳍部110之间的隔离，还用于隔离衬底100 与第一栅极结构350和第二栅极结构360、以及隔离衬底100与第一栅极结构 350和第二栅极结构360。

本实施例中，隔离层105为浅沟槽隔离结构(Shallow trench isolation，STI)。本实施例中，隔离层105的材料为氧化硅。在其他实施例中，隔离层的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。

停止层370用于在形成第一栅极结构350和第二栅极结构360的平坦化工艺过程中，定义停止位置，进而提高第一栅极结构350的高度一致性和第二栅极结构360的高度一致性。

本实施例中，器件鳍部110顶部上方的第一栅极结构350和第二栅极结构 360的顶面具有凹陷D；栅介质层250还位于凹陷D内，位于凹陷D内的栅介质层250用于作为停止层370。

栅介质层250用于实现第一栅极结构350与器件鳍部110之间、以及第二栅极结构360与器件鳍部110之间的电隔离。

本实施例中，器件鳍部110顶部上方的第一栅极结构350和第二栅极结构 360的顶面具有凹陷D，是由于在半导体结构的形成过程中，器件鳍部110的顶部上方还悬空设置有阻挡层，栅介质层250还形成在阻挡层的表面；形成第一栅极结构350和第二栅极结构360的过程包括形成横跨第一区域100a的器件鳍部110的第一栅极材料层和横跨第二区域100b的器件鳍部110的第二栅极材料层，以及去除高于阻挡层底面的栅介质层250的第一栅极材料层和第二栅极材料层、以及阻挡层的步骤,。

其中，栅介质层250还位于凹陷D内，位于凹陷D内的栅介质层250顶面用于作为阻挡层370，从而能够定义第一栅极材料层和第二栅极材料层的去除的停止位置，进而定义第一栅极结构350和第二栅极结构360的高度，相应有利于精确控制第一栅极结构350和第二栅极结构360的高度，提高第一栅极结构350的高度一致性和第二栅极结构360的高度一致性。

相应地，本实施例中，第一栅极结构350和第二栅极结构360的顶面、与停止层370的顶面相齐平。

其中，在半导体结构的形成过程中，形成第一栅极材料层和第二栅极材料层通常包括在第一区域100a或第二区域100b上形成掩膜覆盖层，以对掩膜覆盖层暴露出的区域进行刻蚀的步骤，掩膜覆盖层相应暴露出第二区域100b或第一区域100a，以形成具有不同的叠层类型和/或材料类型的第一栅极材料层和第二栅极材料层，且形成掩膜覆盖层的过程中通常包括采用各向异性的刻蚀工艺，刻蚀去除位于第二区域100b或第一区域100a的栅极开口内的覆盖材料层的步骤，在进行各向异性的刻蚀工艺的过程中，阻挡层间隔悬空设置于器件鳍部110 的顶部上方，能够对器件鳍部110的顶部起到保护作用，有利于降低位于器件鳍部110顶部的膜层(例如：栅介质层)受损的风险，相应提升了第一栅极结构350和第二栅极结构360的性能，进而提升了半导体结构的性能。

相应地，本实施例中，停止层370的材料与栅介质层的材料相同。

第一栅极结构350用于控制第一器件的导电沟道的开启和关断。

本实施例中，第一栅极结构350包括：第一功函数层310，位于第一区域 100a的器件鳍部110顶部和侧壁的栅介质层250上、以及停止层370的侧壁和底部；第一金属电极330，位于第一区域100a的器件鳍部110侧壁的第一功函数层310上、以及位于器件鳍部110顶部和停止层370之间的第一功函数层310 之间，第一金属电极340横跨第一区域100a的器件鳍部110。

第一功函数层310用于调节第一栅极结构350的功函数，进而调节第一器件的阈值电压。第一功函数层310可以为单层或叠层结构，第一功函数层310 的材料包括铝化钛、碳化钽、铝、碳化钛、氮化钛、氮化钽、氮化硅钽和氮化硅钛中的一种或多种。

第一金属电极330用于作为第一栅极结构350的外接电极。

本实施例中，第一金属电极330的材料为W。在其他实施例中，电极材料层的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti等。在具体实施中，第一金属电极330的材料还可以为功函数金属材料。功函数金属材料的材料可以为铝化钛、碳化钽、铝、碳化钛、氮化钛、氮化钽、氮化硅钽或氮化硅钛。

第二栅极结构360用于控制第二器件的导电沟道的开启和关断。

本实施例中，第一栅极结构350和第二栅极结构360位于隔离层105上。

本实施例中，第二栅极结构360包括：第二功函数层320，位于第二区域 100b的器件鳍部110顶部和侧壁的栅介质层250上、以及停止层370的侧壁和底部；第二金属电极340，位于第二区域100b的器件鳍部110侧壁的第二功函数层320上、以及位于器件鳍部110顶部和停止层370之间的第二功函数层320 之间，第二金属电极340横跨第二区域100b的器件鳍部110。

第二功函数层320用于调节第二栅极结构360的功函数，以调节第二器件的阈值电压。第二功函数层320可以为单层或叠层结构，第二功函数层320的材料包括铝化钛、碳化钽、铝、碳化钛、氮化钛、氮化钽、氮化硅钽和氮化硅钛中的一种或多种。

第二金属电极340用于作为第二栅极材料层的外接电极。

本实施例中，第二金属电极340的材料为功函数金属材料。功函数金属材料的材料可以为铝化钛、碳化钽、铝、碳化钛、氮化钛、氮化钽、氮化硅钽或氮化硅钛。在其他实施例中，第二金属电极的材料还可以为W、Al、Cu、Ag、 Au、Pt、Ni或Ti等材料。

本实施例中，第一栅极结构350和第二栅极结构360具有不同的叠层类型和/或材料类型，从而满足在不同区域上形成不同类型的栅极结构的需求，以实现不同的器件功能。

本实施例中，第一栅极结构350和第二栅极结构360具有不同的叠层类型和/或材料类型指的是，第一栅极结构350和第二栅极结构360的具有不同类型的叠层结构，或者，第一栅极结构350和第二栅极结构360具有不同的材料类型，或者，第一栅极结构350和第二栅极结构360既具有不同类型的叠层结构，也具有不同的材料类型。

更具体地，本实施例中，第一栅极结构350和第二栅极结构360中可以包括不同的功函数层材料类型，也可以包括不同层数的功函数层等，或者既包括不同的功函数层类型也包括不同层数的功函数层，或者功函数层的厚度不同等，以实现对不同区域的栅极结构的功函数进行调节的目的，相应使得第一器件和第二器件具有不同的功函数，进而使得第一器件和第二器件具有不同的阈值电压，以对不同区域的器件的阈值电压进行调节。

其中，本实施例中，第一功函数层310和第二功函数层320的材料和/或层数不同，从而调节第一栅极结构350和第二栅极结构360的功函数，进而调节第一器件和第二器件的阈值电压。

作为一种示例，第一功函数层310包括第二功函数膜270和位于第二功函数膜270上的第三功函数膜280。

作为一种示例，第二功函数层320包括第一功函数膜260和位于第一功函数膜260上的第二功函数膜270。

作为一种示例，第一功函数膜260的材料包括铝化钛、碳化钽、铝、碳化钛、氮化钛、氮化钽、氮化硅钽或氮化硅钛。

作为一种示例，第二功函数膜270的材料包括铝化钛、碳化钽、铝、碳化钛、氮化钛、氮化钽、氮化硅钽或氮化硅钛。本实施例中，第二功函数膜270 的材料与第一功函数膜260的材料相同。在其他实施例中，第二功函数膜的材料还可以与第一功函数膜的材料不同。

第三功函数膜280的材料可以为铝化钛、碳化钽、铝、碳化钛、氮化钛、氮化钽、氮化硅钽或氮化硅钛。

作为一种示例，第三功函数膜280的材料与第二金属电极340的材料相同。在其他实施例中，第三功函数膜的材料还可以与第二金属电极的材料不同。

需要说明的是，本实施例中，以上第一栅极结构350和第二栅极结构360 的材料和结构仅作为示例，第一栅极结构350和第二栅极结构360中，功函数层的层数、材料也仅作为示例。在具体实施例中，第一栅极结构350和第二栅极结构360的结构类型、材料类型，可以基于实际的工艺需求进行调整。

本实施例中，第一栅极结构350和第二栅极结构360位于相邻器件鳍部110 之间衬底100上的部分用于作为第一部分(未标示)，位于器件鳍部110顶部上方与停止层370之间的部分用于作为第二部分(未标示)。

更具体地，第一栅极结构350和第二栅极结构360位于器件鳍部110之间的隔离层105上的部分用于作为第一部分(未标示)，位于器件鳍部110顶部上方与停止层370之间的部分用于作为第二部分(未标示)。

本实施例中，半导体结构还包括：栅极侧墙400，位于第一栅极结构350 和第二栅极结构360的侧壁上。栅极侧墙400用于保护第一栅极结构350和第二栅极结构360的侧壁，还用于与第一栅极结构350和第二栅极结构360共同定义源漏掺杂区230的形成位置。

栅极侧墙400的材料可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅、氮化硼和碳氮化硼中的一种或多种，栅极侧墙400可以为单层结构或叠层结构。

作为一种示例，栅极侧墙400包括：第一侧墙155，位于第一部分的侧壁上；第二侧墙210，位于第二部分的侧壁上。

本实施例中，第一侧墙155的材料可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，第一侧墙155为单层结构，第一侧墙155的材料为氮化硅。

本实施例中，第二侧墙210的材料可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，第二侧墙210为单层结构，第二侧墙210的材料为氮化硅。

本实施例中，栅介质层250包括高k栅介质层。高k栅介质层的材料为高 k介质材料；其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。作为一种示例，高k栅介质层的材料为氧化铪(HfO₂)。

在另一些实施例中，栅介质层还可以包括栅氧化层和位于栅氧化层上的高 k栅介质层。在又一些实施例中，栅介质层还可以仅包括栅氧化层。其中，栅氧化层的材料包括氧化硅和氮氧化硅中的一种或两种。

本实施例中，栅介质层250还位于第一栅极结构350与栅极侧墙400之间、以及第二栅极结构360与栅极侧墙400之间。

源漏掺杂区230用于作为场效应晶体管的源极或漏极，在场效应晶体管工作时，源漏掺杂区230用于提供载流子源。

本实施例中，源漏掺杂区230包括掺杂有离子的应力层，源漏掺杂区230 还用于为沟道提供应力，从而提高沟道的载流子迁移率。

具体地，当形成NMOS晶体管时，源漏掺杂区230的材料为掺杂有N型离子的应力层，应力层的材料包括Si或SiC，应力层为NMOS晶体管的沟道区提供拉应力作用，从而有利于提高NMOS晶体管的载流子迁移率，其中，N型离子为P离子、As离子或Sb离子。

当形成PMOS晶体管时，源漏掺杂区230的材料为掺杂有P型离子的应力层，应力层的材料包括Si或SiGe，应力层为PMOS晶体管的沟道区提供压应力作用，从而有利于提高PMOS晶体管的载流子迁移率，其中，P型离子为B 离子、Ga离子或In离子。

作为一种具体实施例，第一型MOS晶体管为PMOS晶体管，第二型MOS 晶体管为NMOS晶体管。相应地，位于第一区域100a的源漏掺杂区230的材料为掺杂有N型离子的应力层；位于第二区域100b的源漏掺杂区230的材料为掺杂有P型离子的应力层。

本实施例中，半导体结构还包括：层间介质层180，位于第一栅极结构350 和第二栅极结构360侧部的隔离层105上且覆盖源漏掺杂区230。

层间介质层180用于隔离相邻的第一栅极结构350、相邻的第二栅极结构 360，从而实现相邻器件之间的电隔离。

层间介质层180可以为单层或叠层结构。层间介质层180的材料为绝缘材料，例如氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。作为一种示例，层间介质层180的材料为氧化硅。

相应的，本发明还提供一种半导体结构的形成方法。图14至图39是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

以下结合附图，对本实施例半导体结构的形成方法进行详细说明。

参考图14至图17，提供基底，基底包括第一区域100a和第二区域100b；基底包括衬底100和分立于衬底100上的器件鳍部110。

基底用于为后续制程提供工艺平台。本实施例中，第一区域100a用于形成第一器件，第二区域100b用于形成第二器件。

本实施例中，在提供基底的步骤中，器件鳍部110的顶部上形成有初始牺牲鳍部120以及位于初始牺牲鳍部120顶部上的初始阻挡层130，器件鳍部110 和初始牺牲鳍部120以及初始阻挡层130用于构成鳍部叠层140，多个鳍部叠层140分立于衬底100上。

初始牺牲鳍部120用于后续形成牺牲鳍部。其中，牺牲鳍部用于定义后续形成的第一栅极结构和第二栅极结构的高度。

后续还去除牺牲鳍部，因此，初始牺牲鳍部120选用与器件鳍部110具有刻蚀选择性的材料，以降低去除牺牲鳍部的过程中，对器件鳍部110造成误刻蚀的几率。

作为一种示例，初始牺牲鳍部120的材料为锗化硅。锗化硅为常用的半导体材料，且与硅之间具有刻蚀选择比，以实现牺牲鳍部和器件鳍部110之间的高刻蚀选择比，同时还有利于提高工艺兼容性，降低工艺成本。

在其他实施例中，初始牺牲鳍部的材料还可以为其他与器件鳍部的材料之间具有刻蚀选择性的材料，例如：磷化硅、碳氧化硅和氧化铪中的一种或多种。

初始阻挡层130用于后续形成阻挡层。其中，阻挡层用于后续在形成位于第一区域100a的第一栅极结构和位于第二区域100b的第二栅极结构的步骤中，对器件鳍部110的顶部起到保护的作用。

为此，初始阻挡层130选用与初始牺牲鳍部120的材料具有刻蚀选择性的材料，以降低后续阻挡层在去除牺牲鳍部的过程中受损的几率，使得阻挡层能够被保留，从而阻挡层能够在后续形成第一栅极结构和第二栅极结构的步骤中，对器件鳍部110的顶部起到保护的作用。

作为一种示例，初始阻挡层130的材料包括硅、氧化硅、氮化硅和氮氧化硅中的一种或多种。作为一具体实施例，初始阻挡层130的材料为氧化硅。氧化硅为常用的绝缘介质材料，有利于提高工艺兼容性、降低工艺成本，且氧化硅与锗化硅之间具有较高的刻蚀选择性。

本实施例中，形成衬底100和鳍部叠层140的步骤包括：

如图14至图15所示，图14为俯视图，图15(a)为图14沿X-X方向的剖面图，图15(b)为图14沿Y-Y方向的剖面图，提供初始叠层结构，包括：衬底 100、位于衬底100上的半导体层101、位于半导体层101上的牺牲鳍材料层102、以及位于牺牲鳍材料层102上的阻挡材料层103；如图16至图17所示，图16 为俯视图，图17(a)为图16沿X-X方向的剖面图，图17(b)为图16沿Y-Y方向的剖面图，图形化阻挡材料层103、牺牲鳍材料层102和半导体层101，剩余的阻挡材料层103用于作为初始阻挡层130，剩余的牺牲鳍材料层102用于作为初始牺牲鳍部120，剩余的半导体层101用于作为器件鳍部110。

本实施例中，形成半导体层101和牺牲鳍材料层102的工艺包括外延工艺。

本实施例中，采用沉积工艺(例如：化学气相沉积工艺)，在牺牲鳍材料层 102上形成阻挡材料层103。

需要说明的是，结合参考图16至图17，本实施例中，形成方法还包括：在形成器件鳍部110之后，且在形成伪栅结构之前，在衬底100上形成围绕器件鳍部110的隔离层105，隔离层105的顶部低于器件鳍部110的顶部。

具体地，在形成鳍部叠层140之后，且在形成横跨鳍部叠层140的牺牲栅极之前，在衬底100上形成围绕器件鳍部110的隔离层105。

隔离层105用于实现相邻器件鳍部110之间的隔离，还用于隔离衬底100 与后续形成的牺牲栅极、以及隔离衬底100与后续形成的第一栅极结构和第二栅极结构。

参考图18至图21，在衬底100上形成横跨器件鳍部110的伪栅结构200，伪栅结构200包括位于器件鳍部110顶部上的牺牲鳍部160、位于牺牲鳍部160 顶部上的阻挡层170、以及覆盖阻挡层170顶部、牺牲鳍部160和阻挡层170 的侧壁及器件鳍部110部分侧壁的牺牲栅极150。

伪栅结构200用于定义源漏掺杂区的形成位置。

其中，牺牲栅极150和牺牲鳍部160用于为后续形成位于第一区域100a 的第一栅极材料层以及位于第二区域100b的第二栅极材料层占据空间位置。

对牺牲鳍部160的材料的相关描述，请参考前述对初始牺牲鳍部120的详细描述，在此不再赘述。

本实施例中，牺牲栅极150横跨器件鳍部110、牺牲鳍部160和阻挡层170。

本实施例中，牺牲栅极150的材料包括多晶硅或非晶硅。作为一种示例，牺牲栅极150的材料为多晶硅。

其中，阻挡层170用于在后续形成第一栅极材料层、以及第二栅极材料层的过程中，对器件鳍部110的顶部起到保护的作用，以降低器件鳍部110顶部受损的几率，进而降低位于器件鳍部110顶部的膜层受损的几率。

具体地，后续形成第一栅极材料层和第二栅极材料层通常包括在第一区域 100a或第二区域100b上形成掩膜覆盖层，以对掩膜覆盖层暴露出的区域进行刻蚀的步骤，掩膜覆盖层相应暴露出第二区域100b或第一区域100a，以形成具有不同的叠层类型和/或材料类型的第一栅极材料层和第二栅极材料层，形成掩膜覆盖层的过程中通常包括采用各向异性的刻蚀工艺，刻蚀去除位于第二区域100b或第一区域100a的栅极开口内的覆盖材料层的步骤，在进行各向异性的刻蚀工艺的过程中，阻挡层170间隔悬空设置于器件鳍部110的顶部上方，能够对器件鳍部110的顶部起到保护作用，有利于降低位于器件鳍部110顶部的膜层受损的风险，相应提升了第一栅极材料层或第二栅极材料层的性能，进而提升了半导体结构的性能。

本实施例中，阻挡层170的材料包括硅、氧化硅、氮化硅和氮氧化硅中的一种或多种。对阻挡层170的材料的详细描述，请参考前述对初始阻挡层130 的相关描述，在此不再赘述。

需要说明的是，形成阻挡层170的步骤中，阻挡层170的厚度不宜过小，也不宜过大。如果阻挡层170的厚度过小，在后续形成第一栅极材料层和第二栅极材料层的过程中，阻挡层170容易被完全消耗，进而容易降低阻挡层170 对各向异性刻蚀工艺的阻挡作用，相应容易降低阻挡层170对器件鳍部110的保护作用；如果阻挡层170的厚度过大，容易导致伪栅结构200的高度过大，而且后续形成第一栅极材料层和第二栅极材料层后，通常还去除高于阻挡层 170底面的栅介质层的第一栅极材料层和第二栅极材料层、以及阻挡层170，阻挡层170的厚度过大容易导致去除的材料厚度过大，进而容易增加工艺难度、工艺时间、降低制造效率。为此，本实施例中，阻挡层170的厚度为1nm至5nm。

相应地，本实施例中，在前述形成初始阻挡层130的步骤中，初始阻挡层 130的厚度为1nm至5nm。

本实施例中，形成伪栅结构200的步骤包括：

如图18至图19所示，图18为俯视图，图19(a)为图18沿X-X方向的剖面图，图19(b)为图18沿Y-Y方向的剖面图，在衬底100上形成横跨鳍部叠层 140的牺牲栅极150，牺牲栅极150覆盖鳍部叠层140的部分顶部和部分侧壁。

牺牲栅极150用于定义后续对初始阻挡层130和初始牺牲鳍部120的刻蚀位置。本实施例中，牺牲栅极150形成在隔离层105上且横跨鳍部叠层140。

本实施例中，形成牺牲栅极150的步骤包括：形成覆盖隔离层105和鳍部叠层140的牺牲栅极材料层(图未示)；图形化牺牲栅极材料层，保留覆盖鳍部叠层140的部分顶部和部分侧壁上的牺牲栅极材料层用于作为牺牲栅极150。

如图20至图21所示，图20为俯视图，图21(a)为图20沿X-X方向的剖面图，图21(b)为图20沿Y-Y方向的剖面图，去除牺牲栅极150暴露出的初始阻挡层130和初始牺牲鳍部120，剩余的初始阻挡层130用于作为阻挡层170，剩余的初始牺牲鳍部120用于作为牺牲鳍部160。

本实施例中，采用各向异性的刻蚀工艺，去除牺牲栅极150暴露出的初始阻挡层130和初始牺牲鳍部120，有利于提高图形传递的精度。作为一种示例，各向异性的刻蚀工艺可以为各向异性的干法刻蚀工艺。

结合参考图18至图19，本实施例中，半导体结构的形成方法还包括：在形成牺牲栅极150之后，且在去除牺牲栅极150暴露出的初始阻挡层130和初始牺牲鳍部120之前，在牺牲栅极150的侧壁上形成第一侧墙155。

第一侧墙155用于保护牺牲栅极150的侧壁，还用于与牺牲栅极150共同定义牺牲栅极150暴露出的初始阻挡层130和初始牺牲鳍部120的去除区域，第一侧墙155还用于定义源漏掺杂区的形成位置。

第一侧墙155的材料可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅、氮化硼和碳氮化硼中的一种或多种，第一侧墙155可以为单层结构或叠层结构。本实施例中，第一侧墙155为单层结构，第一侧墙155的材料为氮化硅。

参考图22至图25，在伪栅结构200两侧的器件鳍部110中形成源漏掺杂区230，源漏掺杂区230暴露出牺牲鳍部160和阻挡层170。

作为一种示例，本实施例中，形成源漏掺杂区230的步骤包括：

如图22至图23所示，图22为俯视图，图23(a)为图22沿X-X方向的剖面图，图23(b)为图22沿Y-Y方向的剖面图，在伪栅结构200两侧的器件鳍部 110中形成源漏凹槽220。

源漏凹槽220用于为形成源漏掺杂区提供空间位置。

具体地，本实施例中，在去除牺牲栅极150暴露出的初始阻挡层130和初始牺牲鳍部120之后，在牺牲栅极150露出的器件鳍部110中形成源漏凹槽220，从而能够在刻蚀牺牲栅极150暴露出的初始阻挡层130和初始牺牲鳍部120之后，接着刻蚀器件鳍部110，有利于提高工艺整合度。

具体地，采用各向异性的刻蚀工艺，刻蚀伪栅结构200露出的器件鳍部110，以形成源漏凹槽220，有利于提高源漏凹槽220的剖面形貌质量。作为一种示例，各向异性的刻蚀工艺为各向异性的干法刻蚀工艺。

如图24至图25所示，图24为俯视图，图25(a)为图24沿X-X方向的剖面图，图25(b)为图24沿Y-Y方向的剖面图，在源漏凹槽220中形成源漏掺杂区230。

具体地，本实施例中，采用外延工艺，形成应力层，且在形成应力层的过程中原位自掺杂离子，形成源漏掺杂区230。

需要说明的是，本实施例中，在形成源漏凹槽220之后，且在源漏凹槽220 中形成源漏掺杂区230之前，半导体结构的形成方法还包括：沿垂直于伪栅结构220的延伸方向且平行于衬底100的方向，对牺牲鳍部160和阻挡层170的侧壁进行减薄处理，在牺牲鳍部160和阻挡层170的侧壁上形成侧壁凹槽225 (如图23所示)；在侧壁凹槽225内形成第二侧墙210(如图25所示)。

侧壁凹槽225用于为形成第二侧墙210提供空间位置。

本实施例中，采用各向同性的刻蚀工艺，沿垂直于伪栅结构200的延伸方向且平行于衬底100的方向，对牺牲鳍部160和阻挡层170的侧壁进行刻蚀，以形成侧壁凹槽225。各向同性的刻蚀工艺，能够沿垂直于伪栅结构200的延伸方向且平行于衬底100的方向，对牺牲鳍部160和阻挡层170的侧壁进行刻蚀，以实现对牺牲鳍部160和阻挡层170侧壁的减薄。

第二侧墙210用于保护牺牲鳍部160和阻挡层170的侧壁，后续去除牺牲鳍部160形成栅极材料层后，第二侧墙210还能够对栅极材料层的侧壁起到保护作用。

并且，本实施例中，在形成源漏凹槽220之后，且在源漏凹槽220中形成源漏掺杂区230之前，形成第二侧墙210，还有利于防止牺牲鳍部160和阻挡层170的侧壁暴露在形成源漏掺杂区230的工艺环境中，进而防止源漏掺杂区 230形成在牺牲鳍部160和阻挡层170上。

具体地，本实施例中，牺牲鳍部160的材料为半导体材料，形成源漏掺杂区230的工艺包括外延工艺，通过在形成源漏掺杂区230之前，形成第二侧墙 210，从而防止在形成源漏掺杂区230的过程中，在牺牲鳍部160的侧壁上进行外延生长。

第二侧墙210的材料可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅、氮化硼和碳氮化硼中的一种或多种，第二侧墙210可以为单层结构或叠层结构。本实施例中，第二侧墙210为单层结构，第二侧墙210的材料为氮化硅。

在其他实施例中，还可以是在去除牺牲栅极暴露出的初始阻挡层和初始牺牲鳍部之后，且在形成源漏凹槽之前，沿垂直于伪栅结构且平行于衬底的方向，对牺牲鳍部和阻挡层的侧壁进行减薄处理，在牺牲鳍部和阻挡层的侧壁上形成侧壁凹槽；在侧壁凹槽内形成第二侧墙。相应地，第二侧墙还能够在形成源漏凹槽的过程中，对牺牲鳍部和阻挡层的侧壁起到保护作用，防止牺牲鳍部和阻挡层的侧壁暴露在形成源漏凹槽的工艺环境中。

第二侧墙和第一侧墙用于构成栅极侧墙。

需要说明的是，本实施例中，以上形成栅极侧墙的工艺步骤仅作为一种示例。在其他实施例中，还可以是在去除牺牲栅极暴露出的初始阻挡层和初始牺牲鳍部之后，且在形成源漏凹槽之前，在伪栅结构的侧壁上形成第二侧墙。

参考图26至图27，图26为俯视图，图27(a)为图26沿X-X方向的剖面图，图27(b)为图26沿Y-Y方向的剖面图，本实施例中，半导体结构的形成方法还包括：在形成源漏掺杂区230之后，且在去除牺牲栅极150和牺牲鳍部170之前，在伪栅结构200侧部的隔离层105上形成层间介质层180，覆盖源漏掺杂区230。

层间介质层180用于隔离相邻的伪栅结构200，从而实现相邻器件之间的电隔离。层间介质层180可以为单层或叠层结构。层间介质层180的材料为绝缘材料，例如氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。作为一种示例，层间介质层180的材料为氧化硅。

参考图28至图29，图28为俯视图，图29(a)为图28沿X-X方向的剖面图，图29(b)为图28沿Y-Y方向的剖面图，去除牺牲栅极150和牺牲鳍部160，形成暴露出阻挡层170和器件鳍部110的栅极开口240，阻挡层170与器件鳍部 110之间间隔悬空设置。

栅极开口240用于为后续形成位于第一区域100a的第一栅极材料层、以及位于第二区域100b的第二栅极材料层提供空间位置。

其中，阻挡层170与器件鳍部110之间间隔悬空设置，以便阻挡层170能够在后续形成第一栅极材料层和第二栅极材料层的各向异性刻蚀工艺的过程中，对各向异性的刻蚀工艺起到阻挡作用，进而对器件鳍部110的顶部起到保护作用，降低器件鳍部110的顶部受损的几率，相应降低器件鳍部110顶部的膜层受损的几率。

本实施例中，形成栅极开口240的步骤包括：去除牺牲栅极150，形成暴露出阻挡层170和牺牲鳍部160的顶部开口41；通过顶部开口41，去除暴露出的牺牲鳍部160，形成位于器件鳍部110和阻挡层170之间的底部开口42，底部开口42和顶部开口41用于构成栅极开口240。

底部开口42和顶部开口41相连通。

作为一种示例，采用各向异性的刻蚀工艺和各向同性刻蚀工艺中的一种或两种，去除牺牲栅极150。例如：采用各向异性的刻蚀工艺，去除部分厚度的牺牲栅极150；采用各向同性的刻蚀工艺，去除剩余的牺牲栅极150。

作为一种示例，采用各向异性的干法刻蚀工艺，去除部分厚度的牺牲栅极 150；采用各向同性的刻蚀工艺，去除剩余的牺牲栅极150。

本实施例中，采用各向同性刻蚀工艺，通过顶部开口41，去除暴露出的牺牲鳍部160。各向同性的刻蚀工艺具有各向同性刻蚀的特性，从而能够对顶部开口41暴露出的牺牲鳍部160侧壁进行刻蚀，进而通过顶部开口41暴露出的牺牲鳍部160侧壁，去除牺牲鳍部160，并降低牺牲鳍部160产生残留的几率。

作为一种示例，采用湿法刻蚀工艺，通过顶部开口41，去除暴露出的牺牲鳍部160。本实施例中，牺牲鳍部160的材料为SiGe，通过HCl溶液对顶部开口41暴露出的牺牲鳍部160侧壁进行刻蚀。

参考图30至图31，图30为俯视图，图31(a)为图30沿X-X方向的剖面图，图31(b)为图30沿Y-Y方向的剖面图，在栅极开口240露出的器件鳍部110顶部和侧壁以及阻挡层170的表面形成栅介质层250。

栅介质层250用于实现后续形成的第一栅极材料层与器件鳍部110之间、以及第二栅极材料层与器件鳍部110之间的电隔离。

本实施例中，在形成所述栅介质层250的步骤中，位于所述阻挡层170底面的栅介质层250用于作为停止层370。停止层370用于定义后续形成第一栅极结构和第二栅极结构的平坦化工艺过程中的停止位置，进而提高第一栅极结构和第二栅极结构的高度一致性，还降低形成第一栅极结构和第二栅极结构的平坦化工艺难度。

本实施例中，形成栅介质层250的工艺包括原子层沉积工艺。原子层沉积工艺具有较高的台阶覆盖能力，有利于提高栅介质层250在栅极开口240露出的器件鳍部110顶部和侧壁以及阻挡层170的表面上的保形覆盖能力，而且还有利于提高栅介质层250的厚度一致性、形成厚度较小的栅介质层250防止位于器件鳍部110顶部和阻挡层170底部的栅介质层250相接触。

结合参考图30至图35，在栅介质层250上形成位于第一区域100a的栅极开口240内的第一栅极材料层、以及位于第二区域100b的栅极开口240内的第二栅极材料层，第一栅极材料层和第二栅极材料层具有不同的叠层类型和/或材料类型。

形成第一栅极材料层和第二栅极材料层通常包括在第一区域100a或第二区域100b上形成掩膜覆盖层，以对掩膜覆盖层暴露出的区域进行刻蚀的步骤，掩膜覆盖层相应暴露出第二区域100b或第一区域100a，以形成具有不同的叠层类型和/或材料类型的第一栅极材料层和第二栅极材料层，形成掩膜覆盖层的过程中通常包括采用各向异性的刻蚀工艺，刻蚀去除位于第二区域100b或第一区域100a的栅极开口240内的覆盖材料层的步骤，在进行各向异性的刻蚀工艺的过程中，阻挡层170间隔悬空设置于器件鳍部110的顶部上方，能够对器件鳍部110的顶部起到保护作用，有利于降低位于器件鳍部110顶部的膜层受损的风险，相应提升了第一栅极材料层或第二栅极材料层的性能，进而提升了半导体结构的性能。

第一栅极材料层用于后续形成第一栅极结构；第二栅极材料层用于后续形成第二栅极结构。

本实施例中，第一栅极材料层和第二栅极材料层具有不同的叠层类型和/ 或材料类型，从而满足在不同区域上形成不同类型的栅极结构的需求，以实现不同的器件功能。

本实施例中，第一栅极材料层和第二栅极材料层具有不同的叠层类型和/ 或材料类型指的是，第一栅极材料层和第二栅极材料层的具有不同类型的叠层结构，或者，第一栅极材料层和第二栅极材料层具有不同的材料类型，或者，第一栅极材料层和第二栅极材料层既具有不同类型的叠层结构，也具有不同的材料类型。

更具体地，本实施例中，第一栅极材料层和第二栅极材料层中可以包括不同的功函数层材料类型，也可以包括不同层数的功函数层等，或者既包括不同的功函数层类型也包括不同层数的功函数层，或者功函数层的厚度不同等，以实现对不同区域的栅极结构的功函数进行调节的目的，进而使得第一器件和第二器件具有不同的阈值电压，以对不同区域的器件的阈值电压进行调节。

本实施例中，形成第一栅极材料层和第二栅极材料层的步骤包括：

如图30至图31所示，在栅介质层250上形成第一功函数膜260。

位于第二区域100b的第一功函数膜260用于后续形成第二功函数层，以调节第二栅极结构的功函数。

如图32至图33所示，图32为俯视图，图33(a)为图32沿X-X方向的剖面图，图33(b)为图32沿Y-Y方向的剖面图，去除位于第一区域100a的第一功函数膜260，暴露出第一区域100a的栅介质层250。

去除位于第一区域100a的第一功函数膜260，以便后续在第一区域100b 的栅介质层260形成第二功函数膜。第二功函数膜可以与第一功函数膜的材料和/或厚度不同。

本实施例中，去除位于第一区域100a的第一功函数膜260的步骤包括：形成填充第二区域100b的栅极开口240的掩膜覆盖层30，暴露出第一区域100a 的栅极开口240；去除掩膜覆盖层30暴露出的第一功函数膜260。

掩膜覆盖层30用于作为对第一功函数膜260进行刻蚀的掩蔽膜。

作为一种示例，掩膜覆盖层30的材料为SOC(spin on carbon，旋涂碳)。

本实施例中，形成掩膜覆盖层30的步骤包括：形成填充栅极开口240的覆盖材料层(图未示)；采用各向异性的刻蚀工艺，去除位于第一区域100a的覆盖材料层，暴露出第一区域100a的栅极开口240，剩余的覆盖材料层用于作为掩膜覆盖层30。

其中，在采用各向异性的刻蚀工艺，去除位于第一区域100a的覆盖材料层的步骤中，阻挡层170间隔悬空设置于器件鳍部110的上方，能够对各向异性的刻蚀工艺起到阻挡作用，进而防止各向异性的刻蚀工艺对器件鳍部110的顶部进行刻蚀，相应降低器件鳍部110顶部受损的几率，有利于降低位于器件鳍部110顶部的膜层(例如：栅介质层250)受损的几率。

本实施例中，去除掩膜覆盖层30暴露出的第一功函数膜260的工艺包括各向同性的刻蚀工艺。各向同性的刻蚀工艺具有各向同性刻蚀的特性，能够对位于不平坦结构表面的膜层材料进行刻蚀，进而有利于将掩膜覆盖层30暴露出的第一功函数膜260去除干净。

在去除掩膜覆盖层30暴露出的第一功函数膜260之后，去除掩膜覆盖层 30，以暴露出第二区域100b的栅极开口240。

如图34至图35所示，图34为俯视图，图35(a)为图34沿X-X方向的剖面图，图35(b)为图34沿Y-Y方向的剖面图，在第一区域100a的栅极开口240 露出的栅介质层250上、以及第二区域100b的栅极开口240露出的第一功函数膜260上形成第二功函数膜270，位于第一区域100a的第二功函数膜270用于构成第一功函数层310，位于第二区域100b的第一功函数膜260和第二功函数膜270用于构成第二功函数层320。

本实施例中，第一功函数层310的厚度与第二功函数层320的厚度不同，且第一功函数层310和第二功函数层320所包含的材料类型不同，叠层结构也不同，从而调节第一栅极材料层和第二栅极材料层的功函数。

如图34至图35所示，在第一功函数层310上形成填充第一区域100a的栅极开口240的第一金属电极330，用于与第一区域100a的第一功函数层310构成第一栅极材料层(未标示)；在第二区域100a的栅极开口240内填充第二金属电极340，用于与第二功函数层320构成第二栅极材料层(未标示)。

第一金属电极330用于作为第一栅极材料层的外接电极。

第二金属电极340用于作为第二栅极材料层的外接电极。

需要说明的是，本实施例中，在第一功函数层310上形成填充第一区域100a 的栅极开口240的第一金属电极330之前，还包括：在第一区域100a的栅极开口240露出的第二功函数膜270上形成第三功函数膜280，位于第一区域100a 的第二功函数膜270和第三功函数膜280用于构成第一功函数层310。

形成第三功函数膜280，用于进一步调节第一栅极材料层的功函数，以调节第一区域100a的器件的阈值电压。在其他实施例中，基于实际的工艺需求，还可以省去形成第三功函数膜的步骤。

需要说明的是，以上形成第一栅极材料层和第二栅极材料层的步骤仅作为示例，第一栅极材料层和第二栅极材料层中，功函数层的层数、材料也仅作为示例。在具体实施例中，第一栅极材料层和第二栅极材料层的结构类型、材料类型，可以基于实际的工艺需求进行调整。

参考图36至图39，本实施例中，形成方法还包括：在形成第一栅极材料层和第二栅极材料层之后，去除高于停止层370顶面的第一栅极材料层和第二栅极材料层以及阻挡层170，剩余的第一栅极材料层用于作为第一栅极结构 350，剩余的第二栅极材料层用于作为第二栅极结构360。

第一栅极结构350用于控制第一区域100a的器件的导电沟道的开启和关断。第二栅极结构360用于控制第二区域100b的器件的导电沟道的开启和关断。

本实施例中，在形成第一栅极材料层和第二栅极材料层的过程中，阻挡层 170间隔悬空设置于器件鳍部110的顶部上方，能够对器件鳍部110的顶部起到保护作用，有利于降低位于器件鳍部110顶部的膜层受损的风险，相应提升了第一栅极材料层或第二栅极材料层的性能，相应提升了第一栅极结构350和第二栅极结构360的形成质量，进而提升了半导体结构的性能。

本实施例中，停止层370还能够起到定义第一栅极结构350、第二栅极结构360的高度的作用，进而有利于精确控制第一栅极结构350、第二栅极结构 360的高度、以及提高第一栅极结构350的高度一致性和第二栅极结构360的高度一致性。

本实施例中，去除高于停止层370顶面的栅介质层250的第一栅极材料层和第二栅极材料层、以及阻挡层170的工艺包括平坦化工艺。相应地，在形成第一栅极结构350和第二栅极结构360之后，器件鳍部110顶部上方的第一栅极结构350和第二栅极结构360的顶面具有凹陷D(如图39中箭头D处所示)。栅介质层250位于凹陷D内，位于凹陷D内的栅介质层250用于作为停止层 370。

具体地，沿第一栅极结构350和第二栅极结构360的延伸方向上，位于器件鳍部110顶部上方的第一栅极结构350和第二栅极结构360的顶面具有凹陷 D。

相应地，本实施例中，第一栅极结构350包括：第一功函数层310，位于第一区域100a的器件鳍部110顶部和侧壁的栅介质层250上、以及停止层370 的侧壁和底部；第一金属电极330，位于第一区域100a的器件鳍部110侧壁的第一功函数层310上、以及位于器件鳍部110顶部和停止层370之间的第一功函数层310之间，第一金属电极340横跨第一区域100a的器件鳍部110。

相应地，本实施例中，第二栅极结构360包括：第二功函数层320，位于第二区域100b的器件鳍部110顶部和侧壁的栅介质层250上、以及停止层370 的侧壁和底部；第二金属电极340，位于第二区域100b的器件鳍部110侧壁的第二功函数层320上、以及位于器件鳍部110顶部和停止层370之间的第二功函数层320之间，第二金属电极340横跨第二区域100b的器件鳍部110。

其中，第一功函数层310和第二功函数层320的材料和/或层数不同，从而调节第一栅极结构350和第二栅极结构360的功函数，进而调节第一器件和第二器件的阈值电压。

本实施例中，去除高于停止层370顶面的第一栅极材料层和第二栅极材料层、以及阻挡层170的步骤包括：

如图36至图37所示，图36为俯视图，图37(a)为图36沿X-X方向的剖面图，图37(b)为图36沿Y-Y方向的剖面图，以阻挡层170的顶面为停止位置，对第一栅极材料层和第二栅极材料层进行第一平坦化处理。

本实施例中，阻挡层170的材料为绝缘介质材料，第一栅极材料层和第二栅极材料层的材料为金属材料，阻挡层170与第一栅极材料层及第二栅极材料层的材料的材质差异较大，从而便于第一平坦化处理停止在阻挡层170的顶面上，有利于降低第一平坦化处理的工艺难度、便于定义第一平坦化处理的停止位置。

作为一种示例，第一平坦化处理的工艺为化学机械平坦化工艺。

如图38至图39所示，图38为俯视图，图39(a)为图38沿X-X方向的剖面图，图39(b)为图38沿Y-Y方向的剖面图，以停止层370的顶面为停止位置，对第一栅极材料层和第二栅极材料层以及阻挡层170进行第二平坦化处理。

停止层370的材料与第一栅极材料层和第二栅极材料层的材质具有较大差异，便于第二平坦化处理停止在停止层370的顶面，有利于降低第二平坦化处理的工艺难度。

具体地，本实施例中，位于阻挡层170底面的栅介质层250用于作为停止层370，栅介质层250的材料为介质材料，第一栅极材料层和第二栅极材料层的材料为金属材料，从而第二平坦化处理易于停止在停止层370的顶面上，有利于降低第二平坦化处理的工艺难度，便于定义第二平坦化处理的停止位置。

作为一种示例，第二平坦化处理的工艺为化学机械平坦化工艺。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims

1.一种半导体结构，其特征在于，包括：

基底，所述基底包括第一区域和第二区域；所述基底包括衬底和分立于衬底上的器件鳍部；

停止层，位于所述器件鳍部的顶部上方且与器件鳍部顶部间隔悬空设置；

第一栅极结构，位于所述第一区域的衬底上且横跨所述第一区域的器件鳍部，且所述第一栅极结构填充于所述第一区域的器件鳍部与停止层之间；

第二栅极结构，位于所述第二区域的衬底上且横跨所述第二区域的器件鳍部，且所述第二栅极结构填充于所述第二区域的器件鳍部与停止层之间；

其中，所述第一栅极结构和第二栅极结构具有不同的叠层类型和/或材料类型；

栅介质层，位于所述第一栅极结构与所述器件鳍部之间、以及所述第二栅极结构与器件鳍部之间；

源漏掺杂区，位于所述第一栅极结构和第二栅极结构两侧的器件鳍部内。

2.如权利要求1所述的半导体结构，其特征在于，所述器件鳍部顶部上方的第一栅极结构和第二栅极结构的顶面具有凹陷；所述栅介质层还位于所述凹陷内，位于所述凹陷内的所述栅介质层用于作为所述停止层。

3.如权利要求1或2所述的半导体结构，其特征在于，所述第一栅极结构和第二栅极结构的顶面、与所述停止层的顶面相齐平。

4.如权利要求1所述的半导体结构，其特征在于，所述第一栅极结构和第二栅极结构位于相邻所述器件鳍部之间衬底上的部分用于作为第一部分，位于所述器件鳍部顶部上方与停止层之间的部分用于作为第二部分；

所述半导体结构还包括：栅极侧墙，位于所述第一栅极结构和第二栅极结构的侧壁上；所述栅极侧墙包括：第一侧墙，位于所述第一部分的侧壁上；第二侧墙，位于所述第二部分的侧壁上。

5.如权利要求1所述的半导体结构，其特征在于，所述第一栅极结构包括：第一功函数层，位于所述第一区域的器件鳍部顶部和侧壁的栅介质层上、以及所述停止层的侧壁和底部；第一金属电极，位于所述第一区域的器件鳍部侧壁的第一功函数层上、以及位于所述器件鳍部顶部和所述停止层之间的第一功函数层之间，所述第一金属电极横跨所述第一区域的器件鳍部；

所述第二栅极结构包括：第二功函数层，位于所述第二区域的器件鳍部顶部和侧壁的栅介质层上、以及所述停止层的侧壁和底部；第二金属电极，位于所述第二区域的器件鳍部侧壁的第二功函数层上、以及位于所述器件鳍部顶部和所述停止层之间的第二功函数层之间，所述第二金属电极横跨所述第二区域的器件鳍部；

其中，所述第一功函数层和第二功函数层的材料和/或层数不同。

6.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：隔离层，位于所述衬底上且围绕所述器件鳍部，所述隔离层的顶部低于所述器件鳍部的顶部；层间介质层，位于所述第一栅极结构和第二栅极结构侧部的隔离层上且覆盖所述源漏掺杂区；

所述第一栅极结构和第二栅极结构位于所述隔离层上。

7.一种半导体结构的形成方法，其特征在于，包括：

提供基底，所述基底包括第一区域和第二区域；所述基底包括衬底和分立于衬底上的器件鳍部；

在所述衬底上形成横跨器件鳍部的伪栅结构，所述伪栅结构包括位于所述器件鳍部顶部上的牺牲鳍部、位于所述牺牲鳍部顶部上的阻挡层、以及覆盖所述阻挡层顶部、所述牺牲鳍部和阻挡层的侧壁及所述器件鳍部部分侧壁的牺牲栅极；

在所述伪栅结构两侧的器件鳍部中形成源漏掺杂区，所述源漏掺杂区暴露出所述牺牲鳍部和阻挡层；

去除所述牺牲栅极和牺牲鳍部，形成暴露出所述阻挡层和器件鳍部的栅极开口，所述阻挡层与器件鳍部之间间隔悬空设置；

在所述栅极开口露出的器件鳍部顶部和侧壁以及所述阻挡层的表面形成栅介质层；

在所述栅介质层上形成位于所述第一区域的栅极开口内的第一栅极材料层、以及位于所述第二区域的栅极开口内的第二栅极材料层，所述第一栅极材料层和第二栅极材料层具有不同的叠层类型和/或材料类型。

8.如权利要求7所述的半导体结构的形成方法，其特征在于，在提供基底的步骤中，所述器件鳍部的顶部上形成有初始牺牲鳍部以及位于所述初始牺牲鳍部顶部上的初始阻挡层，所述器件鳍部和初始牺牲鳍部以及初始阻挡层用于构成鳍部叠层；

形成所述伪栅结构的步骤包括：在所述衬底上形成横跨所述鳍部叠层的牺牲栅极，所述牺牲栅极覆盖鳍部叠层的部分顶部和部分侧壁；去除所述牺牲栅极暴露出的初始阻挡层和初始牺牲鳍部，剩余的所述初始阻挡层用于作为所述阻挡层，剩余的所述初始牺牲鳍部用于作为所述牺牲鳍部。

9.如权利要求8所述的半导体结构的形成方法，其特征在于，形成源漏掺杂区的步骤包括：在去除所述牺牲栅极暴露出的初始阻挡层和初始牺牲鳍部之后，在所述牺牲栅极露出的器件鳍部中形成源漏凹槽；在源漏凹槽中形成所述源漏掺杂区。

10.如权利要求9所述的半导体结构的形成方法，其特征在于，在形成所述源漏凹槽之后，且在源漏凹槽中形成所述源漏掺杂区之前；或者，在去除所述牺牲栅极暴露出的初始阻挡层和初始牺牲鳍部之后，且在形成所述源漏凹槽之前，所述半导体结构的形成方法还包括：

沿垂直于伪栅结构的延伸方向且平行于衬底的方向，对所述牺牲鳍部和阻挡层的侧壁进行减薄处理，在所述牺牲鳍部和阻挡层的侧壁上形成侧壁凹槽；在所述侧壁凹槽内形成第二侧墙。

11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在形成所述牺牲栅极之后，且在去除所述牺牲栅极暴露出的初始阻挡层和初始牺牲鳍部之前，在所述牺牲栅极的侧壁上形成第一侧墙。

12.如权利要求9所述的半导体结构的形成方法，其特征在于，在去除所述牺牲栅极暴露出的初始阻挡层和初始牺牲鳍部之后，且在形成所述源漏凹槽之前，所述半导体结构的形成方法还包括：在所述伪栅结构的侧壁上形成栅极侧墙。

13.如权利要求7所述的半导体结构的形成方法，其特征在于，形成栅极开口的步骤包括：去除所述牺牲栅极，形成暴露出所述阻挡层和牺牲鳍部的顶部开口；通过所述顶部开口，去除暴露出的所述牺牲鳍部，形成位于所述器件鳍部和阻挡层之间的底部开口，所述底部开口和顶部开口用于构成所述栅极开口。

14.如权利要求7所述的半导体结构的形成方法，其特征在于，形成所述第一栅极材料层和第二栅极材料层的步骤包括：在所述栅介质层上形成第一功函数膜；

去除位于所述第一区域的第一功函数膜，暴露出所述第一区域的栅介质层；

在所述第一区域的栅极开口露出的栅介质层上、以及第二区域的栅极开口露出的第一功函数膜上形成第二功函数膜，位于第一区域的第二功函数膜用于构成第一功函数层，位于第二区域的第一功函数膜和第二功函数膜用于构成第二功函数层；

在所述第一功函数层上形成填充所述第一区域的栅极开口的第一金属电极，用于与所述第一区域的第一功函数层用于构成第一栅极材料层；

在所述第二区域的栅极开口内填充第二金属电极，用于与所述第二功函数层构成第二栅极材料层。

15.如权利要求14所述的半导体结构的形成方法，其特征在于，去除位于所述第一区域的第一功函数膜的步骤包括：形成填充所述第二区域的栅极开口的掩膜覆盖层，暴露出所述第一区域的栅极开口；

去除所述掩膜覆盖层暴露出的所述第一功函数膜。

16.如权利要求15所述的半导体结构的形成方法，其特征在于，形成所述掩膜覆盖层的步骤包括：形成填充所述栅极开口的覆盖材料层；采用各向异性的刻蚀工艺，去除位于所述第一区域的所述覆盖材料层，暴露出所述第一区域的栅极开口，剩余的所述覆盖材料层用于作为所述掩膜覆盖层。

17.如权利要求15所述的半导体结构的形成方法，其特征在于，去除所述掩膜覆盖层暴露出的所述第一功函数膜的工艺包括各向同性的刻蚀工艺。

18.如权利要求7所述的半导体结构的形成方法，其特征在于，在形成所述栅介质层的步骤中，位于所述阻挡层底面的栅介质层用于作为停止层；所述半导体结构的形成方法还包括：在形成所述第一栅极材料层和第二栅极材料层之后，去除高于所述停止层顶面的第一栅极材料层和第二栅极材料层、以及所述阻挡层，剩余的所述第一栅极材料层用于作为第一栅极结构，剩余的所述第二栅极材料层用于作为第二栅极结构。

19.如权利要求18所述的半导体结构的形成方法，其特征在于，去除高于所述停止层顶面的第一栅极材料层和第二栅极材料层、以及所述阻挡层的步骤包括：以所述阻挡层的顶面为停止位置，对所述第一栅极材料层和第二栅极材料层进行第一平坦化处理；以所述停止层的顶面为停止位置，对所述第一栅极材料层和第二栅极材料层以及阻挡层进行第二平坦化处理。

20.如权利要求7至19任一项所述的半导体结构的形成方法，其特征在于，所述牺牲鳍部的材料包括锗化硅、磷化硅、碳氧化硅和氧化铪中的一种或多种。

21.如权利要求7至19任一项所述的半导体结构的形成方法，其特征在于，所述阻挡层的材料包括硅、氧化硅、氮化硅和氮氧化硅中的一种或多种。

22.如权利要求7至19任一项所述的半导体结构的形成方法，其特征在于，形成所述阻挡层的步骤中，所述阻挡层的厚度为1nm至5nm。

23.如权利要求7至19任一项所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在形成所述器件鳍部之后，且在形成所述伪栅结构之前，在所述衬底上形成围绕所述器件鳍部的隔离层，所述隔离层的顶部低于所述器件鳍部的顶部；

在形成所述源漏掺杂区之后，且在去除所述牺牲栅极和牺牲鳍部之前，在所述伪栅结构侧部的隔离层上形成层间介质层，覆盖所述源漏掺杂区。