CN116415533A - 一种片上处理器的可测试性设计方法 - Google Patents
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Abstract
本发明公开了一种片上处理器的可测试性设计方法，包括：根据芯片的结构划分出不同的内核，获取不同内核的关键特征，为其设定***扫描链的数量和测试控制器的类型；对核中扫描链进行基于时序性压缩架构的解压缩和压缩，使扫描链在实际各核的测试中数量增加，长度减小，从而获得更短的测试时间；对SoC层***数据选择电路将各个内核连接起来通过顶层控制器进行控制，继而可以控制在不同的状态下测试不同的内核，提升测试效率；最后，对SoC层***边界扫描链，测试芯片的信号输入输出能力。本发明通过对芯片进行内核划分，压缩内核中扫描链数量，并通过数据选择器和控制器控制不同内核分别测试，在现有技术下使得芯片测试的时间大大缩短。
Description
技术领域
本发明属于集成电路可测试性设计技术领域。
背景技术
随着集成电路工艺尺寸的不断缩小和芯片复杂程度的不断提高，集成电路产业对芯片的测试提出了更高的要求。因此，可测试性设计作为芯片测试技术中不可或缺的一环，也面临着更大的挑战。芯片可测试性技术主要是为了测试芯片再生产过程中可能产生的物理缺陷，由这些物理缺陷导致芯片功能的故障(如固定故障，跳变故障)，其中的关键技术是将电路中的寄存器替换成扫描寄存器，通过扫描使能信号控制各扫描寄存器处于shift或capture阶段，对芯片进行扫描测试。对于大型的片上***，芯片更加模块化、复杂化，以往的对整个芯片进行扫描链***再通过自动测试向量生成工具推导测试向量的方法会大大降低DFT(Design For Test，可测试性设计)工具的测试效率，延长测试时间。通过对大型片上***制定模块化测试方案可以优化测试过程，通过时序性压缩架构对扫描链进行压缩，进而提升测试效率，优化测试时间。
发明内容
发明目的：为解决现有芯片可测试设计过程中针对大型片上***的测试架构单一、扫描测试时间长、效率低的问题，提供一种针对SoC的芯片可测试性设计方法，从测试架构、测试效率、测试时间方面对以往技术进行优化，既能针对片上***的结构划分出出合理测试逻辑，又能利用时序性的压缩逻辑架构提高芯片测试的效率，降低测试时间。
技术方案：一种片上处理器的可测试行设计方法，包括：根据芯片结构为其划分出不同的内核，根据不同内核的关键特征，设定***用于扫描测试的扫描链的数量以及扫描链输入/输出端口，并设定测试控制器的类型；针对划分出来的每个内核，根据设定好的扫描链数量，为其***扫描链，并对扫描链进行基于时序压缩架构的解压缩和压缩；在SoC层***顶层控制器，并在顶层控制器和内核之间***数据选择电路进行测试选择；在SoC层***边界扫描链，测试芯片输入/输出端口并控制定成控制器。
进一步的，所述关键特征包括：核内时序逻辑单元的数目、时钟信号和复位信号的数量和具体功能；所述测试控制器用于通过控制信号端使内核处于不同类型的测试模式中，所述测试模式包括wrp_if、wrp_of、scan。
进一步的，所述对扫描链进行基于时序压缩架构的解压缩和压缩，具体包括：
a：设置N条扫描输入通道，1条扫描输出通道，将***的扫描链通过时序性压缩架构进行解压缩，解压至M条扫描链，M>N，并通过DTF工具的扫描链平衡功能分配每条链路上的寄存器个数；
在解压缩过程中，通过建立输入端种子值seed的伪随机线性异或函数，将一位信号解压缩为多比特的伪随机数据流，获得扫描链的解压缩结果，该过程由压缩模式下的时钟信号进行控制；所述时序压缩架构中的解压缩结构由PRPG Shadow、PRPG、Care PRPG、CARE Shadow、CARE phase-shifter组成，其中PRPG用于根据输入的种子值seed产生一个线性异或函数，通过对移位控制信号进行置位，将种子值seed加载到PRPG中，并进行移位使其通过一个或多个扫描寄存器；当PRPG装载结束且移位控制信号释放后，PRPG产生一个伪随机序列；Care PRPG用于产生针对特性类型的故障模型相对应的伪随机序列，其输入种子值为ATPG工具根据故障类型所提供的数据；PRPG继续驱动CARE Shadow，CARE Shadow是一个寄存器，当ATPG工具处于低功耗模式时使用，用于使扫描数据在移位阶段保持不变；CAREShadow驱动CARE phase-shifter，所述CARE phase-shifter由多组异或门组成，用于展宽PRPG产生的数据流位数；
b：将解压缩后的M条扫描链路输入时序压缩架构中进行压缩，使其仅使用一条扫描输出通道；所述时序性压缩架构基于MISR，将多比特数据经过多重异或逻辑压缩至一位的数据输出；
c：对配置好的核内扫描链架构进行综合。
进一步的，在解压缩步骤所用到的多比特移位寄存器，需要根据扫描输出端口的数量，在普通移位寄存器的基础上打断Q端，并在每一个Q端到D端的通路上***或逻辑，且输入分别来自上一位的Q端值和经过解压缩器中异或解压缩逻辑得到的本位输入值，当移位信号Shift置1时，进入capure阶段，当Shift信号置0时，进入shift阶段，从而进一步对扫描输出通路进行压缩。
进一步的，在SoC层***顶层控制器，并在顶层控制器和核之间***数据选择电路进行测试选择，具体包括以下步骤：
a：通过数据选择电路控制每个内核的测试，对数据选择电路输入端信号进行对应的编码，选择不同的内核，输入扫描使能信号进行选定内核的测试；
b：将数据选择电路输出端接入芯片顶层的控制器top server中，选定需要测试的内核后，进而控制核中1687IP的测试模式端口。
进一步的，在芯片顶层输入输出端口***边界扫描寄存器，并串成所述边界扫描链，用于针对输入输出引脚的功能性测试。
有益效果：本发明在片上***整体结构的基础上对芯片进行内核划分，确定出不同的测试区域，并根据每个内核特点具有针对性的设置测试模式、扫描链架构、控制器类型。针对每个相对独立的片上***内核，根据其内部时钟、复位信号数目及功能，内部时序逻辑单元数目，确定扫描链架构及具体测试细节，并创造性的使用一种基于时序性压缩架构的扫描链压缩方法，从而提高了测试效率，大大缩短测试时间，节约了扫描输入/输出端口资源。本发明还设计了用于控制不同内核的数据选择器及相应的顶层控制器，合理地控制测试顺序，提高测试效率，避免冗余测试。最后，本发明针对片上***用于通信的端口***了边界扫描链，确保测试方法的合理性和整体性，通过测试向量生成和仿真确保了本发明的可行性。
附图说明
图1为本发明方法的流程框图；
图2为本发明实施例中片上***可测试性设计架构图；
图3为本发明方法中使用的时序性压缩架构下加压缩器结构图；
图4为本发明方法中使用的PRPG寄存器电路图；
图5为本发明方法中使用的多比特移位寄存器电路图；
图6为本发明实施例中的测试覆盖率结果。
具体实施方式
下面结合实施例及附图对本发明作进一步详细的描述。
如图1所示，一种片上处理器的可测试行设计方法，包括以下步骤：
步骤1：根据芯片结构为其划分出不同的内核core 0、core 1…。
步骤2：根据不同内核的关键特征，设定***用于扫描测试的扫描链的数量以及扫描链输入/输出端口，并设定测试控制器的类型。
本实施中，片上处理器测试电路架构如图2所示，对整块芯片划分出两个核core0，core1。针对两个内核，将其原本的功能时钟信号func_clk定义为快时钟fase_clk，另外创建一个用于ATE机台测试的慢时钟信号ate_clk，保留其原本的复位控制信号。分别对两个核应用时序性压缩架构，图中的Coedc是压缩控制部分；对core0和core1分别***1687IP作为控制core level测试模式的控制器。在顶层，通过top server将两个1687控制器统一起来，作为顶层控制器，用于控制每核的测试顺序及测试模式。同时，设置顶层端口接入控制器(TAP Contorl)用于控制整个芯片边界的输入输出端口进行边界测试。
具体的，根据划分出的不同芯片内核，根据其核内时序逻辑单元的数目、时钟信号和复位信号的数量和具体功能，分配不同测试模式下所使用的时钟和复位信号，其中，对于wrp_if，wrp_of，scan模式，将fast_clk作为其捕获行为的时钟capture clock，将ate_clk作为其移位行为的时钟shift clock；对于压缩模式，单独创建并采用用于控制压缩器/解压缩器的时钟，复位信号直接使用原芯片的复位信号即可。由于本实施例中每个核含有约十二万个寄存器，为使每条扫描链不会过短或过长，需设置180条压缩扫描链，为了尽可能节约输入输出扫描端口，设置15个扫描输入端口，对于扫描输出端口，由于使用本发明中的时序性压缩架构，通过多比特移位寄存器可以实现多位数据输入，一位数据输出，因此可以设置为仅一个扫描输出端口。
步骤3：配置芯片的测试模式，包括：
步骤3-1：根据本实施例中设置的15条扫描输入通道，1条扫描输出通道，将输入扫描链通过时序性压缩架构进行解压缩，解压至180条扫描链，并通过DTF工具的扫描链平衡功能分配每条链路上的寄存器个数，使得整体的寄存器移位时间合理缩短。
本发明中使用的时序性压缩架构具体如图3所示，在解压缩过程中，通过建立输入端seed的伪随机线性异或函数，将一位信号解压缩为多比特的伪随机数据流，获得输入扫描链的解压缩结果，该过程由压缩模式下的时钟信号进行控制。时序压缩架构中的解压缩器由PRPG Shadow、PRPG、Care PRPG、CARE Shadow、CARE phase-shifter组成，其中PRPG(Pseudo Radompatten Generation,伪随机向量生成器)用于根据输入的现有数据字(即种子值seed)产生一个线性异或函数，其内部结构如图4所示。通过对移位控制信号进行置位，将种子植seed(即输入的第一个数据)加载到PRPG中，并进行移位使其通过一个或多个扫描寄存器；当PRPG装载结束且移位控制信号释放后，PRPG就产生一串数据，该数据形式上是随机序列，实际上是输入种子值的函数，每一个种子值在输入PRPG后都会产生相对应的伪随机序列。CARE PRPG用于产生针对特性类型的故障模型相对应的伪随机序列，因此其输入种子值为ATPG工具根据故障类型所提供的数据。CARE PRPG继续驱动CARE Shadow，CAREShadow是一个寄存器，当ATPG工具处于低功耗模式时使用，该寄存器可以使扫描数据在移位阶段保持不变，从而不对CARE PRPG进行干扰。CARE Shadow寄存器驱动CARE phase-shifter(组合解压缩逻辑)，该CARE phase-shifter由多组异或门组成，用于展宽PRPG产生的数据流位数，因此可以继续驱动数量庞大的扫描链。
其中，在解压缩步骤所用到的多比特移位寄存器，需要根据扫描输出端口的数量，在普通移位寄存器的基础上打断Q端，并在每一个Q端到D端的通路上***或逻辑，且输入分别来自上一位的Q端值和经过解压缩器中异或解压缩逻辑得到的本位输入值，当移位信号Shift置1时，进入capure阶段，当Shift信号置0时，进入shift阶段，从而进一步对扫描输出通路进行压缩。
步骤3-2：将解压缩后的150条扫描链路输入时序性压缩架构中进行压缩，使其仅使用一条扫描输出通道。本设计中使用是时序性压缩架构基于MISR(Multi Bit ShiftRegister，多比特移位寄存器)，将多比特数据经过多重异或逻辑压缩至一位的数据输出，从而大大节省了扫描输出信号占用的资源，多比特移位寄存器结构如图5。
步骤3-3：对配置好的核内扫描链架构进行综合。
步骤3-4：通过自动测试向量生成推导出对应的测试向量，施加到综合后的电路中，并进行仿真验证。
步骤4：在SoC层***顶层控制器，并在顶层控制器和核之间***数据选择电路进行测试选择，具体包括以下步骤：
步骤4-1：在片上***顶层，通过给电路施加多路选择器将各个内核统一起来，控制每个内核的测试，对多路选择器输入端信号进行对应的编码，选择不同的内核，输入扫描使能信号进行选定内核的测试。
进一步的，对于芯片顶层选择控制器的输入控制信号，以及芯片整体的测试模式控制信号，通过顶层控制器top server进行统一控制，将数据选择电路输入端信号连接到顶层芯片的控制器top server中，由top server中的模式选择端口控制数据选择电路的输入码序列，以及其他测试模式。
步骤4-2：将数据选择电路输出端接入芯片顶层的控制器top server中，选定需要测试的内核后，进而控制核中1687IP的测试模式端口。
步骤5：在芯片顶层***边界扫描链，对整体测试电路综合、仿真。
步骤5-1：在芯片顶层输入输出端口***边界扫描寄存器，并串成边界扫描链，用于针对输入输出引脚的功能性测试并控制定成控制器，提高芯片测试方法的完整性和有效性。
步骤5-2：对整个***扫描链、控制器及边界扫描链的片上***进行综合。
步骤5-3：通过自动测试向量生成工具推导出相应的测试向量，并施加到片上***的顶层进行仿真验证，得到本技术方法下整体的测试覆盖率：固定故障模型下98.49％，传输故障模型下84.56％，如图6所示。
Claims (6)
1.一种片上处理器的可测试行设计方法，其特征在于，包括：根据芯片结构为其划分出不同的内核，根据不同内核的关键特征，设定***用于扫描测试的扫描链的数量以及扫描链输入/输出端口，并设定测试控制器的类型；针对划分出来的每个内核，根据设定好的扫描链数量，为其***扫描链，并对扫描链进行基于时序压缩架构的解压缩和压缩；在SoC层***顶层控制器，并在顶层控制器和内核之间***数据选择电路进行测试选择；在SoC层***边界扫描链，测试芯片输入/输出端口并控制定成控制器。
2.根据权利要求1所述的片上处理器的可测试行设计方法，其特征在于，所述关键特征包括：核内时序逻辑单元的数目、时钟信号和复位信号的数量和具体功能；所述测试控制器用于通过控制信号端使内核处于不同类型的测试模式中，所述测试模式包括wrp_if、wrp_of、scan。
3.根据权利要求1所述的片上处理器的可测试行设计方法，其特征在于，所述对扫描链进行基于时序压缩架构的解压缩和压缩，具体包括：
a：设置N条扫描输入通道，1条扫描输出通道，将***的扫描链通过时序性压缩架构进行解压缩，解压至M条扫描链，M>N，并通过DTF工具的扫描链平衡功能分配每条链路上的寄存器个数；
在解压缩过程中，通过建立输入端种子值seed的伪随机线性异或函数，将一位信号解压缩为多比特的伪随机数据流，获得扫描链的解压缩结果，该过程由压缩模式下的时钟信号进行控制；所述时序压缩架构中的解压缩结构由PRPG Shadow、PRPG、Care PRPG、CAREShadow、CARE phase-shifter组成，其中PRPG用于根据输入的种子值seed产生一个线性异或函数，通过对移位控制信号进行置位，将种子值seed加载到PRPG中，并进行移位使其通过一个或多个扫描寄存器；当PRPG装载结束且移位控制信号释放后，PRPG产生一个伪随机序列；Care PRPG用于产生针对特性类型的故障模型相对应的伪随机序列，其输入种子值为ATPG工具根据故障类型所提供的数据；PRPG继续驱动CARE Shadow，CARE Shadow是一个寄存器，当ATPG工具处于低功耗模式时使用，用于使扫描数据在移位阶段保持不变；CAREShadow驱动CARE phase-shifter，所述CARE phase-shifter由多组异或门组成，用于展宽PRPG产生的数据流位数；
b：将解压缩后的M条扫描链路输入时序压缩架构中进行压缩，使其仅使用一条扫描输出通道；所述时序性压缩架构基于MISR，将多比特数据经过多重异或逻辑压缩至一位的数据输出；
c：对配置好的核内扫描链架构进行综合。
4.根据权利要求3所述的片上处理器的可测试行设计方法，其特征在于，在解压缩步骤所用到的多比特移位寄存器，需要根据扫描输出端口的数量，在普通移位寄存器的基础上打断Q端，并在每一个Q端到D端的通路上***或逻辑，且输入分别来自上一位的Q端值和经过解压缩器中异或解压缩逻辑得到的本位输入值，当移位信号Shift置1时，进入capure阶段，当Shift信号置0时，进入shift阶段，从而进一步对扫描输出通路进行压缩。
5.根据权利要求1所述的片上处理器的可测试行设计方法，其特征在于，在SoC层***顶层控制器，并在顶层控制器和核之间***数据选择电路进行测试选择，具体包括以下步骤：
a：通过数据选择电路控制每个内核的测试，对数据选择电路输入端信号进行对应的编码，选择不同的内核，输入扫描使能信号进行选定内核的测试；
b：将数据选择电路输出端接入芯片顶层的控制器top server中，选定需要测试的内核后，进而控制核中1687IP的测试模式端口。
6.根据权利要求1所述的片上处理器的可测试行设计方法，其特征在于，在芯片顶层输入输出端口***边界扫描寄存器，并串成所述边界扫描链，用于针对输入输出引脚的功能性测试。
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Cited By (1)
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|---|---|---|---|---|
| CN116774018A (zh) * | 2023-08-22 | 2023-09-19 | 北京芯驰半导体科技有限公司 | 一种芯片测试方法、装置及电子设备 |
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2023
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| CN116774018A (zh) * | 2023-08-22 | 2023-09-19 | 北京芯驰半导体科技有限公司 | 一种芯片测试方法、装置及电子设备 |
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