KR19980032360A - 반도체 집적회로의 스캔시험방법 - Google Patents

반도체 집적회로의 스캔시험방법 Download PDF

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Abstract

반도체 집적회로를 동작시켜 내장하는 복수의 FF1에 데이터를 래치시킨 후, 시험모드접속으로 전환한다. 시험모드접속에서는 예를 들면 FF가 복수단 접속된 스캔패스101∼10m과, 그것과 쌍을 이루는 스캔패스111∼11m으로 구성된다. 쌍의 한편의 스캔패스111∼11m에 다른쪽의 스캔패스101∼10m의 래치데이터의 기대치를 기록하며, 이들을 시프트 동작시키면, 배타적 논리합회로121∼12m에 의해 래치데이터와 기대cl의 비교가 차례로 행해져, 논리합회로13이 반도체 집적회로의 동작이 정상인가 아닌가를 나타내는 데이터를 차례로 출력한다. 래치 데이터와 기대치가 일치하고 있는 한, 논리합회로13로부터는 0이 출력된다.

Description

반도체 집적회로의 스캔시험방법
본 발명은 반도체 집적회로중의 복수의 플립플롭의 래치 상태로부터 그 반도체 집적회로의 동작이 정상인가 아닌가를 판정하는 반도체 집적회로의 스캔시험방법에 관한 것이다.
종래, 이러한 분야의 기술로서는 예를 들면 다음과 같은 문헌에 표시된 것이 있었다.
문헌: 일본 특개소 61-217839호 공보
반도체 집적회로가 정상으로 동작하는가 아닌가를 판정하기 위해서 스캔시험이 행하여진다. 종래의 스캔시험방식의 하나로서는 반도체 집적회로내부의 플립플롭을 전부 직렬로 접속하여 한 가닥의 스캔패스를 형성하고, 이 플립플롭에 기억된 데이터를 시프트 시켜 외부로 출력시키며 그것을 미리 준비된 기대값과 대조함으로서 이 반도체 집적회로의 동작이 정상인가 아닌가를 판정하고 있다. 이 방법으로서는 판정을 할 때에 적어도 플립플롭의 수의 클럭이 필요하게 되어 시험시간이 길게 된다고 하는 문제가 있었다. 이 문제를 해결하기 위해서 상기 문헌에서는 플립플롭을 대략 동수 씩 직렬로 접속한 복수의 스캔패스를 형성하고, 그 복수의 스캔패스의 최후미의 출력의 모든 배타적 논리합을 취한다. 그들의 배타적 논리합의 결과와 미리 정해진 기대값과 대조하여 반도체 집적회로에 대한 판정을 하도록 하고 있다.
그러나, 상기 문헌에 표시된 종래의 반도체 집적회로의 스캔시험방법에서는 다음과 같은 과제가 있었다. 각 플립플롭의 데이터를 전부 외부에 쉬프트 시키기 위한 클럭 수를 적게할 수 있지만 복수의 스캔패스의 최후미의 출력의 모든 배타적 논리합을 취하기 때문에 그 배타적 논리합에 대한 기대값이 복잡해진다는 과제가 있었다.
그러므로, 상술의 관점에서, 복수의 플립플롭을 가지는 반도체 집적회로상의 스캔시험을 처리하는 데 요구되는 시간을 짧게하는 데 본 발명의 목적이 있다.
또 다른 본 발명의 목적은 반도체 집적회로에서 고장 진단을 쉽게 얻는데 있다.
그래서, 본 발명은 데이터를 입력하기 위한 복수의 데이터 단자를 포함하고, 해당 논리회로에서 전송된 데이터를 각각 저장하기 위한 복수의 플립플롭을 가지는 반도체 집적회로를 제공하는 데 있다. 복수의 플립플롭은 제 1 제어신호에 응답하는 제 1 플립플롭군과 제 2 제어신호에 응답하는 제 2 플립플롭을 구비한다. 제 1 플립플롭군을 구성하는 각 플립플롭은 출력단자, 대응 논리회로의 하나에서 신호를 수신하기 위한 제 1 입력단자와, 제 1 플립플롭군을 구성하는 다른 플립플롭의 각각의 출력단자에 도통하게 접속되는 제 2 입력단자 또는 대응 하나의 데이터 단자와, 제 1 제어 신호에 응답해서 제 1 및 제 2 입력단자중 하나에 수신되는 신호를 선택적으로 출력하기 위한 선택회로와, 제 1 클럭신호에 응답해서 선택회로의 출력을 래치하고 출력단자로 부터 출력하기 위한 제 1 래치회로를 포함한다. 제 1 플립플롭군의 각 플립플롭은 각각이 제 1 제어 신호에 응답하는 복수의 제 1 스캔 패스회로를 구성함과 동시에 직렬로 접속된 소정수의 플립플롭을 가지고, 제 1 클럭신호에 응답해서 하나의 데이터 단자에서 다음단의 플립플롭으로 입력되는 데이터를 연속해서 전송한다. 또한, 제 2 플립플롭군을 구성하는 각 플립플롭은 대응하는 하나의 논리회로에서 신호를 수신하기 위한 제 3 입력 단자와, 제 2 플립프롭군을 구성하는 다른 플립플롭의 각각의 출력단자에 도통 접속되는 제 4 입력단자, 또는 대응하는 하나의 데이터 단자와, 제 2 제어신호에 응답해서 제 3 및 제 4 입력단자 중 하나를 선택하고 그로부터 선택 입력단자에서 신호를 출력하는 선택회로와, 제 2 클럭신호에 응답해서 선택회로의 출력을 래치하고출력단자에서 출력하기 위한 제 2 래치회로를 포함한다. 제 2의 플립플롭군의 각 플립플롭은 각각이 제 2 제어 신호에 응답하는 복수의 제 2 스캔 패스회로를 구성함과 동시에 직렬로 접속된 소정수의 플립플롭을 가지고, 제 2 클럭신호에 응답해서 하나의 데이터 단자에서 다음단의 플립플롭으로 입력되는 데이터를 연속해서 전송한다.
또한, 반도체 집적회로는 제 1 스캔 패스회로의 출력과 제 1 스캔 패스회로에 각각 대응하는 제 2 스캔 패스회로의 출력의 일치를 각각 검출하기 위한 복수의 일치검출회로와 복수의 일치 검출회로로부터 출력된 결과에 대응하는 일치검출정보를 출력하기 위한 논리회로를 가진다. 그래서, 상술의 목적을 달성하기 위한것이 본 발명의 목적이다.
또한, 본 발명은 데이터를 입력하기 위한 복수의 데이터 단자를 포함하는 대응하는 논리회로에서 전송된 데이터를 각각 저장하기 위한 복수의 플립플롭을 가지는 반도체 집적회로를 제공하는 것이다. 복수의 플립플롭은 제 1의 제어 신호에 응답하는 제 1 플립플롭군과 제 2 제어신호에 응답하는 제 2 플립플롭군을 구비한다. 제 1 플립플롭군을 구성하는 각 플립플롭은 출력단자, 대응하는 하나의 논리회로에서 신호를 수신하기 위한 제 1 입력단자와,제 1 플립플롭군으로 구성되는 다른 플립플롭의 각가가의 출력단자에 도통 전속되는 제 2 입력단자, 또는, 대응하는 하나의 데이터 단자와,제 1 제어 신호에 응답해서제 1 및 제 2 입력단자 중 하나에 수신되는 선택적으로 출력하기 위한 선택회로와, 제 1 클럭신호에 응답해서 선택회로의 출력을 래치하여 출력단자로 부터 출력하기 위한 제 1 래치회로를 포함한다. 또한, 제 1 플립플롭군의 각 플립플롭은 제 1 제어신호에 각각 응답하는 복수의 제 1 스캔패스회로를 구성하고직렬로 접속된 소정수의 플립플롭을 가지며, 하나의 데이터 단자에서 입력된 데이터를 제 1 클럭신호에 응답하는 다음단의 플립플롭으로 연속 전송한다. 또한, 제 2 플립플롭군을 구성하는 각 플립플롭은 대응하는 하나의 논리 플롭플롭에서 신호를 수신하기 위한 제 3입력단자와, 제 2 플립플롭군을 구성하는 다른 각 플립플롭의 출력단자에 도통 전속되는 제 4 입력단자, 또는, 대응하는 하나의 데이터 단자와, 제 2 제어신호에 응답하는 제 3 및 제 4 입력단자중 하나를 선택하여 그로부터 선택된 입력단자에서 신호를 출력하는 선택회로와, 제 2 클럭신호에 응답해서 선택회로의 출력을 래치하여 출력단자로 부터 출력하기 위한 제 2 래치회로를 구비한다. 제 2 플립플롭군의 각 플립플롭은 각각이 제 2 제어신호에 응답하는 복수의 제 2 스캔패스회로를 구성하고, 직렬로 접속된 소정수의 플립플롭을 가지며, 하나의 데이터 단자에서 입력된 데이터를 제 2 클럭신호에 응답하는 다음단의 플립플롭으로 연속 전송한다. 또한, 반도체 집적회로는 제 1 스캔 패스회로를 구성하는 플립플롭의 각 하나의 출력과 제 2 스캔패스 회로를 구성하는 플립플롭의 각 하나의 출력의 일치를 각각 검출하기 위한 복수의 일치검출회로와, 제 1 스캔 패스회로를 구성하는 플립플롭의 각 하나의 출력에 각각 대응하는 상기 각 하나의 출력과, 복수의 일치 검출회로로 부터 출력된 결과에 대응하여 제 1 일치 검출 정보를 출력하기 위한 복수의 제 1 논리 회로와, 제 1 논리회로로 부터 출력된 결과에 대응하는 제 2 일치검출 정보를 출력하기 위한 제 2 논리회로를 가진다.
도 1은 본 발명의 제 1의 실시형태의 반도체 집적회로의 스캔시험방법으로 사용하는 플립플롭의 시험모드접속을 도시한 도면.
도 2는 도 1의 스캔패스10M(M=1,2,…m)의 주변회로를 나타내는 회로도면.
도 3은 도 2중의 플립플롭10-1∼10-4의 내부구조를 나타내는 회로도면.
도 4는 도 2의 클럭 선택회로17a의 다른 구성 예(No.1)를 도시한 도면.
도 5는 도 2의 클럭 선택회로17a의 다른 구성 예(No.1)를 도시한 도면.
도 6은 도 1의 스캔패스11M의 주변회로의 구조를 나타내는 회로도면.
도 7은 도 6중의 플립플롭11-1∼11-4의 내부구조를 나타내는 회로도면.
도 8은 도 1중의 신호Scl0과 신호Sc11을 도시한 도면.
도 9는 도 1의 스캔시험방법의 타임 차트.
도 10은 본 발명의 제 2의 실시형태의 반도체 집적회로의 스캔시험방법으로 사용하는 플립플롭의 시험 모드접속을 나타내는 회로도면.
도 11은 도 10의 스캔시험방법의 타임 차트.
* 도면의 주요부분에 대한 부호의 설명
1,10-1∼10-4,11-1∼11-4 : 플립플롭
101∼10m,111∼11m: 쌍을 이루는 스캔패스
121∼12m,121∼12m,411∼41m,421∼42m,431∼43m,441∼44m: 배타적 논리합회로(비교수단)
13,451∼45m,46 : 논리합회로(논리수단)
Scl0,Sc11 : 컨트롤신호
발명의실시의형태
(제 1의 실시형태)
도 1은 본 발명의 제 1의 실시형태의 반도체 집적회로의 스캔시험방법으로 사용하는 플립플롭의 시험모드 접속을 도시한 도면이다. 이 반도체 집적회로는 복수의 플립플롭(이 이후로 부터 FF라고 한다)1을 가지고 있다. 이들의 FF1은 통상 모드 동작으로서는 집적회로로서의 원래의 동작을 하기 위해서 통상모드접속으로 되어 있지만, 반도체 집적회로의 시험을 행하는 시험모드에서는 도 1과 같이 시험모드접속으로 설정할 수 있도록 되어 있다. 시험모드접속에서는 FF1이 예를 들면 4단 직렬로 접속되어 m(임의의 정수)가닥의 제 1의 스캔패스101∼10m이 구성되어 FF1이 예를 들면 4단 직렬로 접속되어 m 가닥의 제 2의 스캔패스111∼11m이 구성된다. 각 스캔패스101∼10m과 스캔패스111∼1m로 m쌍의 스캔패스쌍이 형성하도록 되어 있다. 후술하지만 이 반도체 집적회로는 쌍을 이루는 각 스캔패스101∼10m과 각 스캔패스111∼11m중 어느 한편만을 선택하여 시프트레지스터로서의 쉬프트 동작을 하여 다른쪽의 스캔패스에 있어서의 FF1의 기대치를 격납할 수 있도록 되어 있다. 또, 각 스캔패스101∼10m과 각 스캔패스111∼11m의 양쪽을 시프트레지스터로서 동작시키는 것도 가능한 구성으로 되어 있다.
쌍을 이루는 스캔패스101및 스캔패스111의 출력단의 FF1에는 스캔패스 쌍에 대응하여 설치된 비교수단인 배타적 논리합회로121이 접속되어 있다. 마찬가지로, 각 스캔패스102∼10m및 스캔패스112∼11m의 출력단의 FF1에는 스캔패스 쌍에 대응하여 설치된 비교수단인 배타적 논리합회로122∼12m이 각각 접속되어 있다. 이들의 배타적 논리합회로121∼12m의 출력측에 논리수단인 논리합회로13이 접속되어, 그 논리합회로13의 출력측이 출력단자14에 접속되어 있다.
각 스캔패스101∼10m의 초단의 FF은 복수의 입력단자151∼15m에 각각 접속되고, 각 스캔패스111∼11m의 초단의 FF1은 복수의 단자161∼16m에 각각 접속되어 있다. 각 스캔패스101∼10m의 4단의 FF1의 클럭 단자에는 클럭신호 전달선 L10이 접속되어 있다. 클럭신호 전달선 L10은 클럭 선택회로17a에 접속되어 있다. 각 스캔패스101∼10m의 4단의 FF1의 클럭 단자에는 단자18로부터의 제어신호인 컨트롤신호Sc10이 공통으로 주어지도록 되어 있다.
한편, 각 스캔패스101∼10m의 4단의 FF1의 클럭 단자에는 클럭신호 전달선 L11이 공통으로 접속되어 있다. 클럭신호 전달선 L11은, 클럭 선택회로17b에 접속되어 있다. 각 스캔패스111∼11m의 4단의 FF1의 컨트롤단자에는 단자19로부터의 제어 신호인 컨트롤신호Sc11이 공통으로 주어지도록 되어 있다. 시험모드 접속은 통상모드로 동작할 때의 각 FF1의 래치 상태를 어느 시점에서 보기 위해서 설정되는 시점에서 보기 위해서 설정되는 접속이고, 도 1의 시험모드접속에의 전환은 컨트롤 신호Sc10, Sc11로 행하여진다. 이 변환을 실현하기 위해서 반도체 집적회로의 각 스캔패스를 구성하는 FF의 주변회로는 예를 들면 이하에 나타내는 구성으로 되어 있다.
도 2는 도 1의 스캔패스10M(M=1,2, …m)의 주변회로를 나타내는 회로도이다.
스캔패스10M중의 4단의 FF을 10-1∼10-4로 한다. 단자15M과 FF10-1과의 사이에는, 통상모드로 동작을 하는 논리회로20-1 이 있어 각 FF10-2∼10-4의 사이에는 논리회로20-2∼20-4가 존재한다.
FF10-1에는 단자15M상의 데이터와 논리회로20-1이 출력하는 데이터가 입력되는 접속으로 되어 있다. 마찬가지로 각 FF10-2∼10-4에는 전단의 FF10-1∼10-3의 출력데이터와, 그들의 사이에 존재하는 논리회로20-2∼20-4의 출력데이터가 각각 입력되는 접속으로 되어 있다. 요컨대, 각 FF10-1∼10-4에는 각각 2개의 데이터가 주어지도록 되어있다. FF10-4의 출력측이 배타적 논리합회로12M에 접속되어 있다. 각 FF10-1∼10-4의 클럭 단자에는 클럭 선택회로17a에서 클럭 신호전달선L10을 통해 주어진 클럭신호CK가 입력되는 구성으로 되어 있다.
도 3은, 도 2중의 FF10-1∼10-4의 내부 구조를 나타내는 회로도면이다. 각 FF10-1∼10-4는 입력측에 설치된 멀티플렉서(MUX)1a와 래치부1b로 각각 구성되어 있다. 멀티플렉서1a는 컨트롤신호Scl0에 따라서 전술한 2개의 입력데이터를 선택하는 것이다. 래치부1b는 클럭 선택회로17a에서 주어진 클럭신호CK에 동기 하여 그 멀티플렉서1a가 선택한 데이터를 래치 하는 것이다. 예를 들면, 컨트롤신호 Sc10이 0으로 통상모드가 지시될 때, 각 FF10-1∼10-4중의 멀티플렉서1a는 논리회로20-1∼20-4의 출력데이터를 각각 선택한다. 이에 따라, FF10-1∼10-4는 통상모드 접속이 되어 각 논리회로20-1∼20-4의 출력데이터를 각각 격납하도록 기능한다.
컨트롤신호Scl0이 1로 되어 시험모드가 지시될 때, FF10-1중의 멀티플렉서1a는 단자15M상의 데이터를 선택한다. 마찬가지로, 각 FF10-2∼10-4중의 멀티플렉서1a는 전단의 FF10-1∼10-3의 격납한 데이터를 각각 선택한다. 이에 따라, FF10-1∼10-4로 이루어지는 스캔패스10M은 시험모드접속으로 되어, 시프트레지스터로서 기능 하는 것이 가능하게 된다.
한편, FF10-1∼10-4의 클럭 단자에 주어지는 클럭신호CK는 클럭 선택회로17a로부터 주어진다. 클럭 선택회로17a에는 컨트롤신호Sc10, Sc11과,2종류의 클럭 clk와 클럭 schclk가 입력된다. 클럭 선택회로17a는 컨트롤신호Sc10, Sc11의 레벨의 조합에 따라서, 클럭 clk 또는 클럭 schclk를 선택하여 클럭신호CK로서 출력하는 기능을 가지고 있다. 클럭 clk는 통상 동작모드와 시험모드에서, 후술하는 기대치를 격납할 때와 격납한 데이터를 출력할 때의 FF10-1∼10-4의 제어용의 타이밍신호이다. 클럭 schclk는 예를 들면 고전위 레벨에 고정된 것이다. 클럭 schclk는 스캔패스10M과 쌍을 이루는 스캔패스11M으로 기대치를 격납할 때에, 이 스캔패스10M중의 FF10-1∼10-4에 격납하고 있는 데이터를 유지하기 위해서 준비된 것이며, 그 FF10-1∼10-4의 시프트동작을 금지하는 것이다.
이 클럭 선택회로17a는 각 컨트롤신호Scl0, Sc11이 공히 0, 컨트롤신호Sc10이 1로 컨트롤신호Sc11이 0 및 각 컨트롤신호Sc10, Sc11이 공히 1일 때, 클럭 clk를 클럭신호CK로서 선택출력하는 구성으로 되어 있다. 또, 클럭 선택회로17a는 컨트롤신호Sc10이 0로 컨트롤신호Sc11이 1일 때, 클럭 schclk를 클럭신호CK로서 선택출력하는 구성으로 되어 있다.
따라서, 통상동작 모드가 선택되어 컨트롤신호Scl0, Sc11이 공히 0가 되는 경우, 각 FF10-1∼10-4는 클럭신호CK(클럭clk)에 동기 하여 논리회로20-1∼20-4의 출력데이터를 각각 격납한다. 또, 시험을 하기 위해서 컨트롤신호Scl0이 0 및 컨트롤신호Sc11이 1로 설정될 때에는 각 FF10-1∼10-4는 클럭 schclk에 따라서 동작이 억제되기 때문에, 그들에 격납된 데이터가 그대로 유지된다.
역으로, 컨트롤신호Scl0이 1로 컨트롤신호Sc11이 0일 때에는 FF 10-1∼10-4로 시프트레지스터가 구성되어 클럭신호CK로서 주어진 클럭 clk에 근거하여 단자15M에서 주어진 기대치가 시프트 하여 FF10-1∼10-4에 격납된다. 그 후, 컨트롤신호Scl0, Sc11을 공히 1로 하는 것으로, FF10-1∼10-4로 구성되는 시프트레지스터가, 클럭신호CK, 요컨대 클럭 clk에 근거하여 그들 FF10-1∼10-4에 격납되어 있던 기대치를 출력할 수 있다. 즉, 2개의 컨트롤신호Scl0, Sc11로 통상모드의 동작과 시험모드에서의 동작을 용이하게 바꿔 설정할 수 있는 구성으로 되어 있다.
도 4 및 도 5는 도 2의 클럭 선택회로17a의 다른 구성예(그의 1,2)를 도시한 도면이다.
클럭 선택회로17a는 도 4와 같은 멀티플렉서30으로 구성할 수도 있다. 이 멀티플렉서30은, 컨트롤신호SC10이 0일 때에, 클럭 clk을 클럭신호CK로서 선택하고, 컨트롤신호SC10이 1일 때에 클럭 schclk를 클럭신호CK로서 선택하며 이것을 클럭신호 전달선 L10으로부터 출력하는 기능을 가지고 있다. 이 클럭 선택회로17a를 멀티플렉서30으로 구성하는 경우, 외부에서 입력되는 클럭 clk, schclk의 입력상태를 다음과 같이 해 놓는다. 우선, 통상동작모드일 때에는 클럭 clk를 통상의 클럭신호와 같이, 미리 결정된 주기로 상승과 하강을 반복하도록 한다. 클럭 schclk의 분은 멀티플렉서30으로 선택되지 않기 때문에 어떠한 상태라도 된다. 시험모드에서 컨트롤신호Scl0이 0으로 컨트롤신호Sc11이 1일 때에는 클럭 clk는 하이 레벨 또는 로우레벨로 전위를 고정하도록 한다. 이것으로, 각 FF10-1∼10-4는 동작을 하지 않는다. 요컨대, 새로운 데이터를 격납 하지 않는다. 이 때에도 클럭 schclk의 분은 어떠한 상태라도 좋다. 또, 컨트롤신호Sc10이 1일 때에는 컨트롤신호Sc11이 0이라도, 1이라도, 클럭 schclk을 미리 결정된 주기로 상승과 하강을 반복하도록 한다. 클럭 clk는 멀티플렉서30으로 선택되지 않으므로 어떠한 상태라도 된다.
도 4와 같이 도 2의 클럭 선택회로17a를 대신해서 멀티플렉서30을 사용하는 것으로, 클럭 clk, schclk의 선택을 컨트롤신호Sc10, Sc11의 조합으로 판단하는 기능이 불필요하게 되며, 회로구성의 간이화와 동작의 고속화가 가능하게 된다. 즉, 장치 전체의 소형화와 처리 동작의 고속화를 기대할 수 있다. 또한, 클럭 선택회로17a는 도 5와 같은 클럭 제어회로31로 구성해도 된다. 클럭 제어회로31은 컨트롤신호Scl0 및 컨트롤신호Sc11의 조합에 의하여, 클럭 clk의 레벨을 제어하여 이것을 클럭신호CK로서 출력하는 것이다.
클럭 선택회로를 클럭 제어회로31에서 구성하는 경우 클럭 clk는 미리 결정된 주기로 상승과 하강을 반복하는 통상의 것으로도 된다. 컨트롤신호Scl0 및 컨트롤신호Sc11의 조합은 도 2의 클럭 선택회로17a의 경우와 마찬가지이며 각 컨트롤신호Scl0, Sc11이 공히 0, 컨트롤신호Sc10이 1로 컨트롤신호Sc11이 0 및 각 컨트롤 신호Sc10, Sc11이 공히 1일 때 클럭 clk가 그대로 클럭신호CK로서 출력된다. 또, 컨트롤신호Scl0이 0으로 컨트롤신호Sc11이 1일 때, 클럭 clk가 하이 레벨 또는 로우레벨의 전위에 고정되고, 그것이 클럭 제어회로31로부터 클럭신호CK로서 출력된다. 즉, 도 2와 같은 동작이 실현되는 것이다. 이와 같이, 클럭 선택회로17a 대신에, 클럭 선택회로를 도 5와 같은 클럭 제어회로31로 구성하면, 클럭 schc1k가 불필요하게 된다.
이상이 스캔패스10M의 주변회로이지만, 계속해서 스캔패스11M의 주변회로에 관해서 설명한다. 도 6은 도 1의 스캔패스11M의 주변회로의 구조를 나타내는 회로도면이다. 스캔패스10M중의 4단의 FF을 11-1∼11-4로 한다.
단자16M과 FF11-1과의 사이에는 도 2와 같이 통상모드로 동작을 하는 논리회로21-1이 있고, 각 FF11-2∼11-4의 사이에는 논리회로21-2∼21-4가 존재한다. FF11-1에는 단자16M상의 데이터와 논리회로21-1이 출력하는 데이터가 입력된다. 마찬가지로, 각 FF11-2∼11-4는 전단의 FF11-1∼11-3의 출력데이터와, 그들의 사이에 존재하는 논리회로21-2∼21-4의 출력데이터가 각각 입력된다. 요컨대, 각 FF11-1∼11-4에는 각각 2개의 데이터가 주어지도록 되어 있다. FF11-4의 출력측이 배타적 논리합회로12M에 접속되어 있다. 각 FF 11-1∼11-4의 클럭 단자에는 도 2와는 달라, 클럭 선택회로17b에서 클럭 신호전달선 L11을 통해서 주어진 클럭신호CK가 입력된다.
도 7은 도 6중의 FF11-1∼11-4의 내부구조를 나타내는 회로도면이다. FF11-1∼11-4는 입력측에 설정된 멀티플렉서(MUX)1c와 래치부1d로 구성되어 있다. 멀티플렉서1c는 컨트롤신호Sc11에 근거하여 2개의 입력데이터를 선택하는 것이며, 래치부1d가 클럭 선택회로17b에서 주어진 클럭신호CK에 동기 하여 멀티플렉서1c가 선택한 데이터를 래치하도록 되어 있다. 컨트롤신호Sc11이 0로 통상 모드가 지시될 때, 각 FF11-1∼11-4중의 멀티플렉서1c는 논리회로21-1∼21-4의 출력데이터를 각각 선택한다. 이에 따라, FF11-1∼11-4는 통상 모드 접속으로 되어, 각 논리회로21-1∼21-4의 출력데이터를 각각 격납하도록 기능한다.
컨트롤신호Sc11이 1로 되어 시험모드가 지시될 때, FF11-1 중의 멀티플렉서1c는 단자16M상의 데이터를 선택한다. 마찬가지로, 각 FF11-2∼11-4중의 멀티플렉서1c는 전단의 FF11-1∼11-3이 격납한 데이터를 각각 선택한다. 이에 따라, FF11-1∼11-4로 이루어지는 스캔패스11M은 시험 모드 접속이 되어, 시프트레지스터로서 기능 하는 것이 가능하게 된다.
한편, FF11-1∼11-4의 클럭 단자에 주어지는 클럭신호CK는 클럭 선택회로17b에서 주어진다. 클럭 선택회로17b에는, 컨트롤신호Sc10, Sc11과, 2종류의 클럭 clk, schclk가 입력된다. 클럭 선택회로17b는 컨트롤신호Scl0, Sc11의 레벨이 조합에 따라서 클럭 clk 또는 클럭 schclk를 선택하여 클럭신호CK로서 출력하는 기능을 가지고 있다.
이 클럭 선택회로17b는 각 컨트롤신호Scl0, Sc11이 공히 0, 컨트롤신호Sc10이 0로 컨트롤신호Sc11이 1 및 각 컨트롤신호Scl0, Sc11이 공히 1일 때, 클럭 clk를 클럭신호CK로서 선택출력하는 구성으로 되어 있다. 또, 클럭 선택회로17b는 컨트롤신호Scl0이 1로 컨트롤신호Sc11이 0일 때, 클럭 schclk을 클럭신호CK로서 선택출력하는 구성으로 되어 있다.
따라서, 통상 동작모드가 선택되어 컨트롤신호Sc10, Sc11이 공히 0가 될 경우, 각 FF11-1∼11-4는 클럭 clk의 클럭신호CK에 동기 하여 논리회로21-1∼21-4의 출력데이터를 각각 격납한다. 또, 시험을 하기 위해서, 컨트롤신호Scl0이 1 및 컨트롤신호Sc가 0로 설정된 경우에는, 각 FF11-1∼11-4는 클럭 schclk에 따라서 동작이 억제되기 때문에, 그들에 격납된 데이터가 그대로 유지된다. 역으로, 컨트롤신호Scl0이 0로 컨트롤신호Sc11가 1일 때에는 FF11-1∼11-4로 시프트레지스터가 구성되어 클럭신호CK로서 주어진 클럭 clk에 근거하여, 단자16M에서 주DJ진 기대치가 시프트하여 FF11-1∼11-4에 격납된다. 그 후, 컨트롤신호Sc10, Sc11를 공히 1로 하는 것으로, FF11-1∼11-4로 구성되는 시프트레지스터가, 클럭신호CK, 요컨대 클럭 clk에 근거하여 그들 FF11-1∼11-4에 격납되어 있던 기대치를 출력할 수 있다. 즉, 도 2와 같이, 2개의 컨트롤신호Scl0, Sc11로, 통상모드의 동작과 시험모드로 동작을 용이하게 전환하여 설정할 수 있는 구성으로 되어 있다.
클럭 선택회로17b도, 클럭 선택회로17a의 경우와 같이, 컨트롤신호Sc11을 선택신호로 하는 멀티플렉서와 컨트롤신호Scl0, Sc11의 레벨로 레벨제어를 하는 클럭 제어회로로 구성할 수 있다. 이 클럭 선택회로17b를 멀티플렉서로 구성하는 경우, 외부에서 입력되는 클럭 clk, schclk의 입력상태를 다음과 같이 한다. 우선, 통상 동작모드일 때에는, 클럭 clk을 통상의 클럭신호와 같이 미리 결정된 주기로 상승과 하강을 반복하도록 한다. 클럭 schclk 분은 멀티플렉서로 선택되지 않기 때문에 어떠한 상태라도 좋다. 시험모드에서 컨트롤신호Scl0이 1로 컨트롤신호Sc11이 0일 때에는 클럭 clk는 하이 레벨 또는 로우레벨의 전위에 고정하도록 한다. 이에 의해서, 각 FF11-1∼11-4는 동작을 하지 않는다. 요컨대, 새로운 데이터를 격납하지않는다. 이 때에도, 클럭 schclk 분은 어떠한 상태라도 좋다. 또, 컨트롤신호Sc11이 1일 때에는 컨트롤신호Sc10은 0이나 1이라도, 클럭 schclk를 미리 결정된 주기로 상승과 하강을 반복하도록 한다. 또, 클럭 clk는 그 멀티플렉서로 선택되지 않기 때문에, 어떠한 상태라도 좋다.
클럭 선택회로17b 대신에 클럭 제어회로로 구성할 경우, 이 클럭 제어회로는 컨트롤신호Scl0 및 컨트롤신호Sc11의 조합에 의해 클럭 clk의 레벨을 제어하여 이것을 클럭신호CK로서 출력한다. 이 경우, 클럭 clk는 미리 결정된 주기로 상승과 하강을 반복하는 통상의 것이라도 좋다. 컨트롤신호Scl0 및 컨트롤신호Sc11의 조합은 클럭 선택회로17b의 경우와 마찬가지이며, 각 컨트롤신호Scl0, Sc11이 공히 0, 컨트롤신호Sc10이 0으로 컨트롤신호Sc11이 1 및 각 컨트롤신호Scl0, Sc11이 공히 1일 때, 클럭 clk이 그대로 클럭신호CK로서 출력된다. 또한, 컨트롤신호Sc11이 0로 컨트롤신호Scl0이 1일 때 클럭 clk가 하이 레벨 또는 로우레벨의 전위에 고정되고, 그것이 클럭 제어회로에서 클럭신호CK로서 출력된다.
도 8은 도 1중의 신호Sc10과 신호Sc11을 도시한 도면이고, 도 9는 도 1의 스캔시험방법의 타임 차트이다. 이들의 도 8 및 도 9를 참조하면서, 이 제 1의 실시형태의 스캔시험방법을 설명한다. 우선, 컨트롤신호Sc10, Sc11을 0으로 해 놓고 통상 모드의 접속으로 반도체 집적회로를 동작시킨다. 이에 따라, 각 FF1에는 데이터가 래치 된다.
다음에, 컨트롤신호Sc10을 0 및 컨트롤신호Sc11을 1로 한다. 이와 같이 하면 스캔패스111∼11m은 활성화하여 시프트레지스터로서 동작할 수 있는 태세(도에 있어서의 인에이블)가 되는 동시에, 스캔패스111∼11m은 비활성(도 8의 디스에이블)으로 시프트레지스터로서 기능하지 않은 상태로 설정된다. 컨트롤신호Scl0을 0 신호Sc11을 1로 한 후, 단자161∼16m에서, 각 스캔패스101∼10m중의 FF1의 래치데이터의 기대치를 스캔인 한다. 이 때에는, 스캔패스101∼10m중의 FF1(10-1∼10-4)에는 클럭신호CK로서 클럭 schclk가 주어지고, 스캔패스101∼10m중의 FF1(11-1∼11-4)에는 클럭 clk가 주어지고 있다. 이 상태로, 각 단자161∼16m에서 기대치를 입력하여 각 스캔패스111∼11m으로 클럭 clk에 동기한 시프트동작을 행하여, 기대치를 FF11-1∼11-4에 기록 격납한다. 이것이 제 1의 기록처리이다. 예를 들면, 4개의 직렬 FF의 기대치가 1010이면, 4개의 클럭의 시프트 동작으로 그것들의 기대치가 도 9과가 기록할 수 있다. 클럭신호CK로서 클럭 schclk가 주어진 스캔패스101∼10m중의 FF1(10-1∼10-4)에서는, 격납하고 있는 데이터를 그대로 유지한다.
기대치의 기록을 종료한 시점에서 컨트롤신호Scl0을 1로 하여 스캔패스101∼10m도, 시프트레지스터로서 동작할 수 있는 태세로 한다. 그리고, 각 스캔패스101∼10m과 각 스캔패스111∼11m의 양쪽을 4클럭분 시프트동작 시킨다. 이에 따라, 각 스캔패스101∼10m중의 4단의 FF1에 래치된 데이터와, 그것에 대응하는 기대치가 병렬로 출력되어 각 배타적 논리합회로121∼12m에 주어진다. 각 스캔패스101∼10m중의 4단의 FF1에 래치된 데이터와, 그것에 대응하는 기대치가 일치하고 있으면, 그 4개의 클럭의 기간, 각 배타적 논리합회로121∼12m은 0을 비교결과로서 출력하여 논리합회로13이 0을 판정결과로서 출력한다. 이상의 처리가 제 1의 판정처리이다. 제 1의 판정처리 후, 일단, 통상모드에서의 동작을 행하여 또, 제 2의 기록처리와 제 2의 판정처리를 차례로 행한다.
우선, 컨트롤신호Scl0, Sc11을 공히 0으로 하고 통상 모드의 접속으로 반도체 집적회로를 동작시킨다. 이에 따라, 각 FF1에는 데이터가 래치 된다. 다음에, 컨트롤신호Scl0을 1 및 컨트롤신호Sc11를 0로 한다. 이와 같이 하면 스캔패스101∼10m는 활성화하여, 시프트레지스터로서 동작할 수 있는 태세가 되는 동시에, 스캔패스111∼11m은 비활성으로 시프트레지스터로서 기능하지않은 상태로 설정된다.
제 2의 기록처리로서는, 컨트롤신호Sc11을 0, 신호Scl0을 1로 한다. 이 때는 스캔패스101∼10m중의 FF1(10-1∼10-4)에는, 클럭신호CK로서 클럭 clk가 주어져, 스캔패스111∼11m중의 FF1(11-1∼11-4)에는, 클럭 schclk가 주어지고 있다. 이 상태로, 단자151∼15m에서 각 스캔패스111∼11m중의 FF1의 래치데이터의 기대치를 스캔패스101∼10m에 스캔인 한다. 즉, 클럭신호CK 로서의 클럭 clk에 동기한 시프트동작을 각 스캔패스101∼10m에 행하게 하여 기대치를 기록한다. 예를 들면, 4개 직렬의 FF의 기대치가 0101 이면, 4개의 클럭의 시프트동작으로 그 기대치가 도 9와같이 기록할 수 있다. 클럭신호CK로서 클럭 schclk가 주어진 스캔패스111∼11m중의 FF1(11-1∼11-4)에서는 격납하고 있는 데이터를 그대로 유지한다.
제 2의 판정처리에서는 기대치의 기록을 종료한 시점에서, 컨트롤신호Sc11을 1로 하여 스캔패스111∼11m도, 시프트레지스터로서 동작할 수 있는 태세로 한다. 그리고, 각 스캔패스101∼10m과 각 스캔패스101∼10m의 양쪽을 4클럭분 시프트동작시킨다. 이에 따라, 각 스캔패스111∼11m중의 4단의 FF1에 래치된 데이터와, 그들에 대응하는 기대치가 병렬로 차례로 출력되어, 각 배타적 논리합회로121∼12m에 주어진다. 각 스캔패스111∼11m중의 4단의 FF1에 래치된 데이터와 그것에 대응하는 기대치가 일치하고 있으면, 그 4클럭의 기간, 각 배타적 논리합회로121∼12m은 0을 비교결과로서 출력하고, 논리합회로13이 0을 판정결과로 출력한다.
반도체 집적회로가 정상으로 동작할 경우 각 FF1에는 기대치대로 데이터가 래치 되기 때문에, 제 1의 판정처리와 제 2의 판정처리를 통하여 0이 연속적으로 출력되는 것이 되고, 이에 따라 반도체 집적회로가 정상으로 동작했느냐 아니냐를 최종적으로 판정된다.
이상과같이 이 제 1의 실시형태에서는 스캔패스쌍의 한편에, 다른쪽의 기대치데이터를 스캔인 한 후, 양쪽의 스캔패스101∼10m,111∼11m을 시프트동작시키고 기대차와 래치데이터를 배타적 논리합회로121∼12m로 비교하여 배타적 논리합회로13을 통해 판정결과를 출력하기 때문에, 판정결과의 m 기대치가 0의 한 개가 되어, 용이하게 반도체 집적회로의 고장을 확인할 수 있다. 또, 종래의 문헌과 같이 출력의 기대치를 계산해 놓는 시간도, 생략할 수 있는 것으로 된다.
(제 2의 실시형태)
도 10은 본 발명의 제 2의 실시형태의 반도체 집적회로의 스캔시험방법으로 사용하는 FF의 시험모드접속을 나타내는 회로도면이고, 도 1속의 공통한 요소에는 공통의 부호가 첨부되어 있다. 이 반도체 집적회로가 가지는 복수의 FF1은 통상 모드동작으로서는 집적회로로서의 원래의 동작을 하기 위해서 통상모드 접속으로 되어 있지만, 반도체 집적회로의 시험을 하는 시험모드로서는, 도 10과 같이 시험모드접속에 설정할 수 있게 되어 있다. FF1의 주변회로는 제 1의 실시형태와 같이 되어 있고 이 시험모드 접속으로서는 FF1이 4단 직렬로 접속되어 m 가닥의 제 1의 스캔패스101∼10m가 구성되어 FF1이 4단 직렬로 접속되어 m 가닥의 제 2의 스캔패스111∼11m가 구성하도록 되어 있다. 각 스캔패스101∼10m과 스캔패스111∼11m로 m 쌍의 스캔패스 쌍이 형성된다.
도 1과는 달리, 쌍을 이룬 스캔패스101∼10m및 스캔패스111∼11m에서의 초단의 FF1의 출력측에는 비교수단인 배타적 논리합회로411∼41m이 각각 접속되어 있다. 쌍을 이루는 스캔패스101∼10m및 스캔패스111∼11m에서의 2단 째의 FF1의 출력측에는 배타적 논리합회로421∼42m이 각각 접속되어 있다. 쌍을 이루는 스캔패스101∼10m및 스캔패스111∼11m에서의 3단 째의 FF1의 출력측에는 배타적 논리합회로431∼43m이 각각 접속되어 있다. 쌍을 이루는 스캔패스101∼10m및 스캔패스111∼11m에서의 최종단의 FF1의 출력측에는 배타적 논리합회로431∼43m이 각각 접속되어 있다. 즉, 각 스캔패스쌍에 있어서, 제 1 및 제 2의 스캔패스의 사이에 각각 4개의 비교수단인 배타적 논리회로가 설정된 것으로 된다. 각 배타적 논리합회로411∼441의 출력측에 논리합회로451이 접속되어 있다. 마찬가지로, 각 배타적 논리합회로41i∼44i(i=2∼m)의 출력측에 논리합회로45i가 각각 접속되어 있다. 각 논리합회로451∼45m의 출력측이 논리합회로46이 접속되고, 그 논리합회로46의 출력측이 출력단자47에 접속되어 있다.
제 1의 실시형태와 마찬가지로, 각 스캔패스101∼10m의 초단의 FF의 데이터단자에는 복수의 단자151∼15m이 각각 접속되고 각 스캔패스111∼11m의 초단의 FF1의 데이터단자에는 복수의 단자161∼16m이 각각 접속되어 있다. 각 스캔패스101∼10m의 4단의 FF1의 클럭 단자에는 클럭선택회로17a로부터 클럭신호 전달선L10을 통해서 클럭신호CK가 공통으로 주어진다. 각 스캔패스101∼10m의 4단의 FF1의 컨트롤단자에는 단자18로부터의 컨트롤신호Scl0이 공통으로 주어지도록 되어 있다. 한편, 각 스캔패스111∼11m의 4단의 FF1의 클럭 단자에는 클럭 선택회로17b에서 클럭신호 전달선L11을 통해서 클럭 CK가 공통으로 주어진다. 각 스캔패스111∼11m의 4단의 FF1의 컨트롤단자에는, 단자19로부터의 컨트롤신호Sc11이 공통으로 주어진다. 또, 클럭 선택회로17a,17b는 제 1의 실시형태와 마찬가지이며, 외부에서 주어진 클럭 clk, schclk을 선택하여 클럭신호CK로서 출력하는 구성으로 되어 있다.
도 11은, 도 10의 스캔시험방법의 타임 차트이다. 이 도 11을 참조하면서 이 제 2의 실시형태의 스캔시험방법을 설명한다.
우선, 컨트롤신호Scl0, Sc11을 0으로 하고 통상 모드의 접속으로 반도체 집적회로를 동작시켜, 각 FF1에 데이터를 래치시킨다. 다음에, 컨트롤신호Scl0을 0 및 컨트롤신호Sc11을 1로 한다. 이와 같이 하면 스캔패스111∼11m이 활성화하여 스캔패스101∼10m은 비활성으로 설정된다. 컨트롤신호Sc10을 0 신호Sc11을 1로 한 후, 단자161∼16m에서 각 스캔패스101∼10m중의 FF1의 래치데이터의 기대치를 스캔인 한다. 이 때에는 스캔패스101∼10m중의 FF1에는 클럭신호CK로서 클럭 schclk가 주어지고 스캔패스111∼11m중의 FF1에는 클럭 clk가 주어지고 있다. 이 상태로, 각 단자161∼16m에서 기대치를 입력하여 각 스캔패스111∼11m로 클럭 clk에 동기한 시프트동작을 행하여 기대치를 FF 11-1∼11-4에 기록하여 격납한다. 이것이, 제 1의 기록처리이다.
예를 들면, 4개 직렬의 FF의 기대값이 1010이면 4개의 클럭의 시프트동작으로 그들의 기대값이 도 11과 같이 기록할 수 있다. 클럭신호CK로서 클럭 schclk가 주어진 스캔패스101∼10m중의 FF1으로서는 격납하고 있는 데이터를 그대로 유지한다.
제 1의 기록 처리를 한 상태로 제 1의 판정처리가 행해진다. 즉, 제 1의 기록처리를 종료한 시점에서는 스캔패스101∼10m의 각 단의 FF1은 래치데이터를 출력하여 스캔패스111∼11m의 각 단의 FF1으로부터는 기대값이 출력된다. 각 배타적 논리합회로411∼41m, 421∼42m, 431∼43m, 441∼44m은, 이들의 래치데이터와 그 각래치데이터에 대응하는 각 기대치를 각각 비교한다. 각 비교결과에 대하여, 논리합회로451∼45m및 논리합회로46이 논리합을 구하고, 반도체 집적회로의 동작이 정상이냐 아니냐를 나타내는 판정결과를 출력한다. 스캔패스101∼10m의 각 단의 FF1의 래치데이터가 전부 기대값과 일치할 경우는 m, 0의 판정결과가 얻어 진다. 제 1의 판정처리의 후, 일단, 통상모드에서의 동작을 행하여 또, 제 2의 기록처리와 제 2의 판정처리를 행한다. 요컨대, 컨트롤신호Scl0, Sc11을 공히 0로 해 놓고, 통상 모드의 접속으로 반도체 집적회로를 동작시킨다. 이에 따라, 각 FF1에는 데이터가 래치된다. 다음에 컨트롤신호Scl0을 1 및 컨트롤신호Sc11을 0로 한다. 이것으로서, 스캔패스101∼10m은 활성화하여, 스캔패스111∼11m은 비활성으로 설정된다.
제 2의 기록처리에서는 컨트롤신호Sc11을 0 신호Scl0을 1로 한 후, 단자151∼15m에서, 각 스캔패스111∼11m중의 FF1의 래치데이터의 기대치를 스캔패스101∼10m에 스캔인 한다. 이 때의 스캔패스101∼10m중의 FF1에는 클럭신호CK로서 클럭 clk가 주어지고 스캔패스111∼11m중의 FF1에는, 클럭 schclk가 주어지고 있다. 이 상태로, 단자151∼15m에서 각 스캔패스111∼11m중의 FF1의 래치데이터의 기대치를 스캔패스101∼10m에 스캔인한다. 즉, 클럭신호CK 로서의 클럭 clk에 동기한 시프트동작을 각 스캔패스101∼10m에 행하게 하여, 기대치를 기록한다. 즉, 클럭 CK에 동기한 시프트동작을 각 스캔패스101∼10m에 행하게 하여 기대치를 기록한다. 예를 등면, 4개 직렬의 FF의 기대치가 1111이면, 4개의 클럭의 시프트동작으로 그 기대값을 도 11와같이 기록된다.
제 2의 기록 처리을 한 상태로, 제 2의 판정처리가 행하여진다. 즉, 제 2의 기록처리를 종료한 시점에서는 스캔패스111∼11m의 각 단의 FF1은 래치데이터를 출력하여 스캔패스101∼10m의 각 단의 FF1으로부터는 기대치가 출력된다. 각 배타적 논리합회로411∼41m, 421∼42m, 431∼43m, 441∼44m은 이들의 래치데이터와 그 각 래치데이터에 대응하는 각 기대치를 각각 비교한다. 각 비교결과에 대하여 논리합회로451∼45m및 논리합회로46이 논리합을 구하여 반도체 집적회로의 동작이 정상이냐 아니냐를 나타내는 판정결과를 출력한다. 스캔패스111∼11m의 각 단의 FF1의 래치데이터가 전부 기대값과 일치할 경우는 m 0의 판정결과를 얻을 수 있다. 이상과같이, 이 제 2의 실시형태에서는 스캔패스쌍의 한편에, 다른쪽의 기대치 데이터를 스캔인한 후, 양쪽의 스캔패스101∼10m, 111∼11m의 출력데이터를 동시에 비교하는 구성으로 했기 때문에 예를 들면 제 1의 실시형태에서는 8클럭 피요한 제 1의 기록처리 및 제 1의 판정처리를 반분의 4클럭으로 실현할 수 있다. 즉, 스캔시험의 전체의 처리시간을 단축하는 것이 가능하게 되어 있다. 또, 본 발명은 상기 실시형태에 한정되지 않고 여러가지의 변형이 가능하다. 이 변형예 로서는 예를 들면 다음과 같은 것이 있다.
(a) 실시형태에서는 제 1의 기록처리 및 제 1의 판정처리의 사이클의 후 즉시, 제 2의 기록처리와 제 2의 판정 처리를 하고 있지만, 제 1의 기록처리 및 제 1의 판정처리의 사이클을 복수회 행한 후에 제 2의 기록처리와 제 2의 판정처리를 복수회 행하도록 해도 좋다.
(b) 실시형태에서는 스캔패스101∼10m,111∼11m의 길이를 FF1을 4단 접속한 길이로 하고 있지만, 물론 4단에 한정되는 것이 아니다.
(c) 비교수단은 배타적 논리합회로121∼12m, 411∼41m, 421∼42m, 431∼43m, 441∼44m에 한정되지 않고 논리수단은 논리합회로13,451∼45m, 46의 구성에 한정되지 않는다. 예를 들면 논리합회로451∼45m, 46은 종합하여 1개의 논리합회로로 구성하는 것도 가능하다.
이상 상세히 설명한 바와 같이 제 1의 발명에 의하면 반도체 집적회로의 시험을 할 때에 제 1의 스캔패스와 제 2의 스캔패스로 이루어지는 스캔패스 쌍을 소정수 형성하고, 제 1의 기록처리 혹은 제 2의 기록처리로 한편의 스캔패스에 기대치를 기록하여, 제 1의 판정처리 또는 제 2의 판정처리로 다른 쪽의 스캔패스의 래치상태와 그 기대치를 비교수단으로 비교하는 동시에 논리수단으로 그 논리를 구하여 반도체 집적회로의 동작이 정상인가 아닌가를 판정하기 때문에, 판정결과의 기대치가 예를 들면 0의 한 개로 되어, 용이하게 반도체 집적회로의 고장을 확인할 수 있다.
제 2의 발명에 의하면 복수의 비교수단을 제 1의 스캔패스의 각 단의 FF의 출력데이터와 그것과 쌍으로 되는 제 2의 스캔패스의 각 단의 FF의 출력데이터를 각각 비교하는 구성으로 하고, 논리수단이 각 비교수단의 출력하는 비교결과의 논리를 구하는 구성으로 하고 있기 때문에 제 1의 판정처리와 제 2의 판정처리의 시간이 단축되어 반도체 집적회로의 스캔시험의 전체의 처리시간이 단축된다.

Claims (10)

  1. 대응 논리회로에서 전송된 데이터를 각각 저장하도록 복수의 플립플롭을 가지는 반도체 집적회로에 있어서,
    데이터를 입력하기 위한 복수의 데이터 단자와,
    제 1 제어 신호에 응답하는 제 1 플립플롭군과 제 2 제어 신호에 응답하는 제 2 플립플롭군을 포함하는 상기 복수의 플립플롭과,
    상기 제 1 플립플롭군을 구성하는 상기 각 플립플롭은:
    출력단자와,
    대응하는 상기 하나의 논리회로에서 신호를 수신하기 위한 제 1 입력단자와,
    상기 제 1 플립플롭군을 구성하는 각 다른 플립플롭의 상기 출력 단자, 또는 대응하는 하나의 상기 데이터 단자에 접속되는 제 2 입력단자와,
    제 1 제어 신호에 응답해서 상기 제 1 및 제 2 입력단자중 하나에 수신되는 신호를 선택적으로 출력하기 위한 선택회로와,
    제 1 클럭신호에 응답해서 상기 선택회로의 출력을 래치하여 상기 출력단자에서 출력하기 위한 제 1 래치회로를 구비하고, 제 1 제어 신호에 각각 응답하는 복수의 제 1 스캔패스회로를 구성하는 상기 제 1 플립플롭군의 상기 각 플립플롭과, 직렬로 접속되는 상기 소정수의 플립플롭을 가지고 상기 하나의 데이터 단자로 부터 입력된 데이터를 제 1 클럭신호에 응답하는 다음단의 플립플롭으로 연속 전송하는 상기 각 제 1 스캔 패스회로를 포함하고,
    상기 제 2플립플롭군을 구성하는 상기 각 플립플롭은:
    대응하는 하나의 상기 논리 회로로 부터 신호를 수신하기 위한 제 3입력 단자와,
    상기 제 2 플립플롭군을 구성하는 각 다른 플립플롭의 상기 출력 단자, 또는 대응하는 하나의 상기 데이터 단자에 도통되는 제 4 입력단자와,
    제 2 제어신호에 응답하는 상기 제 3 및 제 4 입력단자중 하나를 선택하고 그로부터 선택된 입력단자에서 수신된 신호를 출력하기 위한 선택회로와,
    제 2 클럭신호에 응답해서 상기 선택회로의 출력을 래치하여 상기 출력단자에서 출력하기 위한 제 2 래치회로를 구비하고, 제 2 제어 신호에 각각 응답하는 복수의 제 1 스캔패스회로를 구성하는 상기 제 2 플립플롭군의 상기 각 플립플롭과, 직렬로 접속되는 상기 소정수의 플립플롭을 가지고 상기 하나의 데이터 단자로 부터 입력된 데이터를 제 2 클럭신호에 응답하는 다음단의 플립플롭으로 연속 전송하는 상기 각 제 2 스캔 패스회로와,
    상기 제 1 스캔 패스회로에 각각 대응하는 상기 제 2 스캔패스회로의 출력과 상기 제 1 스캔회로의 출력의 일치를 각각 검출하기 위한 복수의 일치 검출회로와,
    상기 복수의 일치 검출회로에서 출력된 결과에 대응하는 일치검출정보를 출력하기 위한 논리회로를 구비하는 반도체 집적회로.
  2. 제 1 항에 있어서,
    상기 제 1 클럭신호는 제 1 클럭신호 출력회로로 부터 공급되고, 상기 제 1 클럭신호 출력회로는 소정의 사이클에서 바뀌는 전위 레벨의 타이밍 신호를 그안에서 수신하고, 고정신호는 소정의 전위레벨로 고정되며, 선택적으로 타이밍신호와 제 1 및 제 2 제어 신호의 전위 레벨의 결합에 따른 제 1 클럭 신호로 고정신호를 출력하는 반도체 집적회로.
  3. 제 1 항에 있어서,
    상기 제 1 클럭 신호는 제 1 클럭신호 출력회로로 부터 공급되고, 상기 제 1 클럭신호 출력회로는 소정의 사이클에서 그 전위레벨이 다양해지는 타이밍 신호와 제 1 및 제 2 신호의 전위 레벨의 결합에 따라 소정의 전위레벨로 고정된 고정신호를 선택적으로 생성하는 반도체 집적회로.
  4. 제 1 항에 있어서,
    상기 제 1 클럭신호는 제 1 클럭신호 출력회로로 부터 공급되고, 상기 제 1 클럭신호 출력회로는 그안에서 소정의 사이클에서 바뀌는 전위 레벨의 그 타이밍 신호와 소정의 전위레벨로 고정되는 고정신호를 수신하여, 선택적으로 타이밍신호와 제 1 제어 신호의 전위 레벨에 따른 제 1 클럭 신호로 고정신호를 출력하는 반도체 집적회로.
  5. 제 1 항에 있어서,
    상기 각 일치 검출회로는 배타적 논리합회로를 포함하고 상기 논리 회로는 논리합회로를 포함하는 반도체 집적회로.
  6. 대응하는 논리회로에서 전송된 데이터를 각각 저장하기 위해 복수의 플립플롭을 가지는 반도체 집적회로에 있어서,
    데이터를 입력하기 위한 복수의 데이터 단자와,
    제 1 제어신호에 응답하는 제 1 플립플롭군과 제 2 제어신호에 응답하는 제 2 플립플롭군을 포함하는 상기 복수의 플립플롭을 구비하고,
    상기 제 1 플립플롭군을 구성하는 상기 각 플립플롭은:
    출력단자와,
    대응하는 하나의 상기 데이터 단자로 부터 신호를 수신하기 위한 제 1 입력단자와,
    상기 플립플롭군을 구성하는 각 다른 플립플롭의 상기 출력단자 또는 대응하는 하나의 상기 데이터 단자에 도통 접속되는 제 2 입력단자와,
    제 1 제어 신호에 응답해서 상기 제 1 및 제 2 입력단자중 하나에 수신되는 신호를 선택적으로 출력하기 위한 선택회로와,
    제 1 클럭신호에 응답해서 상기 선택회로의 출력을 래치하여 상기 출력단자로 부터 출력하기 위한 제 1 래치회로를 구비하고, 제 1 제어 신호에 각각 응답하는 복수의 제 1 스캔패스회로를 구성하는 상기 제 1 플립플롭군의 상기 각 플립플롭과, 직렬로 접속되는 상기 소정수의 플립플롭을 가지고 상기 하나의 데이터 단자로 부터 입력된 데이터를 제 1 클럭신호에 응답하는 다음단의 플립플롭으로 연속 전송하는 상기 각 제 1 스캔 패스회로를 포함하고,
    상기 제 2 플립플롭군을 구성하는 상기 각 플립플롭은:
    대응하는 하나의 상기 논리 회로로 부터 신호를 수신하기 위한 제 3 입력단자와,
    상기 제 2 플립플롭군을 구성하는 각 다른 플립플롭의 상기 출력단자 또는 대응하는 하나의 상기 데이터 단자에 도통 접속되는 제 4 입력단자와,
    제 2 제어신호에 응답해서 상기 제 3 및 제 4 입력단자중 하나를 선택해서 그로부터 선택된 입력 단자에서 신호를 출력하기 위한 선택회로와,
    제 2 클럭신호에 응답해서 상기 선택회로의 출력을 래치하여 상기 출력단자에서 출력하기 위한 제 2 래치회로를 구비하고, 제 1 제어 신호에 각각 응답하는 복수의 제 2 스캔패스회로를 구성하는 상기 제 2 플립플롭군의 상기 각 플립플롭과, 직렬로 접속되는 상기 소정수의 플립플롭을 가지고 상기 하나의 데이터 단자로 부터 입력된 데이터를 제 2 클럭신호에 응답하는 다음단의 플립플롭으로 연속 전송하는 상기 각 제 2 스캔 패스회로와,
    상기 제 1 스캔 패스회로 구성하는 플립플롭의 각 하나의 출력과 상기 제 2 스캔 패스회로를 구성하는 플립플롭의 각 하나의 출력 및 상기 제 1 스캔 패스회로를 구성하는 플립플롭의 상기 하나의 출력에 각각 대응하는 상기 각 하나의 출력의 일치를 각각 검출하기 위한 복수의 일치 검출회로와,
    상기 복수의 일치 검출회로에서 출력된 결과에 대응해서 제 1 일치 검출정보를 출력하기 위한 복수의 제 1 논리 회로와,
    상기 복수의 제 1 논리회로로 부터 출력된 결과에 대응하는 제 2 일치 검출정보를 출력하기 위한 제 2 논리회로를 구비하는 반도체 집적회로.
  7. 제 6 항에 있어서,
    상기 제 1 클럭신호는 제 1 클럭신호 출력회로로 부터 공급되고, 상기 제 1 클럭신호 출력회로는 소정의 사이클에서 바뀌는 전위 레벨의 타이밍 신호를 그안에서 수신하고, 고정신호는 소정의 전위레벨로 고정되며, 선택적으로 타이밍신호와 제 1 및 제 2 제어 신호의 전위 레벨의 결합에 따른 제 1 클럭 신호로 고정신호를 출력하는 반도체 집적회로.
  8. 제 6 항에 있어서,
    상기 제 1 클럭 신호는 제 1 클럭신호 출력회로로 부터 공급되고, 상기 제 1 클럭신호 출력회로는 소정의 사이클에서 그 전위레벨이 다양해지는 타이밍 신호와 제 1 및 제 2 신호의 전위 레벨의 결합에 따라 소정의 전위레벨로 고정된 고정신호를 선택적으로 생성하는 반도체 집적회로.
  9. 제 6 항에 있어서,
    상기 제 1 클럭신호는 제 1 클럭신호 출력회로로 부터 공급되고, 상기 제 1 클럭신호 출력회로는 소정의 사이클에서 바뀌는 전위 레벨의 타이밍 신호를 그안에서 수신하고, 고정신호는 소정의 전위레벨로 고정되며, 선택적으로 타이밍신호와 제 1 및 제 2 제어 신호의 전위 레벨의 결합에 따른 제 1 클럭 신호로 고정신호를 출력하는 반도체 집적회로.
  10. 제 6 항에 있어서,
    상기 각 일치 검출회로는 배타적 논리합회로를 포함하고 상기 제 1 및 제 2논리 회로는 논리합회로를 각각 포함하는 반도체 집적회로.
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