CN111753481B - 利用有源硅连接层平衡延迟的多裸片fpga - Google Patents

Abstract

本申请公开了一种利用有源硅连接层平衡延迟的多裸片FPGA，涉及FPGA技术领域，该多裸片FPGA包括基板及其上的硅连接层以及按二维堆叠方式层叠排布在硅连接层上的若干个FPGA裸片，FPGA裸片内置的硅堆叠连接点连接到连接点引出端，连接点引出端再通过有源硅连接层内的两个方向的跨裸片连线即可连接到其他裸片，实现裸片之间的二维互连通信；而硅连接层内部布设的有源器件可以灵活调整跨片信号延时，实现多裸片FPGA跨片信号时延平衡，加快设计的时序收敛，这种级联结构支持由多个小规模小面积的裸片级联实现大规模大面积的FPGA产品，减少加工难度，提高芯片生产良率。

Description

利用有源硅连接层平衡延迟的多裸片FPGA

技术领域

本发明涉及半导体技术领域，尤其是一种利用有源硅连接层平衡延迟的多裸片FPGA。

背景技术

FPGA(Field Programmable Gate Array，现场可编程逻辑门阵列)是一种硬件可编程的逻辑器件，除了应用于移动通信、数据中心等领域，还广泛应用于集成电路设计中的原型验证，能够有效验证电路功能的正确性，同时加快电路设计速度。原型验证需要利用FPGA内部的可编程逻辑资源实现电路设计，随着集成电路规模的不断增大及复杂功能的实现，对FPGA的可编程逻辑资源的数量的需求不断提高，后续技术发展和需求的不断增加，FPGA可编程资源数量会成为更大的瓶颈，给该行业发展提出更大的挑战。FPGA规模的增加代表芯片面积不断增大，这样会导致芯片加工难度的提高以及芯片生产良率的降低。

目前也有部分专利提出了通过硅堆叠互连技术(SSI)来进行芯片互连设计的方法，比如申请号为2016800598883的专利提出了一种无中介层的叠式裸片互连，采用多个分立的互连裸片实现相邻两个裸片的信号互连；再比如申请号为2017800501825的专利提出了一种用于硅堆叠互连技术集成的独立接口，其采用整片中介层作为互连载具实现相邻两个IC管芯的信号互连。但上述两件专利受限于芯片本身以及结构设计的缺陷，都仅能将并排设置的相邻两个IC管芯互连，同时仅能实现单一方向的信号互连，因此实际应用时结构的局限性很大，而且由于结构的局限性也导致器件的信号延迟难以设计和调整，实际很难满足大规模集成电路的复杂电路要求。

发明内容

本发明人针对上述问题及技术需求，提出了一种利用有源硅连接层平衡延迟的多裸片FPGA，本发明的技术方案如下：

一种利用有源硅连接层平衡延迟的多裸片FPGA，该多裸片FPGA包括基板、层叠设置在基板上的硅连接层以及层叠设置在硅连接层上的若干个FPGA裸片，若干个FPGA裸片按照二维堆叠方式排布在硅连接层上，硅连接层覆盖所有的FPGA裸片；

每个FPGA裸片内包括若干个可配置功能模块、环于各个可配置功能模块分布的互连资源模块、以及连接点引出端，FPGA裸片内的可配置功能模块至少包括可编程逻辑单元、硅堆叠连接模块和输入输出端口，硅堆叠连接模块内包括若干个硅堆叠连接点，FPGA裸片内的可编程逻辑单元分别与硅堆叠连接点和输入输出端口通过互连资源模块相连，FPGA裸片内的硅堆叠连接点通过重布线层内的顶层金属线与相应的连接点引出端相连；

每个FPGA裸片中的连接点引出端通过硅连接层内的跨裸片连线与其他FPGA裸片中相应的连接点引出端相连，硅连接层内布设有源器件，有源器件用于调节两个FPGA裸片之间的信号传输路径上的信号延迟；每个FPGA裸片可通过硅连接层内的跨裸片连线与其他任意一个FPGA裸片相连，连通各个FPGA裸片的跨裸片连线在硅连接层内沿着第一方向和第二方向交叉布置，第一方向和第二方向在水平方向上相互垂直；FPGA裸片内的输入输出端口通过硅连接层上的硅通孔连接至基板。

其进一步的技术方案为，硅连接层内布设的有源器件包括缓冲器，每个缓冲器包括依次串联的偶数个反向器，两个FPGA裸片的连接点引出端之间的跨裸片连线穿过缓冲器。

其进一步的技术方案为，硅连接层内布设有至少两种不同时延大小的缓冲器，不同时延大小的缓冲器调整信号传输路径具有不同信号延迟。

其进一步的技术方案为，每个缓冲器包括若干路通过开关并联的缓冲通路，当开关闭合时、缓冲通路接入电路，当接入的缓冲通路的数量不同时、缓冲器具有不同时延大小、调整信号传输路径具有不同信号延迟，接入的缓冲通路的数量越多、缓冲器的时延越小，各个缓冲通路中的开关的开闭状态切换由金属选择技术实现。

其进一步的技术方案为，缓冲器包括4路通过开关并联的缓冲通路，当通过金属选择技术控制接入的缓冲通路的数量分别为1至4路时，缓冲器对应的依次具有BUF1X时延、BUF2X时延、BUF3X时延以及BUF4X时延。

其进一步的技术方案为，缓冲器还包括施密特触发电路，施密特触发电路串联在偶数个反向器的输出端。

其进一步的技术方案为，硅连接层内布设的有源器件还包括第一类触发器，第一类触发器采用同步设计方式，两个FPGA裸片的连接点引出端之间的跨裸片连线分别通过切换开关连接第一类触发器的输入端和输出端，当切换开关的状态切换时，第一类触发器接入或不接入两个FPGA裸片之间信号传输路径中，切换开关的开闭状态切换由金属选择技术实现，且第一类触发器的时钟频率为***时钟频率的倍数。

其进一步的技术方案为，多裸片FPGA还包括第二类触发器，第二类触发器采用异步设计方式并用于两个FPGA裸片之间的跨时钟域通信。

其进一步的技术方案为，第二类触发器布设在硅连接层内，第二类触发器包括第一D触发器和第二D触发器，第一D触发器的D端连接其中一个FPGA裸片获取使能信号、Q端连接第二D触发器的D端，第二D触发器的Q端连接硅连接层内的有源器件输出使能信号控制其通断，第一D触发器和第二D触发器的时钟端均连接另一个FPGA裸片并获取时钟信号。

其进一步的技术方案为，第二类触发器分别设置在两个FPGA裸片内部，则两个FPGA裸片通过第二类触发器进行握手信号交互。

其进一步的技术方案为，任意第一FPGA裸片内的第一硅堆叠连接点与相应的第一连接点引出端之间的第一顶层金属线、第一连接点引出端与任意第二FPGA裸片上的第二连接点引出端之间的跨裸片连线，以及第二FPGA裸片上的第二连接点引出端与相应的第二硅堆叠连接点之间的第二顶层金属线构成一条信号传输路径；信号传输路径的信号延迟与信号传输路径的总布线距离对应，总布线距离为第一顶层金属线的绕线距离、跨裸片连线的绕线距离以及第二顶层金属线的绕线距离之和，总布线距离越长、信号传输路径的信号延迟越高，当两个信号传输路径的总布线距离调整至相等时、两个信号传输路径的信号延迟相等；其中，顶层金属线以及跨裸片连线的绕线距离通过不同的绕线结构调整。

其进一步的技术方案为，硅堆叠连接点直接与互连资源模块中的互连开关相连，硅堆叠连接点与互连开关之间全互连或部分互连。

其进一步的技术方案为，连通各个FPGA裸片的跨裸片连线在硅连接层内分层布置。

其进一步的技术方案为，每个硅堆叠连接模块内部包括N行、M列的硅堆叠连接点，每个硅堆叠连接模块内分别包括高延迟硅堆叠连接点、中延迟硅堆叠连接点和低延迟硅堆叠连接点三类，在重布线层内，与高延迟硅堆叠连接点相连的顶层金属线的绕线距离、与中延迟硅堆叠连接点相连的顶层金属线的绕线距离，以及与低延迟硅堆叠连接点相连的顶层金属线的绕线距离依次减小。

其进一步的技术方案为，FPGA裸片内的可配置功能模块还包括其他功能模块，其他功能模块包括DSP模块和/或BRAM模块，其他功能模块分别与硅堆叠连接点和输入输出端口通过互连资源模块相连，可编程逻辑单元、硅堆叠连接模块和其他功能模块排布形成二维阵列，硅堆叠连接模块设置在可编程逻辑单元所在的行列结构中以及其他功能模块所在的行列结构中。

其进一步的技术方案为，硅堆叠连接模块的尺寸小于其他功能模块的尺寸，其他功能模块所在的行列结构在硅堆叠连接模块处形成留空区域，留空区域处设置电容、测试电路、降噪电路和监控电路中的至少一种。

其进一步的技术方案为，每个FPGA裸片中的连接点引出端沿着第一方向和第二方向按行列结构布设，每个FPGA裸片中沿着第一方向布设有若干行连接点引出端，和/或，沿着第二方向布设有若干列连接点引出端。

其进一步的技术方案为，每个FPGA裸片中沿着第一方向按相同的间隔均匀布设有若干行连接点引出端；或者，每个FPGA裸片中沿着第一方向随机布设有若干行连接点引出端。

其进一步的技术方案为，若干个FPGA裸片根据各个FPGA裸片的形状和面积排布在硅连接层上。

本发明的有益技术效果是：

1、本申请的多裸片FPGA中的若干个FPGA裸片可以通过硅连接层内部的沿着两个方向设置的跨裸片连线实现二维互连通信，而通过在硅连接层增加有源器件，灵活调整跨片信号延时，实现多裸片FPGA跨片信号时延平衡，加快设计的时序收敛。硅连接层内的有源器件包括但不限于BUF、触发器等有源器件，BUF大小可以通过Metal Option灵活选择器件驱动能力，实现不同延时，平衡多裸片FPGA跨片信号时延；BUF实现时可以增加施密特触发特性，减少噪声干扰，提高跨片信号质量；而触发器的增加则可以提高跨片应用频率，减少跨片信号延时对频率限制。

2、本申请的多裸片FPGA还可以通过调整顶层金属线绕线距离高效的实现跨裸片信号延迟平衡，加速设计时序收敛。这种多个FPGA裸片级联结构支持由多个小规模小面积的FPGA裸片级联实现大规模大面积的FPGA芯片，不仅可以减少加工难度，提高芯片生产良率，加快设计速度，还可以通过跨裸片信号延迟平衡技术提高应用中的资源布局灵活性，加快设计的时序收敛。

3、硅连接层内的跨裸片连线也具有预定绕线结构，当绕线距离不同时、信号传输延迟不同，因此在FPGA裸片设计完成之后，各FPGA裸片之间的信号延迟可以通过硅连接层内的跨裸片连线的绕线距离进一步调整跨裸片信号延迟，简单可行、成本较低。

4、每个FPGA裸片内部除了常规的可配置功能模块之外，还包括一种新增的专用于裸片信号引出的可配置功能模块即硅堆叠连接点，FPGA裸片通过该专用的硅堆叠连接点进行信号引出和互连，具有更高带宽、更低延迟、更小功耗等优点。

5每个FPGA裸片内部在硅堆叠连接点处的留空区域可以设置各类电路结构，可以使FPGA裸片性能更优、功能更强大。

6、本申请的多裸片FPGA在硅连接层上还可以设置多种类型的其他裸片，其他裸片同样可以通过硅连接层内部的沿着两个方向设置的跨裸片连线实现与FPGA裸片之间的二维互连通信，从而可以灵活的集成多种类型裸片，可以快速实现面向不同应用的种类丰富、功能强大FPGA芯片，抢占市场。

附图说明

图1是本申请的多裸片FPGA的截面示意图。

图2是图1中的部分结构放大图。

图3是本申请的FPGA的一种结构的俯视方向二维示意图。

图4是现有常规的FPGA的内部结构示意图。

图5是现有常规的采用Column-Based架构的FPGA的内部结构示意图。

图6是现有常规的采用Column-Based架构的FPGA的模块结构示意图。

图7是本申请中的FPGA裸片在采用图6所示的模块结构时的模块结构示意图。

图8是本申请中的FPGA裸片内部的硅堆叠连接模块与互连资源模块之间的连接示意图。

图9是本申请中的FPGA裸片上的连接点引出端的结构示意图。

图10是本申请中的FPGA裸片之间通过连接点引出端形成的互连结构的二维示意图。

图11是硅连接层中有源器件在两个FPGA裸片之间的连接示意图。

图12是利用Metal Option选择器件是否***时有源器件的电路结构图。

图13是利用Metal Option选择缓冲器大小时的版图。

图14是本申请的FPGA中第二类触发器的一种实现方式结构图。

图15是本申请的FPGA中第二类触发器的握手协议实现方式结构图。

图16是本申请中FPGA裸片的RDL层内的顶层金属线的绕线结构以及硅连接层中的跨裸片连线的绕线结构的示意图。

具体实施方式

下面结合附图对本发明的具体实施方式做进一步说明。

本申请提供了一种利用有源硅连接层平衡延迟的多裸片FPGA，图1是本申请的FPGA的封装结构的截面示意图，图2是图1中部分结构的放大图，图3是图1对应的俯视示意图。该FPGA包括从下至上依次层叠设置的基板1、硅连接层2和若干个FPGA裸片，比如在图1-3示出的结构包含6个FPGA裸片，分别以裸片1-6表示。在实际实现时，该FPGA还包括封装在基板1、硅连接层2和FPGA裸片外部的用于保护各个组件的封装外壳，以及还包括与基板相连的用于信号引出的管脚等，图1和2中未详细示出这些常规结构。

本申请的FPGA并不是采用单一FPGA裸片结构，而是包含多个FPGA裸片，这多个FPGA裸片均层叠设置在同一个硅连接层2上，且这多个FPGA裸片在硅连接层2上按照二维堆叠方式排布，也即在水平面上沿着横、纵两个方向排布，如图3所示。这多个FPGA裸片在硅连接层2可以合理布局，根据各个FPGA裸片的形状和面积紧凑排布在硅连接层2上使得整个FPGA的整体面积较小且裸片之间的互连性能较好。

本申请对FPGA裸片的内部结构以及FPGA裸片与硅连接层2的连接方式进行了调整和精心设计。接下来，本申请对FPGA裸片与硅连接层2之间的具体连接结构以及实现方式进行介绍：

本申请中的FPGA裸片与常规FPGA裸片有所不同，首先本申请介绍常规FPGA裸片的结构如下，请结合图4所示的结构示意图，常规FPGA裸片有多种功能的可配置功能模块组成，常见的可配置功能模块主要包括可编程逻辑单元(CLB或PLBs)和输入输出端口(IOB)，有时还包括一些其他功能模块，比如BRAM、DSP、PC等。每个可配置功能模块具有一个结构相同的环于该可配置功能模块分布的互连资源模块(INT)，各个可配置功能模块之间的水平或垂直连线皆经由INT模块相连。而本申请中的FPGA裸片在该常规结构的基础上，除了包含CLB、IOB和其他功能模块这些常规可配置功能模块之外，还包括根据裸片间信号互连需求专门在裸片内部设计的硅堆叠连接模块，每个硅堆叠连接模块内包括若干个硅堆叠连接点，硅堆叠连接模块是一种新增的专用于裸片信号引出的可配置功能模块，本申请中的FPGA裸片是将常规FPGA裸片中的某些常规可配置功能模块替换设置成了硅堆叠连接模块。且根据信号互连需求可以对任意位置的常规可配置功能模块进行替换，比如以图5所示的现有常规的Column-Based的FPGA架构为例，其中每个column都是相同的模块，如CLBcolumn是以CLB模块由上到下排列占满一个芯片column。每个模块设计时高度与INT对齐，CLB的高度和INT高度相等，其他功能模块的高度则可能等于多个INT高度，这种结构使得整个FPGA看起来是一个以INT形成的二维阵列，此阵列内模块的高度一致，同一个column的宽度一样，但不同column的宽度则可能不同。则基于这种二维阵列架构，既可以将硅堆叠连接模块设置在可编程逻辑单元所在的行列结构中，也可以将硅堆叠连接模块设置在其他功能模块所在的行列结构中以得到本申请中的FPGA裸片。硅堆叠连接模块的模块尺寸较小，其高度与CLB和INT的高度相等、宽度略小于CLB，而诸如DSP和BRAM之类的其他功能模块的高度和宽度都大于CLB，因此在将硅堆叠连接模块放在尺寸较大的其他功能模块(DSP、BRAM)处时会形成留空区域，而留空区域处可以设置电容、测试电路、降噪电路和监控电路中的至少一种常规电路结构以提高电路性能、丰富功能。

以如下实例来说明：采用图5架构的一种常规FPGA模块示意图如图6所示，其内部除了CLB之外还包括DSP和BRAM两种其他功能模块，CLB的高度和INT高度相等，而DSP高度等于2个INT高度，BRAM高度等于4个INT高度。基于图6这种模块结构，可以将任意位置的CLB、DSP和BRAM替换设置为硅堆叠连接模块得到本申请中的FPGA裸片，比如图7中，CLB column和DSP column中均设置有硅堆叠连接模块LNK，四角的CLB以及其中一个DSP处均被替换设置为硅堆叠连接模块LNK，这样一来FPGA裸片除了上下部分有硅堆叠连接模块LNK之外，左右部分也有，从而为后续的二维互连提供了基础。由图7可以看出，由于DSP的高度等于2个INT高度，因此原先用于排布DSP的区域在高度方向设置两个硅堆叠连接模块LNK，而由于DSP的宽度大于CLB的宽度，因此在宽度方向的留空区域处还可以设置其他常规电路，比如图7所示的测试电路TEST。实际FPGA裸片也不一定局限于本申请举例说明的这种Column-Based架构，FPGA裸片内部的硅堆叠连接模块没有固定位置。

本申请中的FPGA裸片中的每个硅堆叠连接模块也具有一个环于该硅堆叠连接模块分布的互连资源模块，因此本申请中的FPGA裸片的绕线结构可以与常规FPGA裸片保持一致，无需做改变。硅堆叠连接模块与其他各个可配置功能模块之间的水平或垂直连线皆经由INT模块相连，硅堆叠连接模块LNK直接与其对应的互连资源模块INT中的互连开关相连，是互连线的一部分，请参考图8。硅堆叠连接模块LNK与互连开关之间根据连通度需要可以是全互连或部分互连。本申请中的FPGA裸片还包括与内部硅堆叠连接点3对应的连接点引出端4，FPGA裸片内的硅堆叠连接点3通过重布线层(RDL层)内的顶层金属线5与相应的连接点引出端4相连，需要说明的是，图8为了示意硅堆叠连接点3和连接点引出端4的连接关系将两者展示在同一平面上，但请参考图3，硅堆叠连接点3和连接点引出端4实际是处于不同平面的。连接点引出端4通常根据堆叠互连需要沿着第一方向和第二方向按行列结构布设，结构示意图可以参考图9所示。由此结构，FPGA裸片的裸片信号已经由硅堆叠连接点3连接到了连接点引出端4。连接点引出端4再通过硅连接层2内的跨裸片连线6即可连接到其他FPGA裸片中相应的连接点引出端4，实现FPGA裸片之间的互连。而由于FPGA裸片沿着第一方向和第二方向均设置有连接点引出端4，因此FPGA裸片可以利用两个方向上的连接点引出端4结合两个方向上的跨裸片连线6在二维方向上与其他FPGA裸片相连，请参考图10所示的示意图。另外为了实现更高的连通带宽可以布设多行/多列连接点引出端4，也即每个FPGA裸片中沿着第一方向布设有若干行连接点引出端4，和/或，沿着第二方向布设有若干列连接点引出端4，从而实现多行多列的高效二维级联。沿着每个方向布设多行/多列连接点引出端4时，可以是间隔均匀布设，也可以是随机布设。连接点引出端4与硅连接层2的连接方式具体可以是：FPGA裸片上生长有微凸球，连接点引出端4通过微凸球与硅连接层2连接并通过硅连接层2内部的跨裸片连线连接至其他FPGA裸片，图2可以看出FPGA裸片底部的微凸球结构，本申请不再详细标示。

硅连接层2内部布设有跨裸片连线6，跨裸片连线6分布在硅连接层2的全部区域或部分区域，且同时硅连接层2覆盖所有的FPGA裸片，因此每个FPGA裸片都可以根据电路需要通过跨裸片连线6连接到任意一个其他的FPGA裸片，裸片之间的电路互连在空间上几乎不受限，灵活性远好于背景技术中提及的两篇专利的结构。硅连接层2的内部布设的跨裸片连线6沿着第一方向和第二方向交叉布置，第一方向和第二方向在水平方向上相互垂直，实际即为与裸片排布结构相匹配的横、纵两个方向。因此每个FPGA裸片可以通过两个方向上的跨裸片连线6同时与第一方向和第二方向上的其他FPGA裸片，从而使得多个FPGA裸片之间构成了二维互连结构，如图3中，裸片1可以通过第一方向的跨裸片连线6与裸片2互连、也可以通过第二方向的跨裸片连线6与裸片4互连，其余裸片同样如此。而在每一个方向上，每个FPGA裸片不仅可以通过跨裸片连线6与其相邻的其他FPGA裸片互连，也可以通过跨裸片连线6与间隔的其他FPGA裸片相连，比如图1-3所示的，裸片1不仅可以通过跨裸片连线6与相邻的裸片2互连，还可以通过跨裸片连线6与裸片3互连，甚至与间隔更多的其他裸片相连。另外，FPGA裸片还可以同时通过两个方向上的跨裸片连线6与不同行列的FPGA裸片相连，比如在图3中，裸片1还可以通过跨裸片连线6与裸片6相连。需要说明的是，图3将间隔FPGA裸片之间的跨裸片连线显示为跨过中间的FPGA裸片的表面，比如裸片1和裸片3之间的跨裸片连线跨过裸片2的表面，但这仅是为了方便示意连接关系，实际所有的跨裸片连线6都是在硅连接层2内部的，如图1和2所示。跨裸片连线6在硅连接层2内分层交叉布置，同一方向的跨裸片连线6之间以及不同方向的跨裸片连线6之间都可以分层交叉布置，使得跨裸片连线6之间互不影响。需要说明的是，虽然本申请请求保护这种二维堆叠方式排布结构，但该技术方案对于一维堆叠方式排布结构同样是适用的，只不过此时硅连接层2内部仅有一个方向(横向或纵向)有跨裸片连线6。

硅连接层2的制造工艺可与FPGA裸片不同，本申请中的硅连接层2为有源硅连接层，其内部除了布设有多层跨裸片连线6之外，还布设有源器件，有源器件用于调节两个FPGA裸片之间的信号传输路径上的信号延迟，其中：

请参考图11，硅连接层内布设的有源器件包括缓冲器，每个缓冲器包括依次串联的偶数个反向器，如图11以每个缓冲器包括两个反向器为例，两个FPGA裸片的连接点引出端4之间的跨裸片连线6穿过缓冲器(BUF)。构成缓冲器的各个反向器可以对称布设在两个FPGA裸片的连接点引出端4之间的跨裸片连线6上，比如以两个反向器为例，常见的做法可以将一个反向器布设在信号传输路径的输入端处、另一个反向器布设在信号传输路径的输出端处；也可以将一个反向器布设在信号传输路径的1/4近输入端处、另一个反向器布设在信号传输路径的1/4近输出端处。

BUF的大小(W/L)控制两个FPGA裸片之间的信号传输路径上的信号延迟，每个BUF设计时可以设计为多种不同大小，实现不同的延迟选择，也即硅连接层2内布设有至少两种不同时延大小的BUF，如图11示出了两种不同大小的BUF。BUF的大小可以通过开关的闭合来实现选择，也即每个缓冲器包括若干路通过开关并联的缓冲通路，其中一路缓冲通路直接接入信号传输路径、其余各路缓冲通路与其并联且通路中分别设置有开关，如图12所示，当开关闭合时、其所在的缓冲通路接入电路，当整个缓冲器中接入的缓冲通路的数量不同时、该缓冲器具有不同时延大小、调整信号传输路径具有不同信号延迟。接入的缓冲通路的数量越多，缓冲器的驱动能力越强，信号时延越低，各个缓冲通路中的开关的开闭状态切换由金属选择技术(Metal Option)实现。比如在实际应用时，如图12所示，通常配置缓冲器包括4路通过开关并联的缓冲通路，4路缓冲通路并联且其中3路缓冲通路中设置有开关，通过Metal Option可以选择其中部分开关闭合，当闭合的开关的数量分别1至4路时，该缓冲器对应的依次具有BUF1X时延、BUF2X时延、BUF3X时延以及BUF4X时延，时延依次降低。MetalOption选择缓冲器大小的版图图示如13所示。另外，BUF实现时还可以增加施密特触发特性，也即在缓冲器的输出端串联施密特触发电路，这种做法可以减少噪声干扰，提高跨片信号质量。

硅连接层内布设的有源器件还包括第一类触发器，第一类触发器采用同步设计方式，且第一类触发器的时钟频率为***时钟频率的倍数，两个FPGA裸片的连接点引出端4之间的跨裸片连线6也穿过第一类触发器，如上图11所示。第一类触发器的设计可以提高跨片应用频率，减少跨片信号延时对频率的限制，与BUF类似的，第一类触发器在设计时可以通过切换开关接入两个FPGA裸片的连接点引出端之间的跨裸片连线，如图12示出了一种实现方式，单刀双掷开关选择跨裸片连线6通路时、第一类触发器不接入两个FPGA裸片之间的信号传输路径中，单刀双掷开关选择第一类触发器通路时、第一类触发器接入两个FPGA裸片之间的信号传输路径中，利用Metal Option可以控制切换开关的开闭状态切换从而选择路径中是否***第一类触发器。

另外，该多裸片FPGA中还包括第二类触发器，第二类触发器采用异步设计方式并用于两个FPGA裸片之间的跨时钟域通信，第二类触发器的加入用于该FPGA内不同FPGA裸片之间的跨时钟域通信以减少亚稳态，本申请介绍两种异步方式设计的第二类触发器的实现方式：

1、第二类触发器布设在硅连接层2内，如图14所示，第二类触发器包括第一D触发器D1和第二D触发器D2，第一D触发器D1的D端连接其中一个FPGA裸片(图中为裸片1)获取使能信号EN、Q端连接第二D触发器D2的D端，第二D触发器D2的Q端连接硅连接层2内的有源器件从而输出使能信号EN控制其通断，如图14以第二D触发器D2的Q端连接缓冲器为例。第一D触发器D1和第二D触发器D2的时钟端CLK端均连接另一个FPGA裸片(图中为裸片2)并获取时钟信号。

2、第二类触发器分别设置在两个FPGA裸片内部，两个FPGA裸片通过第二类触发器进行握手信号交互，如图15所示，在采用握手信号时，同一个握手信号可以控制多个BUF传输，提高跨裸片总线传输质量。

本申请除了可以利用有源硅连接层来平衡多裸片信号时延之外，还可以再通过绕线结构平衡跨裸片信号时延，主要有如下两方面：

1、通过FPGA裸片内硅堆叠连接点3和连接点引出端4之间的顶层金属线5的绕线结构来平衡跨裸片信号时延。如图8仅示出了顶层金属线5实现的硅堆叠连接点3和连接点引出端4的连接关系，而未示出顶层金属线5的绕线方式，请参考图16，在本申请中，FPGA裸片内的RDL层中的顶层金属线5可以具有预定的绕线结构且绕线距离与所在信号传输路径上的信号延迟相对应，顶层金属线5的绕线距离越长、硅堆叠连接点3与连接点引出端4之间的时延越大，因此可以通过调节顶层金属线5绕线的距离来平衡跨裸片信号延迟。RDL层内至少存在两种不同绕线距离的顶层金属线5，本申请提供一种做法为：每个硅堆叠连接模块LNK内部包括N行、M列的硅堆叠连接点3，如图16所示，每个硅堆叠连接模块LNK内分别包括高延迟硅堆叠连接点、中延迟硅堆叠连接点和低延迟硅堆叠连接点三类，在重布线层内，与高延迟硅堆叠连接点相连的顶层金属线5的绕线距离、与中延迟硅堆叠连接点相连的顶层金属线5的绕线距离，以及与低延迟硅堆叠连接点相连的顶层金属线5的绕线距离依次减小，如图16中，高延迟硅堆叠连接点形成高延迟区域A，其连接的顶层金属线5的绕线距离最长；中延迟硅堆叠连接点形成中延迟区域B，其连接的顶层金属线5的绕线距离次之；低延迟硅堆叠连接点形成低延迟区域C，其连接的顶层金属线5的绕线距离最短。

2、通过硅连接层2内的跨裸片连线6的绕线结构来平衡跨裸片信号时延，同样的，图3、图8和图10都仅示出了跨裸片连线6实现的两个FPGA裸片的连接点引出端4之间的连接关系，而未示出跨裸片连线6的绕线方式，如图16所示，在本申请中，跨裸片连线6也可以具有预定的绕线结构且绕线距离与所在信号传输路径上的信号延迟相对应。跨裸片连线6的绕线距离越长、两个FPGA裸片的连接点引出端4之间的信号延迟越大，因此可以通过调节跨裸片连线6绕线的距离来平衡跨裸片信号延迟。如图16以三种不同绕线距离的跨裸片连线6为例，图16中从左至右三个绕线结构的跨裸片连线6的绕线距离依次变短、信号延迟依次减小。

因此在本申请中，任意第一FPGA裸片内的第一硅堆叠连接点与相应的第一连接点引出端之间的第一顶层金属线、第一连接点引出端与任意第二FPGA裸片上的第二连接点引出端之间的跨裸片连线，以及第二FPGA裸片上的第二连接点引出端与相应的第二硅堆叠连接点之间的第二顶层金属线构成一条信号传输路径。信号传输路径的信号延迟与信号传输路径的总布线距离对应，总布线距离为第一顶层金属线的绕线距离、跨裸片连线的绕线距离以及第二顶层金属线的绕线距离之和，总布线距离越长、信号传输路径的信号延迟越高。信号传输路径的信号延迟Delay_patha＝T1a+T2a+T3a，其中T1a是第一顶层金属线上的信号延迟，T2a是跨裸片连线上的信号延迟，T3a是第二顶层金属线上的信号延迟，因此要想调整信号传输路径的信号延迟Delay_patha，可以通过调整T1a、T2a和T3a中的一项或多项来实现，而每一项信号延迟又与各自的绕线距离对应，因此可以通过调整第一顶层金属线、跨裸片连线和第二顶层金属线的绕线距离来调整信号延迟。经由调整两条信号传输路径的总布线距离至相等时，可以使得两个信号传输路径的信号延迟相等。

需要说明的是，本申请这种多裸片FPGA采用了如上所述的内置专用的硅堆叠连接点的FPGA裸片，通过独立的硅堆叠连接点进行信号引出和裸片互连。但该多裸片FPGA同样兼容常规FPGA裸片，常规FPGA裸片的裸片信号直接经由IOB连接到硅连接层2中的跨裸片连线6同样可以实现裸片互连，但本申请这种采用硅堆叠连接点互连的结构相比直接采用IOB互连的结构具有更高带宽、更低延迟、更小功耗等优点。

请参考图1和2，硅连接层2层叠设置在基板1上，具体的，硅连接层2远离FPGA裸片的一侧生长有微凸球，硅连接层2通过微凸球连接基板1。硅连接层2上还开设有硅通孔7，FPGA裸片内的IOB通过硅连接层2上的硅通孔7连接至基板1，以最终进行信号引出。

本申请的这种多裸片FPGA实现了多个FPGA裸片之间的互连通信，因此当需要设计一个大规模FGPA时，可以采用多个较小规模的FPGA裸片级联构成，大大减小了加工难度。另外该多裸片FPGA还可以根据使用需要进一步扩展，也即硅连接层2上除了设置多个FPGA裸片之外，还层叠设置有其他裸片，其他裸片的排布方式以及与硅连接层的连接方式与FPGA类似，本申请不再赘述。则FPGA裸片中的连接点引出端通过硅连接层内的跨裸片连线与其他裸片中相应的连接点引出端相连，从而可以实现更种类丰富、功能强大的FPGA，具有速度快、功耗低、连接通道多的优点。其中：

至少一个其他裸片为处理器芯片，处理器芯片包括Processor芯片如ARM芯片或RISC-V芯片中的至少一种；

和/或，至少一个其他裸片为DSP芯片；

和/或，至少一个其他裸片为AI芯片；

和/或，至少一个其他裸片为存储芯片，存储芯片包括SRAM、DRAM、ROM、FLASH、MRAM和RRAM中的至少一种；

和/或，至少一个其他裸片为数据转换芯片，数据转换芯片包括模数转换芯片和数模转换芯片中的至少一种；

和/或，至少一个其他裸片为射频芯片；

和/或，至少一个其他裸片包含HBM、RAMBUS或NOC接口；

和/或，至少一个其他裸片包含PCIE、Ethernet MAC、XUAI、SONET/SDH或INTERLAKEN接口。

以上所述的仅是本申请的优选实施方式，本发明不限于以上实施例。可以理解，本领域技术人员在不脱离本发明的精神和构思的前提下直接导出或联想到的其他改进和变化，均应认为包含在本发明的保护范围之内。

Claims (12)

1.一种利用有源硅连接层平衡延迟的多裸片FPGA，其特征在于，所述多裸片FPGA包括基板、层叠设置在所述基板上的硅连接层以及层叠设置在所述硅连接层上的若干个FPGA裸片，若干个FPGA裸片按照二维堆叠方式排布在所述硅连接层上，所述硅连接层覆盖所有的FPGA裸片；

每个FPGA裸片内包括若干个可配置功能模块、环于各个可配置功能模块分布的互连资源模块、以及连接点引出端，所述FPGA裸片内的可配置功能模块至少包括可编程逻辑单元、硅堆叠连接模块和输入输出端口，所述硅堆叠连接模块内包括若干个硅堆叠连接点，所述FPGA裸片内的可编程逻辑单元分别与硅堆叠连接点和输入输出端口通过互连资源模块相连，所述FPGA裸片内的硅堆叠连接点通过重布线层内的顶层金属线与相应的连接点引出端相连；

每个FPGA裸片中的连接点引出端通过所述硅连接层内的跨裸片连线与其他FPGA裸片中相应的连接点引出端相连，所述硅连接层内布设有源器件，所述有源器件用于调节两个FPGA裸片之间的信号传输路径上的信号延迟；每个FPGA裸片可通过所述硅连接层内的跨裸片连线与其他任意一个FPGA裸片相连，连通各个FPGA裸片的跨裸片连线在所述硅连接层内沿着第一方向和第二方向交叉布置，所述第一方向和所述第二方向在水平方向上相互垂直；FPGA裸片内的输入输出端口通过所述硅连接层上的硅通孔连接至所述基板；

其中，所述硅连接层内布设的有源器件包括缓冲器，每个所述缓冲器包括依次串联的偶数个反向器，两个FPGA裸片的连接点引出端之间的跨裸片连线穿过所述缓冲器。

2.根据权利要求1所述的多裸片FPGA，其特征在于，所述硅连接层内布设有至少两种不同时延大小的缓冲器，不同时延大小的缓冲器调整信号传输路径具有不同信号延迟。

3.根据权利要求1所述的多裸片FPGA，其特征在于，每个所述缓冲器包括若干路通过开关并联的缓冲通路，当开关闭合时、缓冲通路接入电路，当接入的缓冲通路的数量不同时、所述缓冲器具有不同时延大小、调整信号传输路径具有不同信号延迟，接入的缓冲通路的数量越多、缓冲器的时延越小，各个缓冲通路中的开关的开闭状态切换由金属选择技术实现。

4.根据权利要求3所述的多裸片FPGA，其特征在于，所述缓冲器包括4路通过开关并联的缓冲通路，当通过金属选择技术控制接入的缓冲通路的数量分别为1至4路时，所述缓冲器对应的依次具有BUF1X时延、BUF2X时延、BUF3X 时延以及BUF4X 时延。

5.根据权利要求1所述的多裸片FPGA，其特征在于，所述缓冲器还包括施密特触发电路，所述施密特触发电路串联在偶数个反向器的输出端。

6.根据权利要求1-5任一所述的多裸片FPGA，其特征在于，所述硅连接层内布设的有源器件还包括第一类触发器，所述第一类触发器采用同步设计方式，两个FPGA裸片的连接点引出端之间的跨裸片连线分别通过切换开关连接所述第一类触发器的输入端和输出端，当切换开关的状态切换时，所述第一类触发器接入或不接入两个FPGA裸片之间信号传输路径中，所述切换开关的开闭状态切换由金属选择技术实现，且所述第一类触发器的时钟频率为***时钟频率的倍数。

7.根据权利要求1所述的多裸片FPGA，其特征在于，所述多裸片FPGA还包括第二类触发器，所述第二类触发器采用异步设计方式并用于两个FPGA裸片之间的跨时钟域通信。

8.根据权利要求7所述的多裸片FPGA，其特征在于，所述第二类触发器布设在所述硅连接层内，所述第二类触发器包括第一D触发器和第二D触发器，所述第一D触发器的D端连接其中一个FPGA裸片获取使能信号、Q端连接所述第二D触发器的D端，所述第二D触发器的Q端连接所述硅连接层内的有源器件输出使能信号控制其通断，所述第一D触发器和第二D触发器的时钟端均连接另一个FPGA裸片并获取时钟信号。

9.根据权利要求7所述的多裸片FPGA，其特征在于，所述第二类触发器分别设置在两个FPGA裸片内部，则所述两个FPGA裸片通过第二类触发器进行握手信号交互。

10.根据权利要求1所述的多裸片FPGA，其特征在于，任意第一FPGA裸片内的第一硅堆叠连接点与相应的第一连接点引出端之间的第一顶层金属线、所述第一连接点引出端与任意第二FPGA裸片上的第二连接点引出端之间的跨裸片连线，以及所述第二FPGA裸片上的第二连接点引出端与相应的第二硅堆叠连接点之间的第二顶层金属线构成一条信号传输路径；所述信号传输路径的信号延迟与所述信号传输路径的总布线距离对应，所述总布线距离为所述第一顶层金属线的绕线距离、所述跨裸片连线的绕线距离以及所述第二顶层金属线的绕线距离之和，总布线距离越长、所述信号传输路径的信号延迟越高，当两个信号传输路径的总布线距离调整至相等时、两个信号传输路径的信号延迟相等；其中，顶层金属线以及跨裸片连线的绕线距离通过不同的绕线结构调整。

11.根据权利要求1所述的多裸片FPGA，其特征在于，所述硅堆叠连接点直接与所述互连资源模块中的互连开关相连，硅堆叠连接点与互连开关之间全互连或部分互连。

12.根据权利要求1所述的多裸片FPGA，其特征在于，连通各个FPGA裸片的跨裸片连线在所述硅连接层内分层布置。

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