CN111725306A - 一种沟槽型功率半导体器件及其制造方法 - Google Patents

一种沟槽型功率半导体器件及其制造方法 Download PDF

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Abstract

一种沟槽型功率半导体器件及其制造方法,本发明涉及于功率半导体器件,为解决栅极总线的存在导致器件制造成本提高并增加寄生栅电容的问题,本发明的提供如下的技术方案:在沟槽起始段上方的层间介质层中设栅极接触孔,沟槽内的栅极导电材料通过栅极接触孔与其上方的栅电极金属层相连,并且栅极接触孔的宽度小于沟槽起始段的宽度,且所述沟槽起始段的宽度大于沟槽延伸段的宽度。发明的有益效果在于:本发明的沟槽型功率半导体器件可以在不对器件性能造成负面影响的基础上实现稳定可靠的栅极连接,并通过省略栅极总线板,减少器件的光刻工艺步骤,降低器件的制造成本,同时减小由栅极总线板引入的栅极寄生电容,提升器件的开关速度。

Description

一种沟槽型功率半导体器件及其制造方法
技术领域
本发明涉及于功率半导体器件,特别是沟槽型功率晶体管,如绝缘栅双极性晶体管(IGBT)和功率金属氧化物半导体场效应晶体管(Power MOSFET)的结构设计及制造方法。
背景技术
功率晶体管是电力电子***的关键组成部分,被广泛应用于马达驱动、电能转换等各类应用***中。一般地,功率晶体管主要包括功率金属氧化物半导体场效应晶体管(Power MOSFET)、绝缘栅双极性晶体管(IGBT)等,前者主要适用于中低压(≤600V)小功率***,后者主要适用于中高压大功率(≥600V)大功率***中。从功率晶体管的结构上看,主要有平面栅和沟槽栅两种结构,其中,沟槽栅结构能够提高元胞密度,减小沟道电阻,实现更优异的正向导通特性,成为当代功率晶体管器件的主流结构。
图1展示了一个现有技术的沟槽型IGBT器件100的局部俯视示意图。器件100上表面具有发射极金属层(113)和栅极金属层(114),分别作为器件100的发射极电极和栅极电极,其中栅极金属层(114)下方设有栅极总线板(121),所述栅极总线板(121)一般由重掺杂的多晶硅材料构成,并通过栅极接触孔(116)连接到栅极金属层(114);所述发射极金属层(113)下方覆盖的区域为用于导通电流的有源区,发射极金属层(113)与其下方的有源区之间通过发射极接触孔(112)相连;此外,器件100还具有一系列平形排布的沟槽(105),所述沟槽(105)自栅极总线板(121)的下方延伸入发射极金属层(113)下方的有源区内,在沟槽(105)内部填充有一般由重掺杂的多晶硅构成的栅极导电材料,以用于传导栅极信号,继而控制有源区内元胞的导通与关断;所述栅极沟槽(105)与其上方的发射极电极(113)之间通过绝缘介质层隔离。图1中有源区内的切线M-M’所对应的横切面结构在图2中展示。如图2所示,器件100底部具有由金属层构成的集电极(101),集电极(101)上方是半导体区,自下而上分别包括有p+型集电极掺杂区(102)、n型电场截止层(103)、和n-型漂移区(104);所述沟槽(105)自半导体区的上表面向下延伸入n-型漂移区(104)内,沟槽(105)中填充有多晶硅导电材料(107),所述多晶硅导电材料(107)和沟槽(105)之间由栅介质层(106)隔离,所述栅介质层(106)的构成材料通常为二氧化硅;在相邻的沟槽(105)之间设有p型体区(108),在p型体区(108)上方设有n+型发射极区(110)及p+型接触区(109),且n+型发射极区(110)与沟槽(105)的一个侧壁毗连;在沟槽(105)上方设有层间介质层(111),所述层间介质层(111)将沟槽(105)与发射极电极(113)隔离;发射极电极(113)通过层间介质层(111)中的发射极接触孔(112)与n+型发射极区(110)及p+型接触区(109)相连。
当器件100工作在正向导通状态时,正电压施加于栅电极(114)上并传导至沟槽(105)内的多晶硅导电材料(107),继而在p型体区(108)与沟槽(105)侧壁的界面处形成电子反型层,作为电子的导电沟道,同时集电极(101)接正向电压,发射极(113)接低电位,从而在集电极(101)和发射极(113)之间形成电流。
如前文所述,现有技术的器件100的沟槽(105)内的多晶硅导电材料(107)需要先连接至栅极总线板(121)上,然后再通过总线板(121)上的栅极接触孔(116)连接至栅电极(114)。因此,在器件100的制造过程中,需要在栅极沟槽(105)填充多晶硅导电材料后会对多晶硅材料进行光刻,以保留栅极总线板(121)处以及沟槽(105)内的多晶硅材料;栅极总线板(121)一般宽度在20μm或以上,以便有充分的空间设置栅极接触孔(116)并减小总线板(121)自身的寄生栅电阻。但是,形成栅极总线板(121)的过程需要增加一步栅极导电材料的平面光刻工艺,从而增加了器件的制造成本;此外,栅极总线板(121)与半导体表面之间需通过栅介质层(106)隔离,而栅介质层(106)的厚度一般较小(约50~100nm),因而栅极总线板(121)会在器件的栅极回路中引入额外的寄生栅电容,对器件的开关速度和开关损耗有不利影响。
为了避免栅极总线板(121)所引入的器件制造成本提高及寄生栅电容等问题,一种方案是直接在沟槽(105)之上刻蚀栅极接触孔,进而省略栅极总线板(121)。但是,为了减小沟槽(105)引入的栅极寄生电容以加快器件的开关速度,沟槽(105)的表面积需要被减小,这导致沟槽(105)的宽度一般被设置的较窄(约1μm左右),而在器件加工过程中,接触孔光刻工艺往往存在一定的对准偏差,若栅极沟槽上的接触孔稍有偏离便极易造成栅极与发射极之间的短路,工艺风险过高,而采用高精度的光刻对准工艺又会增加器件的制造难度和成本,导致得不偿失。
发明内容
根据上述现有技术的沟槽型功率晶体管所存在的问题,即栅极总线的存在导致器件制造成本提高并增加寄生栅电容的问题,需要提供创新的栅极连接结构设计和制造方案,在连接结构牢固可靠的前提下,降低器件的制造成本,减小栅极寄生电容,提高器件的开关性能。
现将本发明的提供的具体技术方案说明如下。
本发明的目的之一在于提供一种沟槽型功率半导体器件,所述的半导体器件包括有位于器件底部的集电极金属层;
位于集电极金属层上方的半导体区,所述半导体区自下而上分别包括有第二导电型集电极掺杂区、第一导电型电场截止层和第一导电型漂移区;所述的半导体区内还设有一个以上自半导体区上表面延伸进入半导体区内的平行排布的沟槽,所述的沟槽内填充有栅极导电材料,所述的栅极导电材料与沟槽的内壁之间设有栅介质层;
位于所述半导体区上的层间介质层;
位于层间介质层上的发射极电极金属层和栅电极金属层,其中位于栅电极金属层下方的沟槽构成沟槽起始段,位于发射极电极金属层下方的沟槽构成沟槽延伸段;
在沟槽起始段上方的层间介质层中设有栅极接触孔,沟槽内的栅极导电材料通过栅极接触孔与其上方的栅电极金属层相连,所述栅极接触孔的宽度小于沟槽起始段的宽度,且所述沟槽起始段的宽度大于沟槽延伸段的宽度。
进一步的,沟槽起始段的宽度为1.2~1.8μm,沟槽延伸段的宽度为0.6~1.2μm。
进一步的,沟槽的起始段的周围设有第二导电型缓冲掺杂区,且第二导电型缓冲掺杂区的结深大于或等于沟槽起始段的深度。
更进一步的,所述第二导电型缓冲掺杂区的一侧边缘延伸至发射极电极金属层的下方,并通过设于层间介质层中的发射极接触孔与发射极电极金属层相连。
进一步的,所述的半导体区内还设有一条以上的位于发射极电极金属层的下方的伪沟槽,所述的伪沟槽通过设于伪沟槽的起始段上方的伪栅极接触孔和发射极电极金属层相连。
更进一步的,所述的伪沟槽的起始段的宽度大于其延伸段的宽度。
更进一步的,所述伪沟槽的起始段的周围设有第二导电型缓冲掺杂区,且第二导电型缓冲掺杂区的结深大于或等于伪沟槽起始段的深度。
更进一步的,相邻的伪沟槽之间的半导体区表面不设有发射极接触孔。
更进一步的,相邻的伪沟槽的起始段相连接形成连续的“U”型伪沟槽。
更进一步的,相对称设置的两个“U”型伪沟槽在延伸段相连形成闭合的“O”型伪沟槽。
更进一步的,两个相邻的伪沟槽延伸段之间设有第二导电型电浮空掺杂区。
进一步的,相邻的沟槽的起始段相连接形成连续的“U”型沟槽。
更进一步的,相对称设置的两个“U”型沟槽在延伸段相连形成闭合的“O”型沟槽。
本发明的另一目的在于提供一种沟槽型功率半导体器件的制造方法,所述的制造方法包括如下步骤:
(1)在半导体基底内形成第一导电型漂移区;
(2)在第一导电型漂移区的表面相应位置处通过光刻和离子注入的方式形成第二导电型缓冲掺杂区,所述第二导电型缓冲掺杂区与功率器件的终端耐压区常用的第二导电型场线环掺杂区同步形成;
(3)在半导体基底的表面刻蚀沟槽,并通过光刻版图案实现沟槽在其起始段的宽度“y”大于其在延伸段的宽度“x”,沟槽在其起始段的深度“d2”也会大于其在延伸段的深度“d1”,该步骤中可以同步刻蚀出伪沟槽;
(4)在沟槽的内壁形成栅介质层,随后将沟槽用栅极导电材料填充;
(5)对栅极导电材料进行回刻,完全去除半导体区上表面的栅极导电材料,只保留沟槽内的栅极导电材料,此步工艺不需要光刻版;
(6)在相邻沟槽的延伸段之间形成第二导电型体区、第一导电型发射极区及第二导电型接触区;
(7)在半导体区和沟槽的表面沉积层间介质层;
(8)对层间介质层进行光刻,在相邻沟槽的延伸段之间形成发射极接触孔,在沟槽的起始段上方形成栅极接触孔;
(9)在层间介质层表面沉积金属层,并通过光刻形成发射极电极金属层和栅电极金属层;
(10)对半导体区背部进行减薄,并在第一导电型漂移区的下方通过离子注入和/或扩散的方式形成第一导电型电场截止层和第二导电型集电极掺杂区,然后在器件背部沉积金属层,形成集电极金属层,制成所述的器件。
在本发明的沟槽型功率半导体器件结构中,沟槽(205)中的栅极导电材料(207)直接通过沟槽(205)起始段上方的栅极接触孔(216)连接至栅电极金属层(214),从而省略了栅极总线板,相对于现有技术的沟槽型功率半导体器件100而言,可以节省栅极导电材料的光刻步骤,降低器件的制造成本,并避免栅极总线板引入的寄生栅电容。
此外,由于栅极接触孔(216)位于沟槽(205)的起始段,而沟槽(205)的起始段的宽度被设置的较宽,因而可以为栅极接触孔(216)的光刻对准偏差留出更多的裕量;另一方面,由于器件用于导电的有源区内设置的是沟槽(205)的延伸段,而沟槽(205)的延伸段的宽度较小,因而不会增加额外的栅极寄生电容,有利于加快器件的开关速度,减小开关损耗。考虑到沟槽刻蚀的负载效应,沟槽(205)起始段的宽度较大,会导致较快的刻蚀速度,使得沟槽(205)起始段的深度大于沟槽(205)延伸段的深度;为避免由于沟槽(205)起始段深度增加而对器件的击穿电压造成的不利影响,沟槽(205)的起始段周围设有p型缓冲掺杂区(215),且p型缓冲掺杂区(215)的结深大于或等于沟槽(205)起始段的深度,在器件耐压状态下,所述p型缓冲掺杂区(215)可以有效降低沟槽(205)起始段附近的电场,维持器件的击穿电压;此外,根据本发明提供的制造方法,所述p型缓冲掺杂区(215)可以与器件终端耐压区常用的p型场线环掺杂区(未在本文件中展示)同步形成,因而不会增加额外的光刻版和工艺步骤。
综上所述,本发明的有益效果在于:本发明的沟槽型功率半导体器件可以在不对器件性能造成负面影响的基础上实现稳定可靠的栅极连接,并通过省略栅极总线板,减少器件的光刻工艺步骤,降低器件的制造成本,同时减小由栅极总线板引入的栅极寄生电容,提升器件的开关速度。
附图说明
图1为一现有技术的沟槽型IGBT器件100的局部俯视示意图。
图2为对应图1中器件100的M-M’切线的横切面结构示意图。
图3为基于本发明的第一实施例的IGBT器件200的局部俯视示意图。
图4为对应图3中器件200的A-A’切线的横切面结构示意图。
图5为对应图3中器件200的B-B’切线的横切面结构示意图。
图6至图23为器件200的主要制造步骤的横切面示意图。
图24为基于本发明的第二实施例的IGBT器件300的局部俯视示意图。
图25为对应图24中器件300的C-C’切线的横切面结构示意图。
图26为对应图24中器件300的D-D’切线的横切面结构示意图。
图27为基于本发明的第三实施例的IGBT器件400的局部俯视示意图。
图28为对应图27中器件400的E-E’切线的横切面结构示意图。
图29为对应图27中器件400的F-F’切线的横切面结构示意图。
图30为基于本发明的第四实施例的IGBT器件500的局部俯视示意图。
图31为对应图30中器件500的G-G’切线的横切面结构示意图。
具体实施方式
需指出的是,本说明文件中所展示的器件设计及制造方案只涉及与沟槽栅电极连接相关的结构部分,对于实现完整器件所需要的其它结构部分(如器件的终端耐压结构等)和工艺步骤则未在本文件中加以描述。另外,本文件中所述的对应位置词如“上”、“下”、“左”、“右”、“前”、“后”、“垂直”、“水平”是对应于参考图示的相对位置,具体实施中并不限制固定方向。此外,在以下说明中,晶体管的半导体衬底被认为由硅(Si)材料构成。但是,该衬底亦可由其他任何适合该器件制造的材料构成,如锗(Ge),碳化硅(SiC)等。在以下说明中,半导体区的导电类型被分为p型与n型。一个p型导电的半导体区可以通过向原始半导体区掺入一种或几种杂质构成,这些杂质可以是但并不局限于:硼(B),铝(Al),及镓(Ga)等;一个n型导电的半导体区亦可通过向原始半导体区掺入一种或几种杂质构成,这些杂质可以是但并不局限于:磷(P),砷(As),碲(Sb),硒(Se),及质子(H+)等。下文中皆是以n型沟道的器件予以说明,在实际实施中,本发明不限制于n型或者p型沟道的器件,即本发明对于p型沟道器件同样适用,届时只需将本文件中所述的n型区与p型区互换即可。此外,在以下说明中将采用沟槽型IGBT器件予以说明,但需要指出的是本发明同样适用于沟槽型MOSFET等其他半导体器件,届时只需将器件背部的p+型集电极掺杂区替换成n+型漏极掺杂区即可。
以下对本发明的功率半导体器件予以具体的举例说明。
实施例1
图3为基于本发明的第一实施例的IGBT器件200的局部俯视示意图,图4和图5分别为对应图3中器件200的A-A’和B-B’切线的横切面结构示意图。如图4、5所示,器件200具有位于器件底部的集电极金属层(201),位于集电极金属层(201)上方的半导体区,所述半导体区自下而上分别包括有p+型集电极掺杂区(202)、n型电场截止层(203)和n-型漂移区(204);在所述半导体区之上设有层间介质层(211),所述层间介质层一般由氧化硅或氮化硅等材料构成;在所述层间介质层(211)之上的不同区域处分别设有由金属层构成的发射极电极金属层(213)和栅电极金属层(214),如图3所示;在所述半导体区的上表面具有一系列平行排布的沟槽(205),所述沟槽(205)的起始于栅电极金属层(214)的下方,并延伸入发射极电极金属层(213)的下方,称沟槽(205)在栅电极金属层(214)下方的部分为沟槽(205)的起始段,称沟槽(205)在发射极电极金属层(213)下方的部分的沟槽(205)的延伸段,特别地,沟槽(205)起始段的宽度大于沟槽(205)延伸段的宽度,即图3中标注的“y”>“x”。优选的,从器件俯视图上看,沟槽(205)起始段的宽度“y”一般为1.2~1.8μm,长度一般为5~15μm;沟槽(205)延伸段的宽度“x”一般为0.6~1.2μm,沟槽(205)延伸段的长度大于器件200的发射极电极金属层(213)在沟槽(205)延伸方向上的长度。在所述沟槽(205)内部填充有栅极导电材料(207),所述栅极导电材料(207)一般由重度掺杂的多晶硅材料构成;在栅极导电材料(207)与沟槽(205)的内壁之间设有栅介质层(206),所述栅介质层(206)一般由氧化硅或氮化硅等介质材料构成,所述栅极导电材料(207)的上表面被层间介质层(211)覆盖;此外,在沟槽(205)起始段上方的层间介质层(211)中设有栅极接触孔(216),沟槽(205)内的栅极导电材料(207)通过栅极接触孔(216)与其上方的栅电极金属层(214)相连,且所述栅极接触孔(216)的宽度小于沟槽(205)起始段的宽度。优选的,栅极接触孔(216)的宽度在0.3~0.7μm,沟槽(205)起始段的宽度比栅极接触孔(216)宽0.5μm及以上,这种设计可以为器件制造过程中的接触孔光刻工艺留出充足的对准偏差裕量,从而降低接触孔光刻工艺难度。
此外,所述沟槽(205)起始段与沟槽(205)延伸段在器件制造过程中可以在同一步刻蚀工艺中形成,从而不会增加工艺步骤。考虑到沟槽刻蚀的负载效应,沟槽(205)起始段的宽度较大,会导致相对较快的刻蚀速度,使得沟槽(205)起始段的深度大于沟槽(205)延伸段的深度。优选的,沟槽(205)延伸段的深度在4~6μm,沟槽(205)起始段的深度一般比沟槽(205)延伸段深0.2~0.8μm。需指出的是,在器件耐压状态下,沟槽较深位置处的电场往往相对较高,从而使得沟槽(205)起始段倾向于先行发生击穿,为避免此问题,本发明的器件结构在所述沟槽(205)的起始段周围的半导体区内还设有p型缓冲掺杂区(215),所述p型缓冲掺杂区(215)位于n-型漂移区(204)之上,且在横切面上看(如图5所示),所述p型缓冲掺杂区(215)的结深大于或等于沟槽(205)起始段的深度;在俯视图上看(如图3所示),所述p型缓冲掺杂区(215)的长度大于沟槽(205)起始段的长度,优选的,所述p型缓冲掺杂区(215)的一侧边缘延伸至发射极电极金属层(213)的下方,并与发射极电极金属层(213)通过发射极接触孔(212)相连。这样一来,p型缓冲掺杂区(215)将处于低电位,通过将沟槽(205)的起始段用p型缓冲掺杂区(215)包围,可以有效降低沟槽(205)起始段附近的电场,从而避免对器件击穿电压造成不利影响,维持器件的耐压能力。
此外,如图4所示,在相邻沟槽(205)的延伸段之间还设有p型体区(208),所述p型体区(208)位于n-型漂移区(204)之上,且所述p型体区(208)深度小于沟槽(205)延伸段的深度;在p型体区(208)上方设有n+型发射极区(210)及p+型接触区(209),所述n+型发射极区(210)与沟槽(205)延伸段的一个侧壁毗连,所述n+型发射极区(210)及p+型接触区(209)通过层间介质层(211)中的发射极接触孔(212)与其上方的发射极电极金属层(213)相连。沟槽(205)延伸段附近的器件结构可以与现有技术的沟槽型功率半导体器件一致。
此外,本发明亦提出根据第一实施例的IGBT器件200的主要制造步骤,下文中选用对应图3中A-A’和B-B’切线的横切面结构予以展示说明。首先,在半导体基底内形成n-型漂移区(204),所述n-型漂移区(204)可以通过晶体外延或区熔方式形成;下一步,如图6和图7所示,在n-型漂移区(204)的表面相应位置处通过光刻和离子注入的方式形成p型缓冲掺杂区(215),需指出的是,所述p型缓冲掺杂区(215)可以与功率器件的终端耐压区常用的p型场线环掺杂区(未在本文件中展示)同步形成,因而不会增加额外的光刻版和工艺步骤;下一步,如图8和图9所示,在半导体基底的表面刻蚀沟槽(205),并通过光刻版图案实现沟槽(205)在其起始段的宽度“y”大于其在延伸段的宽度“x”,由于刻蚀工艺的负载效应,沟槽(205)在其起始段的深度“d2”也会大于其在延伸段的深度“d1”;下一步,如图10和图11所示,在沟槽(205)的内壁通过氧化和/或介质沉积的方式形成栅介质层(206),随后将沟槽(205)用栅极导电材料(207)填充;下一步,如图12和图13所示,对栅极导电材料(207)进行回刻,完全去除半导体区上表面的栅极导电材料,只保留沟槽(205)内的栅极导电材料(207),需指出的是,此步骤对栅极导电材料(207)的刻蚀并不需要光刻版;下一步,如图14和图15所示,在相邻沟槽(205)的延伸段之间通过离子注入和/或扩散的方式形成p型体区(208),n+型发射极区(210)及p+型接触区(209);下一步,如图16和图17所示,在半导体区和沟槽(205)的表面沉积层间介质层(211);下一步,如图18和图19所示,对层间介质层(211)进行光刻,在相邻沟槽(205)的延伸段之间形成发射极接触孔(212),在沟槽(205)的起始段上方形成栅极接触孔(216);下一步,如图20和图21所示,在层间介质层(211)表面沉积金属层,并通过光刻形成发射极电极金属层(213)和栅电极金属层(214);最后,如图22和23所示,对半导体区背部进行减薄,并在n-型漂移区(204)的下方通过离子注入和/或扩散的方式形成n型电场截止层(203)和p+型集电极掺杂区(202),然后在器件背部沉积金属层,形成集电极电极(201),完成器件200的制造。
需指出的是,相对于现有技术的沟槽型半导体器件100,本发明的功率半导体器件200的制造并不需要对栅极导电材料(207)进行光刻,从而减少了光刻版和工艺步骤,降低了器件的制造成本。
实施例2
图24为基于本发明的第二实施例的IGBT器件300的局部俯视示意图,图25和图26分别为对应图24中器件300的C-C’和D-D’切线的横切面结构示意图。相对于上文中描述的器件200而言,器件300还具有以下特点:具有若干条与所述沟槽(205)平行排布的伪沟槽(218),所述伪沟槽(218)的起始段和延伸段均位于发射极电极金属层(213)的下方,且伪沟槽(218)的起始段的宽度大于其延伸段的宽度。所述伪沟槽(218)内填充有伪栅极导电材料(227),在伪沟槽(218)的起始段上方设有伪栅极接触孔(217),所述伪栅极导电材料(227)通过伪栅极接触孔(217)与发射极电极金属层(213)相连,且所述伪栅极接触孔(217)的宽度小于所述伪沟槽(218)起始段的宽度。采用伪沟槽(218)设计可以减少栅极沟槽密度,降低器件的栅极寄生电容,加快器件的开关速度。需指出的是,所述伪沟槽(218)可以与沟槽(205)在同一步光刻中刻蚀形成,因此并不需要增加额外的光刻版和工艺步骤。相应的,伪沟槽(218)的起始段和延伸段的宽度与沟槽(205)的起始段和延伸段的宽度可以分别对应相等;伪沟槽(218)的起始段和延伸段的深度与沟槽(205)的起始段和延伸段的深度也可以分别对应相等。同理,为了避免由于伪沟槽(218)起始段深度较深而影响器件的击穿电压,所述伪沟槽(218)的起始段被p型缓冲掺杂区(215)包围,且p型缓冲掺杂区(215)的结深大于或等于伪沟槽(218)起始段的深度。
实施例3
图27为基于本发明的第三实施例的IGBT器件400的局部俯视示意图,图28和图29分别为对应图27中器件400的E-E’和F-F’切线的横切面结构示意图。相对于上文中描述的器件300而言,器件400还具有以下特点:相邻沟槽(205)之间具有一个以上的伪沟槽(218),且相邻伪沟槽(218)之间的半导体区表面不设有发射极接触孔(212)。相邻伪沟槽(218)的延伸段之间可以设有p型体区(208),如图28所示。由于相邻伪沟槽(218)之间不设有发射极接触孔(212),该区域的半导体区可以处于电浮空状态,因而可以在IGBT导通状态时存储更多的载流子,降低IGBT的导通压降。
实施例4
图30为基于本发明的第四实施例的IGBT器件500的局部俯视示意图,图31为对应图30中器件500的G-G’切线的横切面结构示意图。相对于上文中描述的器件400而言,器件500还具有以下特点:如图30所示,沟槽和伪沟槽的起始段与其延伸段分别对应垂直,相邻两个沟槽的起始段互相连接形成一段连续的“U”型沟槽(225),相邻两个伪沟槽的起始段互相连接形成一段连续的“U”型伪沟槽(219);此外,图30中的“U”型沟槽(225)亦可在图30下方的另一侧(未在图30中展示)与图30中所示图案上下对称设置,从而形成闭合的“O”型沟槽;同理,“U”型伪沟槽(219)亦可被上下对称设置为“O”型伪沟槽。优选的,伪沟槽(219)的两个相邻的延伸段之间设有p型电浮空掺杂区(220),且所述p型电浮空掺杂区(220)的结深大于所述p型体区(208)的结深。这种设计可以在维持器件击穿电压的前提下,降低器件的沟槽密度,并有利于提高IGBT导通状态的载流子存储浓度,优化IGBT的开关和导通损耗。

Claims (16)

1.一种沟槽型功率半导体器件,所述的半导体器件包括有
位于器件底部的集电极金属层;
位于集电极金属层上方的半导体区,所述半导体区自下而上分别包括有第二导电型集电极掺杂区、第一导电型电场截止层和第一导电型漂移区;所述的半导体区内还设有一个以上自半导体区上表面延伸进入半导体区内的平行排布的沟槽,所述的沟槽内填充有栅极导电材料,所述的栅极导电材料与沟槽的内壁之间设有栅介质层;
位于所述半导体区上的层间介质层;
位于层间介质层上的发射极电极金属层和栅电极金属层,其中位于栅电极金属层下方的沟槽构成沟槽起始段,位于发射极电极金属层下方的沟槽构成沟槽延伸段;
其特征在于,
在沟槽起始段上方的层间介质层中设有栅极接触孔,沟槽内的栅极导电材料通过栅极接触孔与其上方的栅电极金属层相连,所述栅极接触孔的宽度小于沟槽起始段的宽度,且所述沟槽起始段的宽度大于沟槽延伸段的宽度。
2.如权利要求1所述的沟槽型功率半导体器件,其特征在于,沟槽起始段的宽度为1.2~1.8μm,沟槽延伸段的宽度为0.6~1.2μm。
3.如权利要求1所述的沟槽型功率半导体器件,其特征在于,沟槽的起始段的周围设有第二导电型缓冲掺杂区,且第二导电型缓冲掺杂区的结深大于或等于沟槽起始段的深度。
4.如权利要求3所述的沟槽型功率半导体器件,其特征在于,所述第二导电型缓冲掺杂区的一侧边缘延伸至发射极电极金属层的下方,并通过设于层间介质层中的发射极接触孔与发射极电极金属层相连。
5.如权利要求1所述的沟槽型功率半导体器件,其特征在于,所述的第二导电型集电极掺杂区替换成第一导电型漏极掺杂区。
6.如权利要求1-5任一权利要所述的沟槽型功率半导体器件,其特征在于,所述的半导体区内还设有一条以上的位于发射极电极金属层的下方的伪沟槽,所述的伪沟槽通过设于伪沟槽的起始段上方的伪栅极接触孔和发射极电极金属层相连。
7.如权利要求6所述的沟槽型功率半导体器件,其特征在于,所述的伪沟槽的起始段的宽度大于其延伸段的宽度。
8.如权利要求7所述的沟槽型功率半导体器件,其特征在于,所述伪沟槽的起始段的周围设有第二导电型缓冲掺杂区,且第二导电型缓冲掺杂区的结深大于或等于伪沟槽起始段的深度。
9.如权利要求6所述的沟槽型功率半导体器件,其特征在于,相邻的伪沟槽之间的半导体区表面不设有发射极接触孔。
10.如权利要求6所述的沟槽型功率半导体器件,其特征在于,相邻的伪沟槽的起始段相连接形成连续的“U”型伪沟槽。
11.如权利要求10所述的沟槽型功率半导体器件,其特征在于,相对称设置的两个“U”型伪沟槽在延伸段相连形成闭合的“O”型伪沟槽。
12.如权利要求11所述的沟槽型功率半导体器件,其特征在于,两个相邻的伪沟槽延伸段之间设有第二导电型电浮空掺杂区。
13.如权利要求1所述的沟槽型功率半导体器件,其特征在于,相邻的沟槽的起始段相连接形成连续的“U”型沟槽。
14.如权利要求13所述的沟槽型功率半导体器件,其特征在于,相对称设置的两个“U”型沟槽在延伸段相连形成闭合的“O”型沟槽。
15.一种沟槽型功率半导体器件的制造方法,其特征在于,所述的制造方法包括如下步骤:
(1)在半导体基底内形成第一导电型漂移区;
(2)在第一导电型漂移区的表面相应位置处通过光刻和离子注入的方式形成第二导电型缓冲掺杂区,所述第二导电型缓冲掺杂区与功率器件的终端耐压区常用的第二导电型场线环掺杂区同步形成;
(3)在半导体基底的表面刻蚀沟槽,并通过光刻版图案实现沟槽在其起始段的宽度“y”大于其在延伸段的宽度“x”,沟槽在其起始段的深度“d2”也会大于其在延伸段的深度“d1”;
(4)在沟槽的内壁形成栅介质层,随后将沟槽用栅极导电材料填充;
(5)对栅极导电材料进行回刻,完全去除半导体区上表面的栅极导电材料,只保留沟槽内的栅极导电材料,此步工艺不需要光刻版;
(6)在相邻沟槽的延伸段之间形成第二导电型体区、第一导电型发射极区及第二导电型接触区;
(7)在半导体区和沟槽的表面沉积层间介质层;
(8)对层间介质层进行光刻,在相邻沟槽的延伸段之间形成发射极接触孔,在沟槽的起始段上方形成栅极接触孔;
(9)在层间介质层表面沉积金属层,并通过光刻形成发射极电极金属层和栅电极金属层;
(10)对半导体区背部进行减薄,并在第一导电型漂移区的下方通过离子注入和/或扩散的方式形成第一导电型电场截止层和第二导电型集电极掺杂区,然后在器件背部沉积金属层,形成集电极金属层。
16.如权利要求15所述的一种沟槽型功率半导体器件的制造方法,其特征在于,在步骤(3)中同步刻蚀出伪沟槽。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112086517A (zh) * 2020-10-29 2020-12-15 珠海迈巨微电子有限责任公司 一种槽栅功率半导体器件及其制备方法
CN114335170A (zh) * 2020-09-30 2022-04-12 苏州东微半导体股份有限公司 半导体功率器件

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110012195A1 (en) * 2008-01-29 2011-01-20 Fuji Electric Systems Co., Ltd. Semiconductor device
CN102187465A (zh) * 2008-10-14 2011-09-14 三菱电机株式会社 功率器件
JP2013251468A (ja) * 2012-06-01 2013-12-12 Fuji Electric Co Ltd 半導体装置および半導体装置の制御方法
CN103985746A (zh) * 2014-06-05 2014-08-13 无锡新洁能股份有限公司 沟槽型igbt器件及其制造方法
US20160254376A1 (en) * 2013-11-29 2016-09-01 Abb Technology Ag Insulated gate bipolar transistor
US20170170286A1 (en) * 2015-12-10 2017-06-15 Infineon Technologies Ag Semiconductor devices and a method for forming a semiconductor device
CN107104149A (zh) * 2017-05-25 2017-08-29 中山汉臣电子科技有限公司 一种功率半导体器件
WO2018105749A1 (ja) * 2016-12-09 2018-06-14 国立大学法人九州工業大学 絶縁ゲートバイポーラトランジスタ装置、半導体装置の生産方法、及び、絶縁ゲートバイポーラトランジスタ装置の生産方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110012195A1 (en) * 2008-01-29 2011-01-20 Fuji Electric Systems Co., Ltd. Semiconductor device
CN102187465A (zh) * 2008-10-14 2011-09-14 三菱电机株式会社 功率器件
JP2013251468A (ja) * 2012-06-01 2013-12-12 Fuji Electric Co Ltd 半導体装置および半導体装置の制御方法
US20160254376A1 (en) * 2013-11-29 2016-09-01 Abb Technology Ag Insulated gate bipolar transistor
CN103985746A (zh) * 2014-06-05 2014-08-13 无锡新洁能股份有限公司 沟槽型igbt器件及其制造方法
US20170170286A1 (en) * 2015-12-10 2017-06-15 Infineon Technologies Ag Semiconductor devices and a method for forming a semiconductor device
WO2018105749A1 (ja) * 2016-12-09 2018-06-14 国立大学法人九州工業大学 絶縁ゲートバイポーラトランジスタ装置、半導体装置の生産方法、及び、絶縁ゲートバイポーラトランジスタ装置の生産方法
CN107104149A (zh) * 2017-05-25 2017-08-29 中山汉臣电子科技有限公司 一种功率半导体器件

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114335170A (zh) * 2020-09-30 2022-04-12 苏州东微半导体股份有限公司 半导体功率器件
CN112086517A (zh) * 2020-10-29 2020-12-15 珠海迈巨微电子有限责任公司 一种槽栅功率半导体器件及其制备方法

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