CN111712925A - 半导体装置 - Google Patents

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Abstract

本发明的半导体装置具备：支撑基板，具有第1主面及第2主面；第1导电类型的第1GaN层，设置于支撑基板的第1主面侧；第1导电类型的第2GaN层，设置于第1GaN层上；AlxGa1‑xN(0<x<1)层，设置于第2GaN层上；第2导电类型的第3GaN层，设置于AlxGa1‑xN(0<x<1)层上；第1导电类型的第4GaN层，设置于第3GaN层上；绝缘膜，至少覆盖第4GaN层上；沟槽栅极，从第4GaN层的上表面到达第2GaN层内；栅极电极，隔着栅极绝缘膜设置于沟槽栅极内；第1主电极，与第3GaN层连接；以及第2主电极，与第1主电极成对，第3GaN层的施主浓度低于第4GaN层的施主浓度。

Description

半导体装置
技术领域
本发明涉及半导体装置，特别涉及能够降低导通电阻且能够确保耐压的半导体装置。
背景技术
近年来，使用能够使确保耐压的漂移层的厚度变薄且能够低导通电压化的宽带隙半导体的宽带隙半导体装置的开发活跃，特别是与具有形成于GaN(氮化镓)基板上的沟槽栅极的纵型的MOS场效应晶体管(沟槽MOSFET)有关的提案增加。
一般而言，在纵型的沟槽MOSFET中，存在电场集中易于产生在沟槽栅极的底部这样的问题。为了提高绝缘破坏耐压，该部位的电场集中的缓和不可欠缺。作为缓和电场集中的构造的一个例子，考虑在沟槽栅极的附近配置p型杂质层的构造。由此，耗尽层从pn结界面扩大，能够缓和沟槽栅极端部的电场集中，能够将半导体装置设为高耐压。
另一方面，配置于沟槽栅极的附近的p型杂质层由于阻碍通过沟道区域后的电子流的扩散，所以成为使导通电阻上升的主要原因。该电阻分量还被称为JFET(JunctionField Effect Transistor，结型场效应晶体管)电阻，具有随着半导体装置微细化而在使导通电阻上升的主要原因中所占的比值增加这样的性质。因此，为了同时实现半导体装置的高耐压化和低导通电阻化，对该JFET电阻的对策变得不可欠缺。
例如，在专利文献1中，为了降低JFET电阻的影响，在p型体(body)区域的下部配置有n型的杂质层。配置于沟道区域的下部的高浓度的n型杂质层一般被称为电流扩散层(CSL：Current Spreading Layer)。在专利文献1中，通过利用电流扩散层的配置提高漂移层的上端的横向的传导性，减轻JFET电阻的影响。另外，在专利文献1中，作为针对pn结界面的电场强度的上升的对策，在电流扩散层和p型体区域的界面配置有低浓度的n型杂质层。由此，抑制pn结界面的电场强度上升。
另一方面，在专利文献2中，用AlGaN层和GaN层的2层构造(AlGaN/GaN构造)覆盖沟槽栅极的侧面以及底面。通过采用这样的构造，在AlGaN界面的GaN层产生二维电子气(2DEG：two dimensional electron gas)。由此，能够促进沟槽下部中的电子流的扩散。
另外，在功率MOSFET中，雪崩耐量的确保非常重要。为了防止雪崩破坏，需要以使p型体区域的电位不上升的方式经由包含比较多的p型杂质的p+杂质层从源极电极抽出空穴。
在专利文献3中，在沟槽栅极下部的n型漂移层内配置有p型的InGaN层。由此，在p型的InGaN层和n型的GaN层的下层界面，感应二维空穴气(2DHG：two dimensional holegas)，空穴的移动被促进。进而，通过针对感应2DHG的2DHG区域连接导通电极，能够抽出空穴，提高雪崩耐量。
现有技术文献
专利文献
专利文献1：日本特开2017-63174号公报
专利文献2：日本特开2004-260140号公报
专利文献3：日本特开2008-135575号公报
发明内容
专利文献1公开的构造在考虑沟槽栅极加工时的深度方向的偏差时，需要将低浓度的n型杂质层的厚度设计得厚。由此，沟槽栅极的端部和高浓度的n型的杂质层(CSL)的距离变远，所以存在电流扩散层的效果减弱这样的问题。另外，在pn结界面中设置有浓度比漂移层高的n型杂质层，所以存在无法避免pn结界面的电场强度上升而耐压易于降低的问题。
关于专利文献2，虽然能够通过沟槽栅极下部的AlGaN/GaN构造，期待在沟槽栅极下部使电子流扩散的效果，但另一方面，由于在源极电极的下部未形成AlGaN/GaN构造，所以无法在占据装置面积的大部分的源极区域的下部使电子流扩散。通常，在沟槽栅极，除了侧壁部以外，成为不使电流流过的所谓无效区域，所以沟槽区域尽可能设计得窄。因此，即使在沟槽栅极的下部形成电流扩散层，由于在半导体装置中所占的面积窄，所以认为并非有效。
另外，关于专利文献3，为了促进空穴的排出，在沟槽栅极下部的漂移层内配置有p型的InGaN层。InGaN层相比于GaN层，其带隙更窄，所以在漂移层的内部形成量子阱。虽然通过从该量子阱抽出空穴而雪崩耐量提高，但由于通过沟道区域后的电子被量子阱捕捉而易于再次结合，所以无法避免漏极电流降低。
本发明是为了解决如上述的问题而完成的，其目的在于提供一种能够降低导通电阻且确保耐压并且提高雪崩耐量的半导体装置。
本发明所涉及的半导体装置具备：支撑基板；第1导电类型的第1GaN层，设置于支撑基板的第1主面侧；第1导电类型的第2GaN层，设置于第1GaN层上；AlxGa1-xN(0<x<1)层，设置于第2GaN层上；第2导电类型的第3GaN层，设置于AlxGa1-xN(0<x<1)层上；第1导电类型的第4GaN层，设置于第3GaN层上；绝缘膜，至少覆盖第4GaN层上；沟槽栅极，从第4GaN层的上表面到达第2GaN层内；栅极电极，隔着栅极绝缘膜设置于沟槽栅极内；第1主电极，与第3GaN层连接；以及第2主电极，与第1主电极成对，第3GaN层的施主浓度低于第4GaN层的施主浓度。
根据上述半导体装置，通过GaN/AlGaN/GaN的极化效果，在第2GaN层内感应二维电子气，在第3GaN层内感应二维空穴气。通过将二维电子气用作电流扩散层，第2GaN层的上层部处的水平方向的传导性显著提高，能够促进电子流的扩散来降低导通电阻。另外，在第3GaN层内感应二维空穴气，所以能够提高雪崩耐量。将二维电子气用作电流扩散层，所以在电流扩散层的形成中不需要追加的掺杂，所以能够确保耐压。
附图说明
图1是示出本发明所涉及的实施方式1的半导体装置的上表面结构的俯视图。
图2是本发明所涉及的实施方式1的半导体装置的源极组件单元的剖面图。
图3是本发明所涉及的实施方式1的半导体装置的栅极单元的剖面图。
图4是本发明所涉及的实施方式1的半导体装置的末端(termination)单元的剖面图。
图5是示意地示出本发明所涉及的实施方式1的半导体装置的源极组件单元中的主电流的路径的图。
图6是说明本发明所涉及的实施方式1的半导体装置的制造方法的剖面图。
图7是说明本发明所涉及的实施方式1的半导体装置的制造方法的剖面图。
图8是说明本发明所涉及的实施方式1的半导体装置的制造方法的剖面图。
图9是说明本发明所涉及的实施方式1的半导体装置的制造方法的剖面图。
图10是说明本发明所涉及的实施方式1的半导体装置的制造方法的剖面图。
图11是说明栅极电极和GaN层的交叠长的图。
图12是说明本发明所涉及的实施方式1的半导体装置的制造方法的剖面图。
图13是说明本发明所涉及的实施方式1的半导体装置的制造方法的剖面图。
图14是说明本发明所涉及的实施方式1的半导体装置的制造方法的剖面图。
图15是说明本发明所涉及的实施方式1的半导体装置的制造方法的剖面图。
图16是说明本发明所涉及的实施方式1的半导体装置的制造方法的剖面图。
图17是说明本发明所涉及的实施方式1的半导体装置的制造方法的剖面图。
图18是说明本发明所涉及的实施方式1的半导体装置的制造方法的剖面图。
图19是说明本发明所涉及的实施方式1的变形例的半导体装置的制造方法的剖面图。
图20是说明本发明所涉及的实施方式1的变形例的半导体装置的制造方法的剖面图。
图21是本发明所涉及的实施方式2的半导体装置的源极组件单元的剖面图。
图22是说明外延生长层的生长界面和沟道界面的位置关系的图。
图23是说明本发明所涉及的实施方式2的半导体装置的制造方法的剖面图。
图24是说明本发明所涉及的实施方式2的半导体装置的制造方法的剖面图。
图25是说明本发明所涉及的实施方式2的半导体装置的制造方法的剖面图。
图26是说明本发明所涉及的实施方式2的半导体装置的制造方法的剖面图。
图27是说明本发明所涉及的实施方式2的半导体装置的制造方法的剖面图。
图28是说明本发明所涉及的实施方式2的半导体装置的制造方法的剖面图。
图29是说明本发明所涉及的实施方式2的半导体装置的制造方法的剖面图。
图30是本发明所涉及的实施方式3的半导体装置的源极组件单元的剖面图。
图31是本发明所涉及的实施方式4的半导体装置的源极组件单元的剖面图。
具体实施方式
以下，根据附图，详细说明本发明所涉及的半导体装置及其制造方法的实施方式。此外，本发明不限定于该实施方式，能够在不脱离其要旨的范围适当地变更。另外，在以下所示的附图中，为了易于理解，各部件或者各部件的比例尺有时与现实不同，在各附图之间也是同样的。另外，在以下的记载中，关于杂质的传导性，一般将n型定义为“第1导电类型”、将p型定义为“第2导电类型”，但也可以是其相反的定义。
<实施方式1>
<装置结构>
图1是示出本发明所涉及的实施方式1的纵型沟槽MOSFET100的结构的俯视图，是从上方观察纵型沟槽MOSFET100的顶视图。为了使附图易于理解，在顶视图中未记载覆盖构造而被隐藏的焊盘电极。另外，以半导体装置的全景的掌握为目的，所以未详细记载构造。
如图1所示，在纵型沟槽MOSFET100中，多个沟槽栅极4以等间隔纵横交叉，由沟槽栅极包围的1个区域构成作为MOSFET的最小单位构造的源极组件单元2，矩阵状地配置多个源极组件单元2，形成单元排列区域SL。单元排列区域SL的俯视形状形成一边的中央部向内侧凹陷的四边形，以进入到单元排列区域SL的向内侧凹陷的部分的方式设置栅极单元1，成为所有沟槽栅极4与栅极单元1电连接的构造。
另外，虽然在后面使用附图来说明，纵型沟槽MOSFET100具有台面构造，在台面构造的平坦的上表面部5设置有单元排列区域SL，倾斜的侧面部6包围上表面部5，侧面部6的外侧成为平坦的底面部7。此外，如图1所示的纵型沟槽MOSFET100在晶片状态的支撑基板上形成多个，在最终工序中被各自分割而成为单独的半导体芯片，所以以下还有时将纵型沟槽MOSFET100称为芯片。
图2是示出纵型沟槽MOSFET100的源极组件单元的剖面图，与沿图1的A-A线的向视剖面图相当。另外，图3是示出栅极单元的剖面图，与沿图1的栅极单元1中的B-B线的向视剖面图相当。另外，图4是示出末端单元的剖面图，与沿图3的末端单元3中的C-C线的向视剖面图相当。
如图2所示，纵型沟槽MOSFET100形成于主面成为(0001)面(c面)的n型的GaN基板8上，在GaN基板8的第1主面上层叠有GaN层9(第1GaN层)、GaN层10(第2GaN层)、AlxGa1-xN层11(AlGaN层)、GaN层12(第3GaN层)以及GaN层13(第4GaN层)。
在此，在GaN层9中以5×1017～5×1018cm-3程度的浓度掺杂硅(Si)，具有n型的传导性。在GaN层10中以2×1014～8×1016cm-3程度的浓度掺杂Si，具有n型的传导性。在AlxGa1-xN层11中并未有意地掺杂成为施主、受主的杂质，而成为i型的传导性。此外，AlxGa1-xN中的Al的组成比x取0<x<1的范围的值，更优选组成比x取0.15～0.35的值。
在GaN层12中，作为p型的杂质，以1×1015～1×1019cm-3程度的浓度掺杂镁(Mg)。在GaN层13中，以5×1017～1×1020cm-3程度的浓度掺杂Si，具有n型的传导性。
如图2所示，源极组件单元2由在厚度方向贯通GaN层13、GaN层12以及AlxGa1-xN层11而到达GaN层10内的沟槽栅极4规定，沟槽栅极4的内表面被GaN层16(第5GaN层)覆盖。在GaN层16中，作为p型的杂质，以1×1015～5×1017cm-3程度的浓度掺杂Mg。在GaN层16中形成沟道层，所以通过将受主浓度设定得比成为体区域的GaN层12低，能够提高迁移率。
GaN层16上被栅极绝缘膜17覆盖，栅极绝缘膜17上被栅极电极18覆盖。此外，在与源极组件单元2的端缘部对应的GaN层13的端缘部，设置有绝缘膜15(第1绝缘膜)，栅极绝缘膜17以及栅极电极18的端部承载到该绝缘膜15上，从而栅极电极18的端部延伸至GaN层13的上方。
在栅极电极18与GaN层13之间，设置有绝缘膜15和栅极绝缘膜17，栅极电极18和GaN层13电绝缘。另外，栅极电极18在GaN层13的上方具有终端部。另外，GaN层13在其平面方向的中央部，具有包括在厚度方向贯通GaN层13而到达GaN层12内的开口部的体接触14(接触部)，GaN层12在体接触14的底面露出。而且，经由体接触14，源极电极19(第1主电极)与GaN层12接触。源极电极19被设置成与GaN层12接触并且与GaN层13的上表面也接触。
通过设置体接触14，易于与GaN层12接触，所以体电位稳定，阈值电压的偏差减轻而稳定。另外，易于从体区域抽出空穴，所以雪崩耐量提高。
另外，以覆盖源极电极19、GaN层13以及沟槽栅极4的上部的方式设置有绝缘膜21(第2绝缘膜)，源极电极19和栅极电极18被电绝缘，但绝缘膜21在源极电极19的上部具有开口部，源极电极19在开口部的底面露出。而且，以覆盖绝缘膜21的方式设置的源极焊盘电极22与源极电极19接触，对源极电极19提供源极电位。此外，开口部的剖面形状按照正锥形倾斜。
此外，在GaN基板8的与第1主面相反的一侧的第2主面上，设置有漏极电极20(第2主电极)，在纵型沟槽MOSFET100的导通动作时，从源极电极19朝向漏极电极20流过主电流。
图3所示的栅极单元1也与源极组件单元2同样地，由在厚度方向贯通GaN层13、GaN层12以及AlxGa1-xN层11而到达GaN层10内的沟槽栅极4规定，在GaN层13的上部，层叠有绝缘膜15、栅极绝缘膜17、栅极电极18以及蚀刻阻挡电极24，栅极电极18和蚀刻阻挡电极24电导通。
另外，虽然以覆盖蚀刻阻挡电极24、栅极电极18以及沟槽栅极4的上部的方式设置有绝缘膜21，但绝缘膜21在蚀刻阻挡电极24的上部具有开口部，蚀刻阻挡电极24在开口部的底面露出。而且，以覆盖绝缘膜21的方式设置的栅极焊盘电极23与蚀刻阻挡电极24接触，经由蚀刻阻挡电极24对栅极电极18提供栅极电位。
如图4所示，末端单元3设置于比单元排列区域SL的最外周的沟槽栅极4更靠外侧，是与台面构造的外缘部相当的区域的总称。如先前说明的那样，台面构造具有设置单元排列区域SL的上表面部5、包围上表面部5的倾斜的侧面部6以及侧面部6的外侧的底面部7。此外，设置有台面构造的侧面部6以及底面部7的区域与芯片终端部相当。
侧面部6按照正锥形倾斜，在斜面，GaN层13、GaN层12以及AlxGa1-xN层11的端面露出，并且GaN层10的一部分也露出，底面部7成为GaN层10的主面的一部分。此外，底面部7的从GaN基板8起的高度位置位于比沟槽栅极4的底面更靠下。通过采用这样的台面构造，得到倾斜型场板构造，能够缓和芯片终端部处的电场集中而提高耐压。
沟槽栅极4以在厚度方向贯通GaN层13、GaN层12以及AlxGa1-xN层11而到达GaN层10内的方式设置，沟槽栅极4的内表面被GaN层16覆盖。
GaN层16上被栅极绝缘膜17覆盖，栅极绝缘膜17上被栅极电极18覆盖。此外，在与末端单元3的最内周对应的GaN层13的端缘部设置有绝缘膜15，栅极绝缘膜17以及栅极电极18的端部承载到该绝缘膜15上，从而栅极电极18的端部延伸至GaN层13的上方。该部分是栅极电极18的终端部。
底面部7、侧面部6以及上表面部5被绝缘膜21覆盖，在绝缘膜21上设置有源极焊盘电极22。源极焊盘电极22在绝缘膜21上朝向台面构造的底面部7倾斜，在底面部7上具有终端部。此外，芯片终端部中的源极焊盘电极22还作为场板电极发挥功能，能够对芯片终端部中的电场集中的缓和作出贡献来提高耐压。
图5是示意地示出纵型沟槽MOSFET100的源极组件单元2中的主电流的路径的图，用箭头AR表示主电流。
如图5所示，关于从源极焊盘电极22流入的主电流，既有采用经由源极电极19通过GaN层13并通过GaN层12的侧面的GaN层16内，在GaN层10中在厚度方向前进而到达漏极电极20的路径的电流，也有采用在GaN层10内沿着AlxGa1-xN层11在水平方向扩散，在GaN层10中在倾斜方向前进而到达漏极电极20的路径的电流。这样，主电流沿着AlxGa1-xN层11在GaN层10中在水平方向扩散是将在AlxGa1-xN层11界面附近的GaN层10内感应的二维电子气(2DEG)用作电流扩散层(CSL)所产生的效果。
<制造方法>
使用图6～图18，说明本发明所涉及的实施方式1的纵型沟槽MOSFET100的制造方法。首先，在图6所示的工序中，作为支撑基板，准备主面成为(0001)面(c面)的传导性为n型的GaN基板8，在基板洗净后，在GaN基板8上使用有机金属气相外延(MOVPE)等手法，依次层叠GaN层9、GaN层10、AlxGa1-xN层11、GaN层12以及GaN层13。关于各GaN层的厚度，例如，GaN层9是0.5～3μm，GaN层10是5～20μm，GaN层12是0.5～2μm，GaN层13是50～500nm。
AlxGa1-xN层11的组成和厚度根据期望的2DEG浓度以及2DHG浓度决定即可，厚度是5nm以上且40nm以下即可，关于Al组成，只要x是0.15以上且0.35以下，则能够通过极化效果，感应期望的浓度的2DEG以及2DHG。
关于GaN层的杂质种类和杂质浓度，例如，在GaN层9中以成为5×1017～5×1018cm-3程度的浓度的方式掺杂Si，具有n型的传导性。在GaN层10中以成为2×1014～8×1016cm-3程度的浓度的方式掺杂Si，具有n型的传导性。在GaN层12中，以成为1×1015～1×1019cm-3程度的浓度的方式掺杂Mg，成为p型、i型、n型中的任意类型的传导性。在GaN层13中以成为5×1017～1×1020cm-3程度的浓度的方式掺杂Si，具有n型的传导性。此外，n型层的杂质种类除了Si以外也可以是锗(Ge)、氧(O)等。同样地，p型层的杂质种类除了Mg以外也可以是铍(Be)、碳(C)、锌(Zn)等。
此外，关于GaN层12的Mg浓度，如上所述，幅宽地设定，其原因为，根据GaN层12的厚度以及水平方向的长度，为了保持耐压而所需的Mg浓度大幅不同。例如，在由于穿通引起的耐压降低显著的情况下，在GaN层12中使用Mg浓度为5×1017～1×1019cm-3程度的高浓度p型层即可。另一方面，在通过沟道迁移率的提高以及Mg的存储效果而引起GaN层13的载流子补偿的情况下，GaN层12的Mg浓度设定为1×1015～1×1017cm-3程度即可。
在此，Mg的存储效果是指，在GaN层12的外延生长时，尽管停止Mg的原料气体的供给，但起因于生长腔的残留气体成分，也向上层的GaN层13导入Mg的现象。在实际使用上，GaN层13的施主浓度设定为1×1018cm-3以上，所以如果混入的Mg的量是低一个数量级的1×1017cm-3以下，则即使在GaN层13中引起载流子的补偿，其影响力也低，认为GaN层13的薄层电阻几乎不上升。因此，将GaN层12的Mg浓度设为1×1015～1×1017cm-3程度。
另一方面，在形成这样的低浓度的Mg掺杂层的情况下，存在半导体装置易于穿通的问题。在该情况下，通过尽可能缩短被沟槽夹住的GaN层12的水平方向的长度，抑制穿通。例如，通过使规定组件单元2的沟槽间距离成为100nm以下、更优选接近至50nm以下，p型的GaN层12完全耗尽化或者成为接近其的状态，向体区域的漏极电场的侵入被抑制。由此，即使是低浓度的Mg掺杂层，半导体装置也不易穿通，能够同时实现高的耐压和高的沟道迁移率。
此外，在降低GaN层12的Mg浓度的情况下，除了上述穿通的问题以外，还可能引起由于空穴的载流子密度减少引起的雪崩耐量降低。然而，在本实施方式中，通过在GaN层12/AlxGa1-xN层11/GaN层10的层叠构造中产生的极化效果，在AlxGa1-xN层11界面附近的GaN层12内感应二维空穴气(2DHG)，所以即使在降低Mg浓度的情况下，空穴载流子也不会缺乏，能够确保高的雪崩耐量。
接下来，为了在GaN基板8的第1主面侧形成台面构造，通过光刻形成光致抗蚀剂的抗蚀剂掩模RM。此时，在光致抗蚀剂的后烘烤工序中，通过在高温下对光致抗蚀剂进行加热，使光致抗蚀剂的端部下垂，得到正锥形的抗蚀剂掩模RM。
接下来，在图7所示的工序中，将该正锥形的抗蚀剂掩模RM作为蚀刻掩模，在GaN基板8的第1主面侧形成台面构造。
在GaN层13、12以及10和AlxGa1-xN层11的干蚀刻中，使用电感耦合等离子体反应离子蚀刻(ICP-RIE，Inductive Coupled Plasma Reactive Ion Etching)装置等。在加工时使用的气体优选为氯(Cl)或者三氯化硼(BCl3)。通过该蚀刻，未被抗蚀剂掩模RM覆盖的GaN层13以及12和AlxGa1-xN层11被去除，并且GaN层10被去除至预定的厚度。在蚀刻加工结束后，用有机洗净等去除抗蚀剂掩模RM。
通过台面加工，在GaN基板8的第1主面侧，形成具有上表面部5、侧面部6以及底面部7的台面构造。上表面部5和底面部7的高低差是1～2μm，正锥形的台面的倾斜角是60度以下。通过形成这样的台面构造，能够充分得到利用倾斜型场板构造的电场缓和效果。
在经由以上的工序在GaN基板8的第1主面侧形成台面构造之后，形成栅极单元1、源极组件单元2以及末端单元3，但以下，以作为本实施方式的特征部的源极组件单元2的形成为中心进行说明。
首先，通过光刻，在台面构造的上表面部5的GaN层13上，形成与形成体接触14的区域对应的部分成为开口部的抗蚀剂掩模(未图示)。之后，将该抗蚀剂掩模作为蚀刻掩模，使用ICP-RIE装置等，进行GaN层13的干蚀刻。在该干蚀刻中，使用Cl或者BCl3等氯系气体。关于蚀刻条件，以使GaN层12在体接触14的底部露出的方式适当地调整即可。之后，通过用有机洗净等去除抗蚀剂掩模，得到图8所示的体接触14。
接下来，在图9所示的工序中，使用溅射法、化学气相生长(CVD)法以及涂敷法等，在GaN层13上形成绝缘膜15。作为膜的种类，可以举出氧化硅(SiO2)、氮化硅(Si3N4)、氧化铝(Al2O3)、氮化铝(AlN)、氮氧化铝(AlON)、氧化镓(Ga2O3)等。关于膜厚，考虑作为硬掩模的耐性以及栅极电极18与GaN层13之间的寄生电容等来设定即可，例如优选为100～500nm程度。
在形成绝缘膜15之后，在绝缘膜15上通过光刻形成抗蚀剂掩模(未图示)。该抗蚀剂掩模具有用于将绝缘膜15加工为沟槽栅极4形成的硬掩模的图案。之后，将该抗蚀剂掩模作为蚀刻掩模，例如使用RIE(Reactive Ion Etching，反应离子蚀刻)装置，进行绝缘膜15的构图。关于在该蚀刻中使用的气体以及蚀刻条件，根据绝缘膜15的种类，从公知的技术适当地选择即可。最后，使用有机洗净等，去除抗蚀剂掩模。
接下来，在图10所示的工序中，将构图的绝缘膜15作为硬掩模，使用ICP-RIE装置等，通过干蚀刻将GaN层13、12以及10和AlxGa1-xN层11选择性地去除，形成沟槽栅极4。
关于在该干蚀刻中使用的蚀刻气体，优选为Cl以及BCl3等氯系的蚀刻气体。关于AlxGa1-xN，已知使用氯系的蚀刻气体时的蚀刻速率比GaN极其低。因此，如本实施方式所述，通过在沟槽栅极4的底部附近形成AlxGa1-xN层11，能够用作沟槽加工的蚀刻阻挡。
即，在使用端点检测器进行沟槽加工的情况下，通过等离子体的发光强度变化而可知沟槽端到达了AlxGa1-xN层11，通过发光强度再次变化而可知沟槽端到达了GaN层10。由此，能够正确地检测沟槽端的位置，能够正确地决定使蚀刻停止的定时。因此，易于使沟槽栅极4的底面和GaN层12/AlxGa1-xN层11/GaN层10的异质pin结的n层侧的端部、即GaN层10的上表面接近，从异质pin结延伸的耗尽层易于覆盖沟槽栅极4的底部，电场缓和效果变高，能够抑制沟槽栅极4的底部处的绝缘破坏。
另外，通过使沟槽栅极4的底面和GaN层10的上表面接近，能够将栅极电极18和GaN层10的交叠长抑制为最小限，所以能够降低寄生电容，提高开关速度。
在此，使用图11，说明栅极电极18和GaN层10的交叠长。如图11所示，将GaN层10的上表面和栅极电极18的与沟槽底面对置的面(下表面)的差定义为交叠长OL。在沟槽栅极4变深，交叠长OL变大时，寄生电容变大，开关速度降低。
因此，沟槽栅极4最好浅，但在沟槽栅极4过于浅，而栅极电极18的下表面处于比GaN层10的上表面更靠上的情况下，成为负重叠(underlap)，沟道和n型杂质层不连接，成为高电阻状态。因此，关于沟槽栅极4的深度，通过以使GaN层10的上表面和栅极电极18的下表面成为同一平面或者使栅极电极18和GaN层10交叠的方式设定，可靠地连接沟道和n型杂质层，将导通电阻保持得低。
接下来，将形成有沟槽栅极4的状态的GaN基板8洗净，在图12所示的工序中，使用MOVPE法等，在沟槽栅极4的内表面，通过外延生长，形成GaN层16。除了沟槽栅极4的内表面以外，全部被绝缘膜15覆盖，所以能够仅在沟槽栅极4的底面和侧面选择性地形成GaN层16。如果是该方法，则能够通过外延生长形成沟道层被形成的沟槽栅极4侧面的GaN层16，所以能够单独地设定沟道层和体区域的受主浓度。即，关于成为体区域的GaN层12，根据穿通防止以及与源极电极19的接触电阻降低等的观点，能够将受主浓度设定得高，关于沟道层被形成的GaN层16，根据迁移率提高的观点，能够将受主浓度设定得低。
此外，在GaN层16的外延生长时，如果将GaN层16的膜厚设定得厚，则导通电阻有时显著上升。其在晶体管的导通状态下在沟槽栅极4的底部的沟道层与GaN层10之间残存GaN层16的势垒的情况下发生。为了避免该问题，最好使GaN层16的厚度成为沟道层的厚度以下。具体而言，GaN层16的厚度优选为10nm以下，更优选为5nm程度。
在使GaN层16外延生长之后，针对GaN基板8进行600～900℃程度的热处理。由此，氢从GaN层12以及GaN层16脱离，作为活性的p型杂质层发挥功能。
接下来，将形成有GaN层16的状态的GaN基板8洗净，在图13所示的工序中，去除有机物以及微粒、金属杂质等之后，在沟槽栅极4内以及绝缘膜15上，形成栅极绝缘膜17。栅极绝缘膜17的形成方法优选为CVD法、原子层气相生长(ALD)法、溅射法等。栅极绝缘膜17的种类可以举出SiO2、Si3N4、Al2O3、AlN、AlON、氧化镓等。膜厚优选为30～150nm程度。
此外，栅极绝缘膜17无需是单层膜，也可以是包含SiO2的层叠膜。通过栅极绝缘膜17包含SiO2，能够提高可靠性。另外，也可以在形成栅极绝缘膜17之后，通过退火处理等进行栅极绝缘膜17的膜质改善。
在本实施方式中，采用在形成源极电极以及漏极电极之前进行栅极堆叠工艺的先栅极工艺。因此，在不受到栅极绝缘膜17的形成前的洗净工序中的药液的制约的方面、不受到对栅极绝缘膜17的形成后的用于膜质提高的退火温度以及退火气氛的制约的方面，比通过后栅极工艺得到的半导体装置具有优势。由此，相比于采用后栅极工艺得到的一般的GaN器件，本实施方式的纵型沟槽MOSFET100能够得到更高的可靠性。
在形成栅极绝缘膜17之后，以覆盖栅极绝缘膜17的方式形成栅极电极18。如上所述，在本实施方式中，采用先栅极工艺，所以需要在形成栅极电极18之后，进行源极电极以及漏极电极的欧姆烧结处理。因此，在栅极电极18中要求高的耐热性，所以作为栅极电极18的材质，最好使用氮化钛(TiN)、钨(W)、钼(Mo)、硅化钼(MoSix)、硅化钨(WSix)、硅化钛(TiSix)、硅化钽(TaSix)等高熔点金属或者其化合物。此外，也可以使用多晶硅(Poly-Si)。
另外，栅极电极18无需是单层膜，例如也可以是金属栅极和Poly-Si栅极的层叠膜。栅极电极18的形成方法可以举出溅射法、CVD法、ALD法等。膜厚设为100nm～1μm程度。
接下来，进行栅极电极18的构图。在栅极电极18是金属栅极的情况下，首先，通过光刻工序，在栅极电极18上形成希望去除栅极电极18的部分成为开口部的抗蚀剂掩模。之后，将该抗蚀剂掩模作为蚀刻掩模，选择性地蚀刻栅极电极18。关于金属栅极的蚀刻方法，根据栅极材料的特性，从公知的技术适当地选择即可。在栅极电极18的构图后，通过有机洗净等，去除抗蚀剂掩模。
此外，在栅极电极18是Poly-Si等用CVD形成的膜的情况下，能够省略光刻工序，而仅通过回蚀刻对栅极电极进行构图。在该情况下，通过形成埋入沟槽栅极4的程度的厚度的Poly-Si膜并进行回蚀刻，在沟槽栅极4内留下Poly-Si膜。然后，在栅极单元1中，在栅极单元1的附近的沟槽栅极4的正上方配置接触孔，使栅极焊盘电极23接触到沟槽栅极4内的Poly-Si膜。在该情况下，在栅极单元1中，蚀刻阻挡电极24变得不需要，除了沟槽栅极4的上部以外的栅极单元1的大部分会被绝缘膜21覆盖。作为该情况的蚀刻气体，例如优选为SF6等。
接下来，在图14所示的工序中，将构图的栅极电极18作为蚀刻掩模，进行绝缘膜15和栅极绝缘膜17的蚀刻。在绝缘膜15以及栅极绝缘膜17是SiO2的情况下，通过使用缓冲氢氟酸，能够去除未被栅极电极18覆盖的不需要部分的SiO2。
接下来，形成源极电极19。首先，在图15所示的工序中，通过光刻工序形成希望形成源极电极19的部分成为开口部的抗蚀剂掩模RM1。之后，使用EB(电子束)蒸镀法等形成源极电极19。在EB蒸镀法中，通过电子束使源极电极的形成材料蒸发，蒸发的源极的形成材料在抗蚀剂掩模RM1的开口部的底面以及抗蚀剂掩模RM1上堆积，形成金属膜。
此外，作为源极电极19的材质，例如，可以举出钛(Ti)、铝(Al)、铂(Pt)、镍(Ni)、钒(V)、铌(Nb)、铜(Cu)、钼(Mo)、钯(Pd)、银(Ag)、金(Au)等，既可以是它们的单层膜，也可以由多层膜形成，还可以层叠从上述材质选择的多个膜来形成。如果是EB蒸镀法，则仅通过改变这些材料就能够形成多层膜。
另外，也可以在源极电极19与体接触14之间，部分性地形成高功函数的金属膜。作为该金属膜，可以举出Ni、Pd、Pt、Au等。在该情况下，也可以将源极电极19设为多层膜，将最下层的膜设为这些金属膜。通过采用这样的构造，易于与p型的GaN层12接触，所以体电位稳定，阈值电压的偏差减轻。另外，易于从体区域抽出空穴，所以雪崩耐量提高。
另外，在源极电极19的最上层，优选形成在绝缘膜21的蚀刻时几乎不会被蚀刻的膜，例如优选使用Au膜。
在形成金属膜之后，通过剥离抗蚀剂掩模RM1，不需要的源极电极19被去除，仅在GaN层13上以及体接触14上留下源极电极19。
此外，虽然使用附图的说明省略，在栅极单元1中配置于栅极电极18的上部的蚀刻阻挡电极24能够与源极电极19同时形成。通过在栅极电极18的上部配置蚀刻阻挡电极24，不仅接触孔形成时的蚀刻时间的设定变得容易，而且能够在栅极电极18中采用无干蚀刻耐性的金属材料。即，能够根据功函数、耐热性以及构图性的观点，选择栅极电极18的材料。此外，在本实施方式中，在源极电极19和蚀刻阻挡电极24中使用同一材料，并且同时形成，但由于各个功能不同，所以为便于说明，使用不同的名称。
在形成源极电极19之后，在图16所示的工序中，在GaN基板8的第2主面上形成漏极电极20。漏极电极20的材质以及形成方法与源极电极19相同。
在形成源极电极19以及漏极电极20之后，在500～800℃程度下进行用于得到欧姆接触的烧结处理。烧结条件优选为在氮气氛下10～30分钟程度。
接下来，在图17所示的工序中，在形成有源极电极19以及漏极电极20的状态的GaN基板8的第1主面侧，形成绝缘膜21。在该状态的GaN基板8的第1主面侧，形成台面构造以及沟槽栅极4，所以凹凸大而存在焊盘电极断线的可能性。
因此，为了基板的平坦化，优选在绝缘膜21中使用旋转涂布玻璃(SOG)膜等涂敷型的绝缘膜，作为该绝缘膜，使用含硅的硅氧烷树脂膜。关于该膜，通过将硅氧烷树脂混入有机溶剂而成为有机硅氧烷树脂溶液，涂敷该溶液并熟化(烧成)，有机成分升华，成为氧化硅膜。
此外，在SOG膜中，由于存在密接性、裂纹发生以及毒通孔(poisoned via)生成等问题，所以更优选设为将SOG膜的上下用通过CVD法或者ALD法形成的SiO2膜等夹住的三明治构造。
接下来，在图18所示的工序中，在绝缘膜21中形成接触孔CH。首先，通过光刻工序，在绝缘膜21上形成希望形成接触孔CH的部分成为开口部的抗蚀剂掩模RM2。关于接触孔CH的剖面形状，为了抑制焊盘电极的阶梯切断，最好正锥形地倾斜。因此，在光致抗蚀剂的后烘烤工序中，通过在高温下对光致抗蚀剂进行加热，使光致抗蚀剂的开口端下垂，得到如图18所示的正锥形的抗蚀剂掩模RM2。
将该抗蚀剂掩模RM2作为蚀刻掩模，进行利用RIE的干蚀刻，形成贯通绝缘膜21而到达源极电极19的接触孔CH。
此外，在绝缘膜21的材质是SiO2的情况下，优选蚀刻气体使用CHF3。如上所述，在源极电极19以及蚀刻阻挡电极24使用Au的情况下，有高的干蚀刻耐性，所以不存在在干蚀刻中将栅极单元1中的栅极电极18以及源极组件单元2中的源极电极19刺透的可能性。此外，源极电极19以及蚀刻阻挡电极24还能够称为保护电极。
接下来，形成焊盘电极。首先，通过光刻工序，在绝缘膜21上形成希望形成焊盘电极的部分成为开口部的抗蚀剂掩模。之后，通过利用EB蒸镀法用Ti、Al、Pt、Ni、V、Nb、Cu、Mo、Pd、Au等的单层膜或者它们的多层膜形成金属膜，之后，剥离抗蚀剂掩模，从而去除不需要的金属膜。通过该工序，在源极组件单元2上形成与源极电极19连接的源极焊盘电极22(图2)，在栅极单元1形成与蚀刻阻挡电极24连接的栅极焊盘电极23(图3)。此外，在由于半导体装置的散热性、焊盘电极的阶梯切断等问题而需要厚膜的焊盘电极的情况下，也可以用溅射法形成焊盘电极。在该情况下，在形成焊盘电极之后，用光刻工序和干蚀刻工序进行构图即可。
此外，源极焊盘电极22的端部在末端单元3的绝缘膜21上朝向台面构造的底面部7倾斜，在底面部7上具有终端部(图4)。
通过SOG膜的平坦化作用，绝缘膜21的厚度从台面构造的上表面部5到底面部7阶段性地变厚，形成倾斜型的场板构造。由此，芯片终端部处的电场集中被缓和，能够使纵型沟槽MOSFET100高耐压化。
根据以上说明的实施方式1的纵型沟槽MOSFET100，通过在AlxGa1-xN层11和GaN层10的界面附近产生的二维电子气(2DEG)，形成电流扩散层(CSL)，所以通过沟槽栅极4侧面的沟道层后的电流易于分散，导通电阻降低。另外，在CSL的形成中无需追加的掺杂，所以也不会损害耐压。其结果，在比较采用本实施方式的结构的MOSFET和未采用本实施方式的结构的MOSFET的情况下，如果是相同的耐压，则采用本实施方式的结构的MOSFET能够大幅降低导通电阻。
另外，通过利用AlxGa1-xN层11的蚀刻阻挡效果，易于使沟槽栅极4的底面和pin结的n层侧的端部、即GaN层10的上表面接近。由此，从pin结延伸的耗尽层易于覆盖沟槽栅极4的底部，电场缓和效果变高，能够抑制沟槽栅极4的底部处的绝缘破坏，能够提高耐压。另外，能够将栅极电极18和GaN层10的交叠长抑制为最小限，所以能够降低寄生电容，提高开关速度。
另外，通过外延生长形成沟道层被形成的沟槽栅极4侧面的GaN层16，所以能够将沟道层和体区域的受主浓度分别设定为最适的浓度。由此，能够同时实现高的穿通耐性(高耐压)和高的沟道迁移率。
另外，通过使沟槽间距离变窄并且减少GaN层12的Mg浓度，能够保持穿通耐性并且抑制Mg的存储效果。由此，减少未意图地掺杂到GaN层13的Mg的量，所以载流子的补偿被缓和，能够抑制GaN层13的薄层电阻上升。
另外，在GaN层12内感应利用在GaN层12/AlxGa1-xN层11/GaN层10的层叠构造中产生的极化效果的二维空穴气(2DHG)，所以即使在降低GaN层12的Mg浓度的情况下，空穴载流子也不会缺乏，确保高的雪崩耐量。
另外，如上所述在实施方式1的纵型沟槽MOSFET100中，能够降低导通电阻，所以能够缩小额定电流的达成所需的芯片面积。在如GaN那样包含大量位错的半导体的情况下，芯片面积的缩小对芯片的成品率提高作出大幅贡献。
<变形例>
在以上说明的实施方式1的纵型沟槽MOSFET100中，为了降低导通电阻，使GaN层16的厚度薄到5nm～10nm，但在使GaN层16的厚度薄的情况下，起因于沟槽栅极4侧面的结晶损害以及从沟槽栅极4侧面的杂质混入，有时难以提高沟道层的结晶质量。在这样的情况下，也可以在将GaN层16的厚度形成得厚之后，进行使用ICP-RIE装置等的回蚀刻，选择性地去除沟槽栅极4底部的GaN层16。
图19是示出回蚀刻后的源极组件单元2的状态的剖面图，仅在沟槽栅极4的侧面留下厚的GaN层16，沟槽栅极4的底部的GaN层16被去除。
这样，通过采用仅在沟槽栅极4的侧面设置GaN层16的构造，针对GaN层16的厚度的制约消失，能够使GaN层16厚膜化。由此，能够使外延生长层的生长界面和沟道界面离开，沟道层不易受到沟槽栅极4侧面的结晶损害以及杂质混入的影响，能够期待沟道层的质量提高。此外，沟槽栅极4侧面的GaN层16的厚度设为10nm以上且1μm以下。
之后，在图20所示的工序中，在沟槽栅极4内以及绝缘膜15上形成栅极绝缘膜17，之后，在栅极绝缘膜17上形成栅极电极18。在沟槽栅极4的底部，不隔着GaN层16而层叠栅极绝缘膜17以及栅极电极18。
另外，在GaN层12以及GaN层16中，作为p型的杂质，掺杂Mg，但p型的GaN易受工艺损害的影响，由于未意图的杂质的混入以及施主型的缺陷所引起的载流子补偿等，既可能成为i型也可能成为n型。在GaN层12以及GaN层16的导电类型成为p型的情况下，作为通常的n型的MOSFET动作，在本实施方式1以及在后面说明的实施方式2中，以GaN层12以及GaN层16的导电类型是p型为前提进行说明。此外，即使在GaN层12以及GaN层16的导电类型成为i型或者n型的情况下，也作为MOSFET动作。即，由于即使在未施加栅极偏置的状态下也存在载流子，所以作为所谓常开型的MOSFET动作。在GaN层12以及GaN层16的导电类型成为i型或者n型的情况下，能够用作常开型的MOSFET。
另外，在GaN层12以及GaN层16的导电类型成为i型或者n型的情况下，能够降低导通时的导通电阻。因此，在降低导通损耗重要的情况下，还有时有意地将GaN层12以及GaN层16设为i型或者n型，而设为常开型的MOSFET。
<实施方式2>
<装置结构>
图21是示出本发明所涉及的实施方式2的纵型沟槽MOSFET200的源极组件单元的剖面图。如图21所示，纵型沟槽MOSFET200具有与使用图2说明的纵型沟槽MOSFET100大致相同的构造，对与纵型沟槽MOSFET100相同的结构，附加同一符号，省略重复的说明。
在图21所示的纵型沟槽MOSFET200中，沟槽栅极4的周边部中的外延生长层的配置与纵型沟槽MOSFET100不同。具体而言，AlxGa1-xN层11的水平方向的端面未到达至沟槽栅极4侧面，GaN层12介于AlxGa1-xN层11的水平方向的端面与沟槽栅极4侧面之间。另外，在沟槽栅极4的内表面未形成GaN层16，栅极绝缘膜17与沟槽栅极4的内表面相接。
根据本实施方式，在沟槽栅极4的底面不存在p型的GaN层，所以GaN层12侧壁的沟道和GaN层10易于直接连接。由此，在沟道层与GaN10之间不存在寄生电阻，所以能够进一步降低导通电阻。由于不存在沟道层与GaN层10之间的寄生电阻，所以能够进一步降低导通电阻。
另外，GaN层12介于AlxGa1-xN层11的水平方向的端面与沟槽栅极4侧面之间，所以能够增大外延生长层的生长界面和沟道界面的距离。
图22是说明外延生长层的生长界面和沟道界面的位置关系的图。如图22所示，AlxGa1-xN层11与GaN层12的界面G1和GaN层12与GaN层10的界面G2相当于外延生长层的生长界面，从构成沟槽栅极4的侧面的GaN层12的端面到GaN层12的内部形成沟道层CHN。
这样沟道层CHN大幅离开界面G1，所以能够提高沟道层CHN的结晶质量，并且更易于减少杂质的混入量，易于提高沟道迁移率。其结果，相比于实施方式1的纵型沟槽MOSFET100，易于降低导通电阻。
<制造方法>
使用图23～图29，说明本发明所涉及的实施方式2的纵型沟槽MOSFET200的制造方法。
首先，在图23所示的工序中，在GaN基板8的第1主面上依次层叠GaN层9、GaN层10、AlxGa1-xN层11。它们的厚度和杂质量、导电类型等与实施方式1相同。
接下来，在图24所示的工序中，在AlxGa1-xN层11上形成希望去除AlxGa1-xN层11的部分成为开口部的抗蚀剂掩模RM10，将该抗蚀剂掩模RM10作为蚀刻掩模，通过干蚀刻，去除AlxGa1-xN层11，并且去除GaN层10的一部分，而形成凹槽25。此外，凹槽25的深度设为100nm以下。之后，进行形成有凹槽25的状态的GaN基板8的有机洗净，去除抗蚀剂掩模RM10。
接下来，将去除抗蚀剂掩模RM10后的GaN基板8洗净，在图25所示的工序中，使用MOVPE法等在GaN层10以及AlxGa1-xN层11上通过外延生长依次形成GaN层12以及GaN层13。
在此，GaN层12不仅是穿通的防止层，而且还作为沟道层发挥功能，所以优选比实施方式1降低Mg浓度，具体而言以成为1×1015～5×1018cm-3程度的浓度的方式掺杂。如在实施方式1中说明的那样，即使在降低GaN层12的Mg浓度的情况下，也能够通过使沟槽间距离窄而保持穿通耐性。
接下来，在GaN层13上形成与形成体接触14的区域对应的部分成为开口部的抗蚀剂掩模。之后，将该抗蚀剂掩模作为蚀刻掩模，使用ICP-RIE装置等进行GaN层13的干蚀刻。该干蚀刻的条件与实施方式1相同。之后，通过用有机洗净等去除抗蚀剂掩模，得到图26所示的体接触14。
接下来，在图27所示的工序中，使用溅射法、化学气相生长(CVD)法以及涂敷法等，在GaN层13上形成绝缘膜15。膜的种类以及膜厚与实施方式1相同。在形成绝缘膜15之后，在绝缘膜15上通过光刻形成抗蚀剂掩模(未图示)。该抗蚀剂掩模具有用于将绝缘膜15加工为形成沟槽栅极4的硬掩模的图案。之后，将该抗蚀剂掩模作为蚀刻掩模，使用例如RIE装置，进行绝缘膜15的构图。在该蚀刻中使用的气体以及蚀刻条件与实施方式1相同。最后使用有机洗净等去除抗蚀剂掩模。
接下来，在图28所示的工序中，将构图的绝缘膜15作为硬掩模，使用ICP-RIE装置等，通过干蚀刻选择性地去除GaN层13、12以及10，形成沟槽栅极4。在该干蚀刻中使用的蚀刻气体与实施方式1相同。在此形成的沟槽栅极4的宽度小于凹槽25。由此，在AlxGa1-xN层11的水平方向的端面与沟槽栅极4侧面之间存在GaN层12，在晶体管的导通状态下，从GaN层12的端面形成到GaN层12的内部的沟道层与作为漂移层发挥功能的GaN层10直接连接。
此外，在过于增大介于AlxGa1-xN层11的水平方向的端面与沟槽栅极4侧面之间的GaN层12的宽度时，由在AlxGa1-xN层11和GaN层10的界面中产生的二维电子气(2DEG)形成的电流扩散层(CSL)变短，所以最好抑制为沟槽间距离的1/20以下。
接下来，将形成有沟槽栅极4的状态的GaN基板8洗净，在图29所示的工序中，在沟槽栅极4内以及绝缘膜15上形成栅极绝缘膜17。栅极绝缘膜17的形成方法、种类以及膜厚与实施方式1相同。
在形成栅极绝缘膜17之后，以覆盖栅极绝缘膜17的方式形成栅极电极18。栅极电极18的形成方法、材质以及膜厚与实施方式1相同。此外，其以后的制造方法与实施方式1相同，所以省略说明。
<实施方式3>
除了以上说明的本发明所涉及的实施方式1以及2以外，还考虑各种实施方式。
例如，在实施方式1、2中，示出作为独立基板使用适合于纵型GaN半导体装置的GaN基板8的例子，但根据成本的观点，也可以代替GaN基板8，而使用在Si、Sapphire(蓝宝石)、碳化硅(SiC)、AlN等与GaN不同的异种的独立基板上使GaN层异质外延生长而成的基板。它们例如以GaNonSi基板、GaNonSapphire基板、GaNonSiC基板等的名称在市面销售。
在此，独立基板定义为无需其他部件的支持而可操控的基板。在厚度过薄时无法操控，所以独立基板还能够定义为具有几百μm程度的厚度的基板。
在使用异种的独立基板的情况下，通过对该独立基板进行n型杂质的掺杂或者形成从异种的独立基板的第2主面到达GaN层9的通孔，在异种的独立基板的第2主面上形成漏极电极20。
图30示出采用后者的方法的情况的构造的一个例子。在图30所示的纵型沟槽MOSFET300中，从GaN层9起上面的构造与实施方式1的纵型沟槽MOSFET100相同，但GaN层9例如形成于AlN基板80的第1主面上。而且，在AlN基板80内形成从第1主面到第2主面贯通AlN基板80的多个通孔50，在AlN基板80的第2主面上形成有漏极电极20。
在多个通孔50内埋入导体膜，对n型的GaN层9和漏极电极20进行电连接。关于AlN基板80，由于难以通过杂质的掺杂实现低电阻化，所以这样的手法有效。另外，在使用独立基板为绝缘物的GaNonSapphire基板的情况、使用由于晶格不匹配的问题而在GaN层与独立基板之间需要包含AlN以及AlGaN的超晶格构造的GaNonSi基板的情况下，也同样地有效。
<实施方式4>
另外，在使用异种的独立基板的情况下，作为上述以外的手法，还能够采用被称为准纵型构造的构造。在图31中，作为准纵型构造的一个例子，示出纵型沟槽MOSFET400的剖面图。在图31中，示出直接表示准纵型构造的特征的末端单元的剖面图。
如图31所示，形成于AlN基板80的第1主面上的GaN层9在AlN基板80的水平方向延伸至基板端。此外，为了降低薄层电阻，GaN层9的n型杂质的浓度成为1×1018～1×1020cm-3程度。
而且，在基板端，GaN层9在贯通绝缘膜21而设置的开口部OP的底部露出，与埋入于开口部OP内的漏极电极20A电连接。漏极电极20A延伸至绝缘膜21的端缘部的上部，源极焊盘电极22和漏极电极20A存在于同一面内。因此，虽然在AlN基板80的第2主面上未设置漏极电极，但纵型沟槽MOSFET400的主电流在纵向从源极焊盘电极22侧流向GaN层9，所以可以称为准纵型构造。
此外，除了在AlN基板80的第2主面上未设置漏极电极以外，其他构造与实施方式1的纵型沟槽MOSFET100相同。
通过采用这样的构造，能够使用难以通过杂质的掺杂实现低电阻化的AlN基板等。另外，相比于在独立基板形成通孔，能够用简易的工艺制作半导体装置。
如以上说明的那样，通过将与GaN不同的异种的独立基板用作支撑基板，能够得到在成本面上更廉价的纵型GaN半导体装置。
另外，在以上说明的实施方式1～4中，以纵型沟槽MOSFET为例子进行说明，但如果在GaN基板8的第2主面上设置第2导电类型的第6GaN层，则能够得到纵型沟槽IGBT。另外，通过将GaN基板8设为p型，也能够得到纵型沟槽IGBT。
虽然详细说明了本发明，但上述说明在所有方面仅为例示，本发明不限于此。应理解为不脱离本发明的范围而能够想到未例示的无数的变形例。
此外，本发明能够在其发明的范围内自由地组合各实施方式或者对各实施方式适当地进行变形、省略。

Claims (19)

1.一种半导体装置，具备：
支撑基板，具有第1主面及第2主面；
第1导电类型的第1GaN层，设置于所述支撑基板的所述第1主面侧；
第1导电类型的第2GaN层，设置于所述第1GaN层上；
AlxGa1-xN层，设置于所述第2GaN层上，其中，0<x<1；
第2导电类型的第3GaN层，设置于所述AlxGa1-xN层上，其中，0<x<1；
第1导电类型的第4GaN层，设置于所述第3GaN层上；
绝缘膜，至少覆盖所述第4GaN层上；
沟槽栅极，从所述第4GaN层的上表面到达所述第2GaN层内；
栅极电极，隔着栅极绝缘膜设置于所述沟槽栅极内；
第1主电极，与所述第3GaN层连接；以及
第2主电极，与所述第1主电极成对，
所述第3GaN层的施主浓度低于所述第4GaN层的施主浓度。
2.根据权利要求1所述的半导体装置，其中，
所述AlxGa1-xN层具有5～40nm的厚度，其中，0<x<1，
关于Al组成，x为0.15～0.35。
3.根据权利要求1所述的半导体装置，其中，
所述第1主电极经由在厚度方向贯通所述第4GaN层而到达所述第3GaN层内的接触部而与所述第3GaN层连接。
4.根据权利要求1所述的半导体装置，其中，
所述栅极绝缘膜由至少包含SiO2膜的多层膜构成。
5.根据权利要求1所述的半导体装置，其中，
所述栅极电极至少包含TiN膜或者多晶硅膜。
6.根据权利要求1所述的半导体装置，其中，
第2GaN层、所述第3GaN层、所述AlxGa1-xN层以及所述第4GaN层构成台面构造，其中，0<x<1
所述台面构造的侧面部按照正锥形倾斜，与所述侧面部连续的底面部由所述第2GaN层构成，
所述绝缘膜覆盖所述台面构造的所述侧面部以及所述底面部。
7.根据权利要求6所述的半导体装置，其中，
所述台面构造的所述底面部的从所述支撑基板起的高度位置位于比所述沟槽栅极的底面靠下的位置。
8.根据权利要求6所述的半导体装置，其中，
所述绝缘膜包含含硅的硅氧烷树脂膜。
9.根据权利要求8所述的半导体装置，其中，
所述第1主电极与焊盘电极电连接，
所述绝缘膜被设置成从所述台面构造的所述侧面部到所述底面部阶段性地变厚，
所述焊盘电极隔着所述绝缘膜覆盖所述侧面部以及所述底面部之上，在所述底面部上具有终端部。
10.根据权利要求1所述的半导体装置，其中，
所述沟槽栅极在厚度方向贯通所述第4GaN层、所述第3GaN层以及所述AlxGa1-xN层而到达所述第2GaN层内，所述沟槽栅极的侧面包含所述第4GaN层、所述第3GaN层以及所述AlxGa1-xN层的端面，其中，0<x<1，
所述半导体装置还具备第2导电类型的第5GaN层，该第2导电类型的第5GaN层至少与所述沟槽栅极的侧面相接地设置且杂质浓度比所述第3GaN层低。
11.根据权利要求10所述的半导体装置，其中，
所述第5GaN层具有5～10nm的厚度。
12.根据权利要求10所述的半导体装置，其中，
所述第5GaN层仅与所述沟槽栅极的侧面相接地设置。
13.根据权利要求1所述的半导体装置，其中，
所述沟槽栅极在厚度方向贯通所述第4GaN层以及所述第3GaN层而到达所述第2GaN层内，所述沟槽栅极的侧面包含所述第4GaN层以及所述第3GaN层的端面，
所述第3GaN层介于所述AlxGa1-xN层的端面与所述沟槽栅极的侧面之间，其中，0<x<1，
所述栅极绝缘膜与所述沟槽栅极的内表面相接地设置。
14.根据权利要求1所述的半导体装置，其中，
所述支撑基板包含第1导电类型的GaN基板、Si基板、蓝宝石基板以及碳化硅基板中的任意基板，
所述第2主电极配置于所述支撑基板的第2主面上。
15.根据权利要求1所述的半导体装置，其中，
所述支撑基板包含AlN基板、Si基板以及蓝宝石基板中的任意基板，
所述AlN基板、Si基板以及蓝宝石基板中的任意基板具有从所述第1主面到所述第2主面贯通所述AlN基板、Si基板以及蓝宝石基板中的任意基板的多个通孔，
在所述多个通孔内埋入有导体膜，所述第2主电极配置于所述支撑基板的所述第2主面上，经由所述导体膜与所述第1GaN层电连接。
16.根据权利要求1所述的半导体装置，其中，
所述支撑基板包含AlN基板、Si基板以及蓝宝石基板中的任意基板，
所述第1GaN层被设置成延伸至所述AlN基板、Si基板以及蓝宝石基板中的任意基板的基板端，
所述绝缘膜覆盖所述基板端，在所述基板端，所述第1GaN层在贯通所述绝缘膜地设置的开口部的底部露出，
所述第2主电极埋入于所述开口部内且与所述第1GaN层相接，并且被设置成延伸到所述绝缘膜的上部。
17.根据权利要求1所述的半导体装置，其中，
在所述第3GaN层中，作为第2导电类型的杂质包含Mg，Mg的浓度是1×1017cm-3以下，并且规定所述第3GaN层的水平方向的长度的沟槽间距离是100nm以下。
18.根据权利要求1所述的半导体装置，其中，
所述栅极电极在栅极单元中与栅极焊盘电极电连接，
所述半导体装置还具备保护电极，该保护电极设置于所述栅极电极与所述栅极焊盘电极之间且包含Au。
19.根据权利要求1所述的半导体装置，其中，
关于所述AlxGa1-xN层，其底面的从所述支撑基板起的高度位置与所述栅极电极的底面相同或者位于比所述栅极电极的底面靠上的位置，其中，0<x<1。
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