CN111653552B - 一种具有高抗电磁脉冲干扰能力的四方扁平芯片封装结构 - Google Patents

一种具有高抗电磁脉冲干扰能力的四方扁平芯片封装结构 Download PDF

Info

Publication number
CN111653552B
CN111653552B CN202010549022.9A CN202010549022A CN111653552B CN 111653552 B CN111653552 B CN 111653552B CN 202010549022 A CN202010549022 A CN 202010549022A CN 111653552 B CN111653552 B CN 111653552B
Authority
CN
China
Prior art keywords
bare chip
package
pad
main body
shielding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN202010549022.9A
Other languages
English (en)
Other versions
CN111653552A (zh
Inventor
李妤晨
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xian University of Science and Technology
Original Assignee
Xian University of Science and Technology
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xian University of Science and Technology filed Critical Xian University of Science and Technology
Priority to CN202010549022.9A priority Critical patent/CN111653552B/zh
Publication of CN111653552A publication Critical patent/CN111653552A/zh
Application granted granted Critical
Publication of CN111653552B publication Critical patent/CN111653552B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

本发明涉及一种具有高抗电磁脉冲干扰能力的四方扁平芯片封装结构，包括：裸芯片和封装件，其中，所述裸芯片包括裸芯片主体，所述裸芯片主体上设置有屏蔽结构以及若干第一引脚，若干第一引脚均与屏蔽结构连接；所述封装件包括引线框架主体和第一焊盘、所述裸芯片主体安装在所述引线框架主体上，所述第一焊盘与所述引线框架主体连接；所述第一引脚通过第一键合线与所述第一焊盘连接。本发明的四方扁平芯片封装结构，在裸芯片主体的上表面形成屏蔽结构，通过键合线将连接屏蔽结构的第一引脚与第一焊盘键合连接，形成了包裹裸芯片主体的屏蔽壳，无需开发专用的屏蔽壳体，就可以实现抗电磁脉冲干扰。

Description

一种具有高抗电磁脉冲干扰能力的四方扁平芯片封装结构
技术领域
本发明属于电磁脉冲防护技术领域，具体涉及一种具有高抗电磁脉冲干扰能力的四方扁平芯片封装结构。
背景技术
封装是指安装半导体集成电路芯片用的外壳，它不仅起着安放、固定、密封、保护芯片和增强导热性能的作用，而且还是沟通芯片内部世界与外部电路的桥梁——芯片上的接点用导线连接到封装外壳的引脚上，这些引脚又通过印刷电路板上的导线与其他器件建立连接。QFP(Quad Flat Package，方形扁平封装)是专为小引脚间距表面组装IC芯片(Integrated Circuit Chip)而研制的新型封装形式。QFP是适应IC芯片容量增加、I/O数量增多而出现的封装形式，目前已被广泛使用。
随着微电子技术的发展，半导体集成电路已在通信、交通、能源、军事、国防等诸多重要领域得到广泛应用。但大量电子设备不可避免的共同工作，导致了电磁兼容问题的出现，尤其对于集成度不断提高的半导体器件，微波干扰以及翻转效应变得日益严重。外界各种电磁干扰，可以通过各种耦合途径输入电子***，导致计算机出错、设备重启、仪器死机等问题，严重时会造成某些电子器件永久性失效，这些故障会对电子***造成很大的损伤，给人们的生活带来极大的不便。而高功率微波作为一种引起广泛关注的新的电磁干扰源，其电磁辐射对电子电器***和设施造成的干扰和破坏，可能导致电路失效、***瘫痪。因此如何提高集成电路抗电磁干扰的能力，尤其是高功率微波电磁辐射引起的数字电路的干扰成为亟待解决的问题。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种具有高抗电磁脉冲干扰能力的四方扁平芯片封装结构。本发明要解决的技术问题通过以下技术方案实现：
本发明提供了一种具有高抗电磁脉冲干扰能力的四方扁平芯片封装结构，包括：裸芯片和封装件，其中，
所述裸芯片包括裸芯片主体，所述裸芯片主体上设置有屏蔽结构以及若干第一引脚，若干所述第一引脚均与所述屏蔽结构连接；
所述封装件包括引线框架主体和第一焊盘、所述裸芯片主体安装在所述引线框架主体上，所述第一焊盘与所述引线框架主体连接；
所述第一引脚通过第一键合线与所述第一焊盘连接。
在本发明的一个实施例中，所述裸芯片包括若干第二引脚，所述第二引脚和所述第一引脚间隔设置在所述裸芯片主体上。
在本发明的一个实施例中，所述封装件包括相互连接第二焊盘和芯片管脚，所述第二焊盘通过第二键合线与所述第二引脚连接。
在本发明的一个实施例中，所述封装件还包括封装外壳，所述封装外壳用于对所述裸芯片进行密封保护，所述引线框架主体的下表面位于所述封装外壳外部。
在本发明的一个实施例中，所述屏蔽结构为金属网状结构。
在本发明的一个实施例中，所述金属网状结构的网格尺寸小于或等于需屏蔽电磁波波长的1/10。
在本发明的一个实施例中，所述金属网状结构的网线宽度小于或等于所述第一引脚的宽度。
在本发明的一个实施例中，所述屏蔽结构的厚度大于或等于需屏蔽电磁波在所述裸芯片主体顶层材料中的趋肤深度。
在本发明的一个实施例中，相邻所述第一引脚之间的间距小于或等于需屏蔽电磁波波长的1/10。
在本发明的一个实施例中，所述第一引脚的键合点与所述第一焊盘的键合点之间的距离小于或等于需屏蔽电磁波波长的1/10。
与现有技术相比，本发明的有益效果在于：
1、本发明的具有高抗电磁脉冲干扰能力的四方扁平芯片封装结构，在裸芯片主体的上表面形成屏蔽结构，通过键合线将连接屏蔽结构的第一引脚与第一焊盘键合连接，形成了包裹裸芯片主体的屏蔽壳，无需开发专用的屏蔽壳体，就可以实现抗电磁脉冲干扰；
2、本发明的具有高抗电磁脉冲干扰能力的四方扁平芯片封装结构，在安装使用过程中，将引线框架主体下表面与PCB板上表面接地的金属焊盘形成有效的电气连接，可以提升器件的抗电磁脉冲干扰能力；
3、本发明的具有高抗电磁脉冲干扰能力的四方扁平芯片封装结构，结构简单，易于批量加工，而且使用方便，工程应用可实施性较佳。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1是本发明实施例提供的一种具有高抗电磁脉冲干扰能力的四方扁平芯片封装结构示意图；
图2是本发明实施例提供的裸芯片上表面的示意图；
图3是本发明实施例提供的封装件(不包括芯片管脚和封装外壳)的俯视图；
图4是本发明实施例提供的封装件的底部示意图；
图5是本发明实施例提供的四方扁平芯片封装结构的安装示意图。
附图标记说明
100-裸芯片；101-裸芯片主体；102-屏蔽结构；103-第一引脚；104-第二引脚；200-封装件；201-引线框架主体；202-第一焊盘；203-第二焊盘；204-芯片管脚；205-封装外壳；300-第一键合线；400-第二键合线；500-PCB板。
具体实施方式
为了进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及具体实施方式，对依据本发明提出的一种具有高抗电磁脉冲干扰能力的四方扁平芯片封装结构进行详细说明。
有关本发明的前述及其他技术内容、特点及功效，在以下配合附图的具体实施方式详细说明中即可清楚地呈现。通过具体实施方式的说明，可对本发明为达成预定目的所采取的技术手段及功效进行更加深入且具体地了解，然而所附附图仅是提供参考与说明之用，并非用来对本发明的技术方案加以限制。
请结合参见图1-图4，图1是本发明实施例提供的一种具有高抗电磁脉冲干扰能力的四方扁平芯片封装结构示意图；图2是本发明实施例提供的裸芯片上表面的示意图；图3是本发明实施例提供的封装件(不包括芯片管脚和封装外壳)的俯视图；图4是本发明实施例提供的封装件的底部示意图。如图所示，本发明实施例的具有高抗电磁脉冲干扰能力的四方扁平芯片封装结构，包括裸芯片100和封装件200，其中，裸芯片100包括裸芯片主体101，裸芯片主体101上设置有屏蔽结构102以及若干第一引脚103，若干第一引脚103均与屏蔽结构102连接；封装件200包括引线框架主体201和第一焊盘202、裸芯片主体101安装在引线框架主体201上，第一焊盘202与引线框架主体201连接；第一引脚103通过第一键合线300与第一焊盘202连接。
具体地，屏蔽结构102为金属网状结构，其中，金属网状结构的网格尺寸L1小于或等于需屏蔽电磁波波长的1/10，金属网状结构的网线宽度L2小于或等于第一引脚103的宽度L3。值得说明的是，本实施例的屏蔽结构102可以利用裸芯片主体101的顶层金属加工制作而成，优选地，屏蔽结构102的厚度大于或等于需屏蔽电磁波在裸芯片主体101顶层材料中的趋肤深度。当导体中有交流电或者交变电磁场时，导体内部的电流分布不均匀，电流集中在导体的“皮肤”部分，也就是说电流集中在导体外表的薄层，这一现象称为趋肤效应。趋肤效应使导体的有效电阻增加，频率越高，趋肤效应越显著，当频率很高的电流通过导线时，可以认为电流只在导线表面上很薄的一层中流过，这部分导线的厚度，称为趋肤深度。
进一步地，优选地，相邻第一引脚103之间的间距小于或等于需屏蔽电磁波波长的1/10；第一引脚103的键合点与第一焊盘202的键合点之间的距离小于或等于需屏蔽电磁波波长的1/10，而且大于键合设备的最小键合间距。第一引脚103采用I/O(输入/输出)库中具有较大驱动能力(也就是具有大电流输出的)引脚。需要注意的是，键合设备的最小键合间距为键合设备的基本参数，不同型号的键合设备的最小键合间距不同。
在本实施例中，第一引脚103作为屏蔽结构102的引脚，第一焊盘202作为屏蔽用焊盘，通过第一键合线300连接第一引脚103和第一焊盘202，在裸芯片主体101的表面形成了包裹裸芯片主体101的屏蔽壳，从而实现了抗电磁脉冲干扰。
本实施例的四方扁平芯片封装结构具有抗电磁脉冲干扰的原理如下：本实施例形成的包裹裸芯片主体101的屏蔽壳，类似于法拉第笼，法拉第笼可实现静电屏蔽，法拉第笼(Faraday cage)是防止电磁场(EM field)进入或逃脱的金属外壳，一个理想的法拉第笼由一个未破损的、完美的导电层组成，在实际中这种理想状态是不能达到的，但是能够通过使用细网的铜筛来达到。本实施例的包裹在裸芯片主体101外部的屏蔽壳，对裸芯片主体101起到“保护”作用，使其不受外部电场的影响，形成静电屏蔽，从而使得本实施例的四方扁平芯片封装结构具有抗电磁脉冲干扰的能力。
本实施例的具有高抗电磁脉冲干扰能力的四方扁平芯片封装结构，在裸芯片主体101的上表面利用其顶层金属加工制作形成屏蔽结构102，再通过第一键合线300将连接屏蔽结构102的第一引脚103与第一焊盘202键合连接，形成了包裹裸芯片主体101的屏蔽壳，无需开发专用的屏蔽壳体，就可以实现抗电磁脉冲干扰，结构简单，易于批量加工，而且使用方便，工程应用可实施性较佳。
进一步地，所述裸芯片100还包括若干第二引脚104，所述第二引脚104和所述第一引脚103间隔设置在所述裸芯片主体101上，如图2所示，在本实施例中，第二引脚104作为裸芯片主体101的正常功能引脚，是裸芯片主体101正常的信号和电源引出端。值得说明的是，在其他实施例中，相邻第一引脚103之间可以设置多个的第二引脚104，具体数量可以根据相邻第一引脚103之间的距离决定，在此不做限制。
进一步地，如图3和图4所示，封装件200还包括第二焊盘203、芯片管脚204和封装外壳205，其中，第二焊盘203与芯片管脚204连接，第二引脚104通过第二键合线400与第二焊盘203连接。在本实施例中，第二焊盘203作为裸芯片主体101的正常功能用焊盘，是裸芯片主体101封装时正常的信号和电源引出端，第二焊盘203与芯片管脚204之间通过引线键合，芯片管脚204用于裸芯片主体101对外的电气连接。封装外壳205用于对裸芯片100进行密封保护，其中，裸芯片100、引线框架主体201、第一焊盘202、第二焊盘203、第一键合线300、第二键合线400以及芯片管脚204与第二焊盘203连接部分均位于封装外壳205内部。如图4所示，封装外壳205底部呈镂空设置，引线框架主体201的下表面位于封装外壳205外部。
本发明实施例的具有高抗电磁脉冲干扰能力的四方扁平芯片封装结构作为电子元器件使用时，通常需要将其安装在PCB(Printed Circuit Board，印制电路板)上，PCB作为电子元器件的支撑体，是各种电子元器件之间形成电气连接的载体。请参见图5，图5是本发明实施例提供的四方扁平芯片封装结构的安装示意图。如图所示，本实施的四方扁平芯片封装结构在安装使用时，在PCB板500上的安装位置处，设置有金属焊盘，金属焊盘的大小与裸漏出封装外壳205的引线框架主体201的下表面一样大，且该金属焊盘与地网连接。需要注意的是，在安装过程中，需要保证裸漏出封装外壳205的引线框架主体201的下表面与PCB板500上的金属焊盘之间形成有效的电气连接，例如采用导电胶进行粘结。
本发明实施例的具有高抗电磁脉冲干扰能力的四方扁平芯片封装结构，在安装使用过程中，将引线框架主体201下表面与PCB板500上表面的金属焊盘形成有效的电气连接，PCB板500上表面的金属焊盘接至地，也就是将屏蔽结构102与第一焊盘202连接形成的包裹裸芯片主体101的屏蔽壳接至地，从而提升了器件的抗电磁脉冲干扰能力。
在本发明的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”、“若干”的含义是两个或两个以上，除非另有明确具体的限定。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行接合和组合。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (6)

1.一种具有高抗电磁脉冲干扰能力的四方扁平芯片封装结构，其特征在于，包括：裸芯片(100)和封装件(200)，其中，
所述裸芯片(100)包括裸芯片主体(101)，所述裸芯片主体(101)上设置有屏蔽结构(102)以及若干第一引脚(103)，若干所述第一引脚(103)均与所述屏蔽结构(102)连接；
所述封装件(200)包括引线框架主体(201)和第一焊盘(202)、所述裸芯片主体(101)安装在所述引线框架主体(201)上，所述第一焊盘(202)与所述引线框架主体(201)连接；
所述第一引脚(103)通过第一键合线(300)与所述第一焊盘(202)连接，所述第一引脚(103)作为所述屏蔽结构(102)的引脚，所述第一焊盘(202)作为屏蔽用焊盘，通过所述第一键合线(300)连接所述第一引脚(103)和所述第一焊盘(202)，在所述裸芯片主体(101)的表面形成了包裹所述裸芯片主体(101)的屏蔽壳；
所述屏蔽结构(102)为金属网状结构，所述金属网状结构的网格尺寸小于或等于需屏蔽电磁波波长的1/10，所述金属网状结构的网线宽度小于或等于所述第一引脚(103)的宽度；
所述屏蔽结构(102)的厚度大于或等于需屏蔽电磁波在所述裸芯片主体(101)顶层材料中的趋肤深度；
所述屏蔽结构(102)利用所述裸芯片主体(101)的顶层金属加工制作而成。
2.根据权利要求1所述的具有高抗电磁脉冲干扰能力的四方扁平芯片封装结构，其特征在于，所述裸芯片(100)包括若干第二引脚(104)，所述第二引脚(104)和所述第一引脚(103)间隔设置在所述裸芯片主体(101)上。
3.根据权利要求2所述的具有高抗电磁脉冲干扰能力的四方扁平芯片封装结构，其特征在于，所述封装件(200)包括相互连接第二焊盘(203)和芯片管脚(204)，所述第二焊盘(203)通过第二键合线(400)与所述第二引脚(104)连接。
4.根据权利要求3所述的具有高抗电磁脉冲干扰能力的四方扁平芯片封装结构，其特征在于，所述封装件(200)还包括封装外壳(205)，所述封装外壳(205)用于对所述裸芯片(100)进行密封保护，所述引线框架主体(201)的下表面位于所述封装外壳(205)外部。
5.根据权利要求1所述的具有高抗电磁脉冲干扰能力的四方扁平芯片封装结构，其特征在于，相邻所述第一引脚(103)之间的间距小于或等于需屏蔽电磁波波长的1/10。
6.根据权利要求1所述的具有高抗电磁脉冲干扰能力的四方扁平芯片封装结构，其特征在于，所述第一引脚(103)的键合点与所述第一焊盘(202)的键合点之间的距离小于或等于需屏蔽电磁波波长的1/10。
CN202010549022.9A 2020-06-16 2020-06-16 一种具有高抗电磁脉冲干扰能力的四方扁平芯片封装结构 Expired - Fee Related CN111653552B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010549022.9A CN111653552B (zh) 2020-06-16 2020-06-16 一种具有高抗电磁脉冲干扰能力的四方扁平芯片封装结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010549022.9A CN111653552B (zh) 2020-06-16 2020-06-16 一种具有高抗电磁脉冲干扰能力的四方扁平芯片封装结构

Publications (2)

Publication Number Publication Date
CN111653552A CN111653552A (zh) 2020-09-11
CN111653552B true CN111653552B (zh) 2022-06-10

Family

ID=72351384

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010549022.9A Expired - Fee Related CN111653552B (zh) 2020-06-16 2020-06-16 一种具有高抗电磁脉冲干扰能力的四方扁平芯片封装结构

Country Status (1)

Country Link
CN (1) CN111653552B (zh)

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102194797A (zh) * 2010-03-11 2011-09-21 矽品精密工业股份有限公司 能避免电磁干扰的四方形扁平无引脚封装结构及其制法
CN102969303A (zh) * 2012-10-26 2013-03-13 日月光半导体制造股份有限公司 半导体封装结构及其制造方法
CN103050451A (zh) * 2012-12-17 2013-04-17 华天科技（西安）有限公司 一种双排引脚四面扁平无引脚封装件及其绝缘处理方法
CN105552063A (zh) * 2016-02-03 2016-05-04 深圳佰维存储科技有限公司 Sip封装结构
CN105702664A (zh) * 2012-11-16 2016-06-22 日月光半导体制造股份有限公司 半导体封装构造及其制造方法
CN205542768U (zh) * 2016-02-03 2016-08-31 深圳佰维存储科技有限公司 Sip封装结构
CN107978531A (zh) * 2016-10-25 2018-05-01 上海磁宇信息科技有限公司 磁存储芯片封装的磁屏蔽方法
CN108541205A (zh) * 2017-03-01 2018-09-14 鹏鼎控股(深圳)股份有限公司 电磁屏蔽罩及其制作方法
CN111276461A (zh) * 2020-02-19 2020-06-12 青岛歌尔微电子研究院有限公司 一种方形扁平无引脚封装结构及其制备方法、以及电子器件

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8183680B2 (en) * 2006-05-16 2012-05-22 Broadcom Corporation No-lead IC packages having integrated heat spreader for electromagnetic interference (EMI) shielding and thermal enhancement
CN102184917B (zh) * 2011-03-25 2013-04-03 锐迪科创微电子（北京）有限公司 采用四方扁平无引脚封装的gsm射频发射前端模块

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102194797A (zh) * 2010-03-11 2011-09-21 矽品精密工业股份有限公司 能避免电磁干扰的四方形扁平无引脚封装结构及其制法
CN102969303A (zh) * 2012-10-26 2013-03-13 日月光半导体制造股份有限公司 半导体封装结构及其制造方法
CN105702664A (zh) * 2012-11-16 2016-06-22 日月光半导体制造股份有限公司 半导体封装构造及其制造方法
CN103050451A (zh) * 2012-12-17 2013-04-17 华天科技（西安）有限公司 一种双排引脚四面扁平无引脚封装件及其绝缘处理方法
CN105552063A (zh) * 2016-02-03 2016-05-04 深圳佰维存储科技有限公司 Sip封装结构
CN205542768U (zh) * 2016-02-03 2016-08-31 深圳佰维存储科技有限公司 Sip封装结构
CN107978531A (zh) * 2016-10-25 2018-05-01 上海磁宇信息科技有限公司 磁存储芯片封装的磁屏蔽方法
CN108541205A (zh) * 2017-03-01 2018-09-14 鹏鼎控股(深圳)股份有限公司 电磁屏蔽罩及其制作方法
CN111276461A (zh) * 2020-02-19 2020-06-12 青岛歌尔微电子研究院有限公司 一种方形扁平无引脚封装结构及其制备方法、以及电子器件

Also Published As

Publication number Publication date
CN111653552A (zh) 2020-09-11

Similar Documents

Publication Publication Date Title
US5639989A (en) Shielded electronic component assembly and method for making the same
US6075700A (en) Method and system for controlling radio frequency radiation in microelectronic packages using heat dissipation structures
CN101317268B (zh) 具有emi屏蔽的叠层多芯片封装
CN108987378B (zh) 微电子装置
US6515870B1 (en) Package integrated faraday cage to reduce electromagnetic emissions from an integrated circuit
US20060091517A1 (en) Stacked semiconductor multi-chip package
US6956285B2 (en) EMI grounding pins for CPU/ASIC chips
US6943436B2 (en) EMI heatspreader/lid for integrated circuit packages
CN111653551B (zh) 一种具有高抗电磁脉冲干扰能力的bga芯片封装结构
CN111653552B (zh) 一种具有高抗电磁脉冲干扰能力的四方扁平芯片封装结构
KR0178567B1 (ko) 반도체 집적회로용 플랫 패키지
CN211879381U (zh) 一种具有高抗电磁脉冲干扰能力的倒装焊芯片封装结构
KR101053296B1 (ko) 전자파 차폐 기능을 갖는 전자 장치
CN100483661C (zh) 防止芯片被干扰的封装方法及其封装结构
JP2940478B2 (ja) シールド付き表面実装部品
KR100505241B1 (ko) 비지에이 패키지의 전자파 차폐구조
CN111081696A (zh) 半导体封装和制造半导体封装的方法
WO2019232749A1 (zh) 一种集成电路
JP4087533B2 (ja) ノイズ放射低減構造
KR20090039407A (ko) 반도체 패키지 및 그 제조방법
KR101535914B1 (ko) 전자파 차폐 구조를 갖는 반도체 패키지, 회로 모듈 및 이를 포함하는 회로 시스템
CN218632025U (zh) 功率模块
WO2022227063A1 (zh) Lga焊盘结构及制作方法、芯片模块、印刷电路板及装置
CN217468396U (zh) 芯片封装结构
JP2867710B2 (ja) プラスチック・ピン・グリッド・アレイ

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20220610