CN111613171A - 信号选择电路和显示装置 - Google Patents

Abstract

本发明涉及一种信号选择电路和显示装置。所述信号选择电路包括：控制模块与输出模块；控制模块包括控制节点与时钟信号输入端，控制节点与输出模块的控制端连接，输出模块包括第一输入端与第二输入端，第一输入端用于接收第一输入信号，第二输入端用于接收第二输入信号，输出模块包括第一输出端与第二输出端，第一输出端用于输出第一输出信号，第二输出端用于输出第二输出信号；时钟信号输入端用于接收时钟信号，时钟信号由高电平向低电平切换时，拉低控制节点的电平，以使第一输出信号与第一输入信号和第二输入信号中的一个相同，第二输出信号与第一输入信号和第二输入信号中的另一个相同。根据本发明的实施例，可以减小信号选择电路的信号损失。

Description

信号选择电路和显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种信号选择电路和显示装置。

背景技术

相关技术中，信号选择电路包括晶体管。由于晶体管存在阈值电压，使得晶体管的漏极电压与源极电压不同，这样，会导致信号选择电路的输出信号与输入信号不一致的情况，即存在信号损失。因此，如何减小信号选择电路的信号损失是需要解决的一个技术问题。

发明内容

本发明提供一种信号选择电路和显示装置，可以减小信号选择电路的信号损失。

根据本发明实施例的第一方面，提供一种信号选择电路，包括：控制模块与输出模块；所述控制模块包括控制节点与时钟信号输入端，所述控制节点与所述输出模块的控制端连接，所述输出模块包括第一输入端与第二输入端，所述第一输入端用于接收第一输入信号，所述第二输入端用于接收第二输入信号，所述输出模块包括第一输出端与第二输出端，所述第一输出端用于在所述控制节点的控制下根据所述第一输入信号和所述第二输入信号中的一个输出第一输出信号，所述第二输出端用于在所述控制节点的控制下根据所述第一输入信号和所述第二输入信号中的另一个输出第二输出信号；

所述时钟信号输入端用于接收时钟信号，以使所述时钟信号由高电平向低电平切换时，拉低所述控制节点的电平，当所述控制节点的电平被拉低后，所述第一输出信号与所述第一输入信号和所述第二输入信号中的一个相同，所述第二输出信号与所述第一输入信号和所述第二输入信号中的另一个相同。

在一个实施例中，所述控制模块包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第一电容与第二电容，所述控制节点包括第一控制节点与第二控制节点；所述时钟信号输入端包括第一时钟信号输入端与第二时钟信号输入端。所述第一晶体管的第一端用于接收高电平信号，所述第一晶体管的控制端用于接收第一电压信号，所述第一晶体管的第二端连接至所述第二晶体管的第二端，所述第二晶体管的第一端与所述第二晶体管的控制端连接，所述第二晶体管的控制端连接至所述第一电容的第一端，所述第一电容的第二端为所述第一时钟信号输入端，所述第二晶体管的第一端还与所述第三晶体管的第二端连接，所述第三晶体管的第一端用于接收低电平信号，所述第三晶体管的控制端用于接收第二电压信号，所述第一控制节点与所述第一晶体管的第二端连接。所述第四晶体管的第一端与所述第一晶体管的第一端并接，用于接收所述高电平信号，所述第四晶体管的控制端用于接收第二电压信号，所述第四晶体管的第二端连接至所述第五晶体管的第二端，所述第五晶体管的第一端与所述第五晶体管的控制端连接，所述第五晶体管的控制端连接至所述第二电容的第一端，所述第二电容的第二端为所述第二时钟信号输入端，所述第五晶体管的第一端还与所述第六晶体管的第二端连接，所述第六晶体管的第一端与所述第三晶体管的第一端并接，用于接收所述低电平信号，所述第六晶体管的控制端用于接收所述第一电压信号，所述第二控制节点与所述第四晶体管的第二端连接。

在一个实施例中，所述第一晶体管为P型晶体管，所述第一晶体管的第一端为源极，所述第一晶体管的第二端为漏极，所述第一晶体管的控制端为栅极。所述第二晶体管为P型晶体管，所述第二晶体管的第一端为源极，所述第二晶体管的第二端为漏极，所述第二晶体管的控制端为栅极。所述第三晶体管为P型晶体管，所述第三晶体管的第一端为源极，所述第三晶体管的第二端为漏极，所述第三晶体管的控制端为栅极。所述第四晶体管为P型晶体管，所述第四晶体管的第一端为源极，所述第四晶体管的第二端为漏极，所述第四晶体管的控制端为栅极。所述第五晶体管为P型晶体管，所述第五晶体管的第一端为源极，所述第五晶体管的第二端为漏极，所述第五晶体管的控制端为栅极。所述第六晶体管为P型晶体管，所述第六晶体管的第一端为源极，所述第六晶体管的第二端为漏极，所述第六晶体管的控制端为栅极。

在一个实施例中，所述输出模块包括第七晶体管、第八晶体管、第九晶体管与第十晶体管，所述输出模块的控制端包括第一控制端与第二控制端。所述第七晶体管的第一端连接至所述第一输入端，所述第七晶体管的控制端连接至所述第一控制端，所述第一控制端连接至所述第一控制节点，所述第七晶体管的第二端与所述第一输出端连接。所述第八晶体管的第一端连接至所述第二输入端，所述第八晶体管的控制端连接至所述第二控制端，所述第二控制端接至所述第二控制节点，所述第八晶体管的第二端与所述第一输出端连接。所述第九晶体管的第一端连接至所述第一输入端，所述第九晶体管的控制端连接至所述第二控制端，所述第九晶体管的第二端与所述第二输出端连接。所述第十晶体管的第一端连接至所述第二输入端，所述第十晶体管的控制端连接至所述第一控制端，所述第十晶体管的第二端与所述第二输出端连接。

在一个实施例中，所述第七晶体管为P型晶体管，所述第七晶体管的第一端为源极，所述第七晶体管的第二端为漏极，所述第七晶体管的控制端为栅极。所述第八晶体管为P型晶体管，所述第八晶体管的第一端为源极，所述第八晶体管的第二端为漏极，所述第八晶体管的控制端为栅极。所述第九晶体管为P型晶体管，所述第九晶体管的第一端为源极，所述第九晶体管的第二端为漏极，所述第九晶体管的控制端为栅极。所述第十晶体管为P型晶体管，所述第十晶体管的第一端为源极，所述第十晶体管的第二端为漏极，所述第十晶体管的控制端为栅极。

在一个实施例中，所述第一电压信号为所述高电平信号，所述第二电压信号为低电平信号，所述第一输出端根据所述第一输入信号输出所述第一输出信号，所述第二输出端根据所述第二输入信号输出所述第二输出信号。

在一个实施例中，所述第一输出信号与所述第一输入信号相同，所述第二输出信号与所述第二输入信号相同。

在一个实施例中，所述第一电压信号为所述低电平信号，所述第二电压信号为所述高电平信号，所述第一输出端根据所述第二输入信号输出所述第一输出信号，所述第二输出端根据所述第一输入信号输出所述第二输出信号。

在一个实施例中，所述第一输出信号与所述第二输入信号相同，所述第二输出信号与所述第一输入信号相同。

根据本发明实施例的第二方面，提供一种显示装置，包括上述的信号选择电路。

根据上述实施例可知，由于控制模块的时钟信号输入端接收的时钟信号由高电平向低电平切换时，可以拉低控制模块的控制节点的电平，也就是会拉低输出模块的控制端的电平，当控制模块的控制节点的电平被拉低后，第一输出信号与第一输入信号和第二输入信号中的一个相同，第二输出信号与第一输入信号和第二输入信号中的另一个相同，因此，可以避免第一输出信号与第一输入信号和第二输入信号中的一个不相同，或者第二输出信号与第一输入信号和第二输入信号中的另一个不相同。所以，本发明实施例提供的技术方案，可以减小信号选择电路的信号损失。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。

图1是根据相关技术示出的一种信号选择电路的结构示意图；

图2是根据相关技术示出的一种信号选择电路的仿真结果；

图3是根据本发明实施例示出的一种信号选择电路的结构示意图；

图4是根据本发明实施例示出的信号选择电路的一个仿真结果；

图5是根据本发明实施例示出的信号选择电路的另一个仿真结果。

具体实施方式

这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本发明相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本发明的一些方面相一致的装置和方法的例子。

相关技术中，存在一种如图1所示的信号选择电路。如图1所示，该信号选择电路包括输入端IN10、输入端IN20、电压信号输入端V10、电压信号输入端V20、输出端OUT10、输出端OUT20、晶体管T11、晶体管T12、晶体管T13以及晶体管T14，晶体管T11～T14为4个P型晶体管，输入端IN10用于接收输入信号in20，输入端IN20用于接收输入信号in20，电压信号输入端V10用于输入电压信号v10，电压信号输入端V20用于输入电压信号v20，输出端OUT10用于输出输出信号out10，输出端OUT20用于输出输出信号out 20。

当电压信号v10为高电平信号，电压信号v20为低电平信号时，输出的输出信号out10在理想情况下为输入信号in10，输出信号out 20在理想情况下为输入信号in20。当电压信号v10为低电平信号，电压信号v20为高电平信号时，输出的输出信号out10在理想情况下为输入信号in20，输出信号out 20在理想情况下为输入信号in10。

然而，由于上述晶体管存在阈值电压，使得晶体管的漏极电压与源极电压不同，这样，会导致信号选择电路的输出信号与输入信号不一致的情况，即存在信号损失。具体请参见如图2所示的仿真结果，输入信号in10与输入信号in20的最大电平值的绝对值均为7，但F点处输出信号out10的电平值为-6.12，其绝对值小于7，即存在信号损失。

因此，如何减小信号选择电路的信号损失是需要解决的一个技术问题。

为解决上述技术问题，本发明实施例提供一种信号选择电路和显示装置，可以减小信号选择电路的信号损失。

本发明实施例提供一种信号选择电路。如图3所示，该信号选择电路，包括：控制模块31与输出模块32。该控制模块31包括控制节点K1、K2与时钟信号输入端CK1、CK2，控制模块31的控制节点K1、K2与输出模块32的控制端N1、N2连接，输出模块32包括第一输入端IN1与第二输入端IN2，第一输入端IN1用于接收第一输入信号，第二输入端IN2用于接收第二输入信号，输出模块32包括第一输出端OUT1与第二输出端OUT2，第一输出端OUT1用于在控制节点K1、K2的控制下根据第一输入信号和第二输入信号中的一个输出第一输出信号，第二输出端OUT2用于在控制节点K1、K2的控制下根据第一输入信号和第二输入信号中的另一个输出第二输出信号。

时钟信号输入端CK1、CK2用于接收时钟信号，以使时钟信号由高电平向低电平切换时，拉低控制节点K1、K2的电平，当控制节点K1、K2的电平被拉低后，第一输出信号与第一输入信号和第二输入信号中的一个相同，第二输出信号与第一输入信号和第二输入信号中的另一个相同。

本实施例中，由于控制模块的时钟信号输入端接收的时钟信号由高电平向低电平切换时，可以拉低控制模块的控制节点的电平，也就是会拉低输出模块的控制端的电平，当控制模块的控制节点的电平被拉低后，第一输出信号与第一输入信号和第二输入信号中的一个相同，第二输入信号与第一输入信号和第二输入信号中的另一个相同，因此，可以避免第一输出信号与第一输入信号和第二输入信号中的一个不相同，或者第二输出信号与第一输入信号和第二输入信号中的另一个不相同。所以，本发明实施例提供的技术方案，可以减小信号选择电路的信号损失。

以上简要地介绍了本发明实施例提供的信号选择电路，下面对本发明实施例提供的信号选择电路进行详细地介绍。

本发明实施例还提供一种信号选择电路。如图3所示，该信号选择电路，包括：控制模块31与输出模块32。

如图3所示，控制模块31包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第一电容C1、第二电容C2、第一控制节点K1、第二控制节点K2、第一时钟信号输入端CK1与第二时钟信号输入端CK2。

在本实施例中，第一晶体管T1的第一端与高电平信号输入端VGH连接，用于接收高电平信号，第一晶体管T1的控制端与第一电压信号输入端V1连接，用于接收第一电压信号，第一晶体管T1的第二端连接至第二晶体管T2的第二端。其中，第一晶体管T1为P型晶体管，第一晶体管T1的第一端为源极，第一晶体管T1的第二端为漏极，第一晶体管T1的控制端为栅极。

在本实施例中，第二晶体管T2的第一端与第二晶体管T2的控制端连接，第二晶体管的T2控制端连接至第一电容C1的第一端，第二晶体管T2的第一端还与第三晶体管T3的第二端连接。其中，第二晶体管T2为P型晶体管，第二晶体管T2的第一端为源极，第二晶体管T2的第二端为漏极，第二晶体管T2的控制端为栅极。

在本实施例中，第一电容C1的第二端为第一时钟信号输入端CK1，用于接收时钟信号。

在本实施例中，第三晶体管T3的第一端与低电平信号输入端VGL连接，用于接收低电平信号，第三晶体管T3的控制端与第二电压信号输入端V2连接，用于接收第二电压信号。其中，第三晶体管T3为P型晶体管，第三晶体管T3的第一端为源极，第三晶体管T3的第二端为漏极，第三晶体管T3的控制端为栅极。

在本实施例中，第一控制节点K1与第一晶体管T1的第二端连接，也与第二晶体管T2的第二端连接。

在本实施例中，第四晶体管T4的第一端与第一晶体管T1的第一端并接，也与高电平信号输入端VGH连接，用于接收高电平信号，第四晶体管的T4控制端与第二电压信号输入端V2连接，用于接收第二电压信号，第四晶体管T4的第二端连接至第五晶体管T5的第二端。其中，第四晶体管T4为P型晶体管，第四晶体管T4的第一端为源极，第四晶体管T4的第二端为漏极，第四晶体管T4的控制端为栅极。

在本实施例中，第五晶体管T5的第一端与第五晶体管T5的控制端连接，第五晶体管T5的控制端连接至第二电容C2的第一端，第五晶体管T5的第一端还与第六晶体管T6的第二端连接。其中，第五晶体管T5为P型晶体管，第五晶体管T5的第一端为源极，第五晶体管T5的第二端为漏极，第五晶体管T5的控制端为栅极。

在本实施例中，第二电容C2的第二端为第二时钟信号输入端CK2，用于接收时钟信号。

在本实施例中，第六晶体管T6的第一端与第三晶体管T3的第一端并接，也与低电平信号输入端VGL连接，用于接收低电平信号，第六晶体管T6的控制端与第一电压信号输入端V1连接，用于接收第一电压信号。其中，第六晶体管T6为P型晶体管，第六晶体管T6的第一端为源极，第六晶体管T6的第二端为漏极，第六晶体管T6的控制端为栅极。

在本实施例中，第二控制节点K2与第四晶体管的第二端连接，也与第五晶体管T2的第二端连接。

在本实施例中，如图3所示，输出模块32包括第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第一控制端N1与第二控制端N2。

在本实施例中，如图3所示，第七晶体管T7的第一端连接至第一输入端IN1，第一输入端IN1用于接收第一输入信号in1，第七晶体管T7的控制端连接至第一控制端N1，第一控制端N1连接至第一控制节点K1，第七晶体管T7的第二端与第一输出端OUT1连接，第一输出端OUT1用于输出第一输出信号out1。其中，第七晶体管为P型晶体管，第七晶体管的第一端为源极，第七晶体管的第二端为漏极，第七晶体管的控制端为栅极。

在本实施例中，如图3所示，第八晶体管T8的第一端连接至第二输入端IN2，第二输入端IN2用于接收第二输入信号in2。第八晶体管T8的控制端连接至第二控制端N2，第二控制端N2接至第二控制节点K2，第八晶体管T8的第二端与第一输出端OUT1连接。其中，第八晶体管T8为P型晶体管，第八晶体管T8的第一端为源极，第八晶体管T8的第二端为漏极，第八晶体管T8的控制端为栅极。

在本实施例中，如图3所示，第九晶体管T9的第一端连接至第一输入端IN1，第九晶体管T9的控制端连接至第二控制端N2，第九晶体管T9的第二端与第二输出端OUT2连接，第二输出端OUT2用于输出第二输出信号out2。其中，第九晶体管T9为P型晶体管，第九晶体管T9的第一端为源极，第九晶体管T9的第二端为漏极，第九晶体管T9的控制端为栅极。

在本实施例中，如图3所示，第十晶体管T10的第一端连接至第二输入端IN2，第十晶体管T10的控制端连接至第一控制端N1，第十晶体管T10的第二端与第二输出端OUT2连接。其中，第十晶体管T10为P型晶体管，第十晶体管T10的第一端为源极，第十晶体管T10的第二端为漏极，第十晶体管T10的控制端为栅极。

当第一电压信号为高电平信号，第二电压信号为低电平信号时，第二晶体管T2、第三晶体管T3、第四晶体管T4、第七晶体管T 7以及第十晶体管T10分别导通，其余晶体管关闭，第一控制节点K1的电平值为低电平信号的电平值vgl，例如，低电平信号的电平值vgl为-7伏，但不限于此。

第一时钟信号输入端CK1接收的时钟信号与第一输入信号in1相同，其中，第一输入信号in1如图4所示。当时钟信号由高电平(例如为7伏)向低电平(例如为-7伏)切换时，时钟信号的电平值降低了14伏，由于第一电容C1的耦合作用，第二晶体管T2的栅极的电平值也降低14伏，因此，第一控制节点K1的电平也会降低14伏，即拉低了第一控制节点K1的电平，当第一控制节点K1的电平被拉低后，例如，第一控制节点K1的电平被拉低到-21伏，即，第一控制节点K1的电平被拉得很低，也就是，第一控制端N1的电平被拉得很低，例如，第一控制端N1的电平低于-10伏时可以视为第一控制端N1的电平被拉得很低。当第一控制端N1的电平被拉得很低后，第七晶体管T7的漏极电压与源极电压相同，也就是，第一输出信号与第一输入信号相同，同理，第十晶体管T10的漏极电压与源极电压相同，第二输出信号与第二输入信号相同。

当第一电压信号为高电平信号，第二电压信号为低电平信号时，仿真结果如图4所示，第一输出信号out1与第一输入信号in1相同，同理，第二输出信号out2与第二输入信号in2相同。

当第一电压信号为低电平信号，第二电压信号为高电平信号时，第二晶体管T2、第三晶体管T3、第四晶体管T4、第七晶体管T 7以及第十晶体管T10分别关闭，其余晶体管导通，第二控制节点K2的电平值为低电平信号的电平值vgl。

当时钟信号由高电平(例如为7伏)向低电平(例如为-7伏)切换时，时钟信号的电平值降低了14伏，由于第二电容C2的耦合作用，第二控制节点K2的电平也会降低14伏，即拉低了第二控制节点K2的电平，当第二控制节点K2的电平被拉低后，第二控制端N2的电平被拉得很低。当第二控制端N2的电平被拉得很低后，第九晶体管T9的漏极电压与源极电压相同，也就是，第二输出信号与第一输入信号相同，同理，第八晶体管T8的漏极电压与源极电压相同，第一输出信号与第二输入信号相同。

当第一电压信号为低电平信号，第二电压信号为高电平信号时，仿真结果如图5所示，第一输出信号out1与第二输入信号in2相同，同理，第二输出信号out2与第一输入信号in1相同。

本实施例中，由于控制模块的时钟信号输入端接收的时钟信号由高电平向低电平切换时，可以拉低控制模块的控制节点的电平，也就是会拉低输出模块的控制端的电平，当控制模块的控制节点的电平被拉低后，第一输出信号与第一输入信号和第二输入信号中的一个相同，第二输入信号与第一输入信号和第二输入信号中的另一个相同，因此，可以避免第一输出信号与第一输入信号和第二输入信号中的一个不相同，或者第二输入信号与第一输入信号和第二输入信号中的另一个不相同。所以，本发明实施例提供的技术方案，可以减小信号选择电路的信号损失。

需要说明的是，上述的信号选择电路可用于实现高ppi(像素密度)的显示装置，但不限于此。上述的信号选择电路可在信号切换时，改善信号不稳定的状态。

本发明的实施例还提出了一种显示装置，包括显示模组，还包括上述任一实施例所述的信号选择电路。

本实施例中，由于控制模块的时钟信号输入端接收的时钟信号由高电平向低电平切换时，可以拉低控制模块的控制节点的电平，也就是会拉低输出模块的控制端的电平，当控制模块的控制节点的电平被拉低后，第一输出信号与第一输入信号和第二输入信号中的一个相同，第二输入信号与第一输入信号和第二输入信号中的另一个相同，因此，可以避免第一输出信号与第一输入信号和第二输入信号中的一个不相同，或者第二输入信号与第一输入信号和第二输入信号中的另一个不相同。所以，本发明实施例提供的技术方案，可以减小信号选择电路的信号损失。

需要说明的是，本实施例中的显示装置可以为：电子纸、手机、平板电脑、电视机、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

需要指出的是，在附图中，为了图示的清晰可能夸大了层和区域的尺寸。而且可以理解，当元件或层被称为在另一元件或层“上”时，它可以直接在其他元件上，或者可以存在中间的层。另外，可以理解，当元件或层被称为在另一元件或层“下”时，它可以直接在其他元件下，或者可以存在一个以上的中间的层或元件。另外，还可以理解，当层或元件被称为在两层或两个元件“之间”时，它可以为两层或两个元件之间唯一的层，或还可以存在一个以上的中间层或元件。通篇相似的参考标记指示相似的元件。

在本发明中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。术语“多个”指两个或两个以上，除非另有明确的限定。

本领域技术人员在考虑说明书及实践这里公开的公开后，将容易想到本发明的其它实施方案。本发明旨在涵盖本发明的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本发明的一般性原理并包括本发明未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本发明的真正范围和精神由下面的权利要求指出。

应当理解的是，本发明并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本发明的范围仅由所附的权利要求来限制。

Claims (11)

1.一种信号选择电路，其特征在于，包括：控制模块与输出模块；所述控制模块包括控制节点与时钟信号输入端，所述控制节点与所述输出模块的控制端连接，所述输出模块包括第一输入端与第二输入端，所述第一输入端用于接收第一输入信号，所述第二输入端用于接收第二输入信号，所述输出模块包括第一输出端与第二输出端，所述第一输出端用于在所述控制节点的控制下根据所述第一输入信号和所述第二输入信号中的一个输出第一输出信号，所述第二输出端用于在所述控制节点的控制下根据所述第一输入信号和所述第二输入信号中的另一个输出第二输出信号；

所述时钟信号输入端用于接收时钟信号，以使所述时钟信号由高电平向低电平切换时，拉低所述控制节点的电平，当所述控制节点的电平被拉低后，所述第一输出信号与所述第一输入信号和所述第二输入信号中的一个相同，所述第二输出信号与所述第一输入信号和所述第二输入信号中的另一个相同。

2.根据权利要求1所述的信号选择电路，其特征在于，所述控制模块包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第一电容与第二电容，所述控制节点包括第一控制节点与第二控制节点；所述时钟信号输入端包括第一时钟信号输入端与第二时钟信号输入端；

所述第一晶体管的第一端用于接收高电平信号，所述第一晶体管的控制端用于接收第一电压信号，所述第一晶体管的第二端连接至所述第二晶体管的第二端，所述第二晶体管的第一端与所述第二晶体管的控制端连接，所述第二晶体管的控制端连接至所述第一电容的第一端，所述第一电容的第二端为所述第一时钟信号输入端，所述第二晶体管的第一端还与所述第三晶体管的第二端连接，所述第三晶体管的第一端用于接收低电平信号，所述第三晶体管的控制端用于接收第二电压信号，所述第一控制节点与所述第一晶体管的第二端连接；

所述第四晶体管的第一端与所述第一晶体管的第一端并接，用于接收所述高电平信号，所述第四晶体管的控制端用于接收第二电压信号，所述第四晶体管的第二端连接至所述第五晶体管的第二端，所述第五晶体管的第一端与所述第五晶体管的控制端连接，所述第五晶体管的控制端连接至所述第二电容的第一端，所述第二电容的第二端为所述第二时钟信号输入端，所述第五晶体管的第一端还与所述第六晶体管的第二端连接，所述第六晶体管的第一端与所述第三晶体管的第一端并接，用于接收所述低电平信号，所述第六晶体管的控制端用于接收所述第一电压信号，所述第二控制节点与所述第四晶体管的第二端连接。

3.根据权利要求2所述的信号选择电路，其特征在于，所述第一晶体管为P型晶体管，所述第一晶体管的第一端为源极，所述第一晶体管的第二端为漏极，所述第一晶体管的控制端为栅极；

所述第二晶体管为P型晶体管，所述第二晶体管的第一端为源极，所述第二晶体管的第二端为漏极，所述第二晶体管的控制端为栅极；

所述第三晶体管为P型晶体管，所述第三晶体管的第一端为源极，所述第三晶体管的第二端为漏极，所述第三晶体管的控制端为栅极；

所述第四晶体管为P型晶体管，所述第四晶体管的第一端为源极，所述第四晶体管的第二端为漏极，所述第四晶体管的控制端为栅极；

所述第五晶体管为P型晶体管，所述第五晶体管的第一端为源极，所述第五晶体管的第二端为漏极，所述第五晶体管的控制端为栅极；

所述第六晶体管为P型晶体管，所述第六晶体管的第一端为源极，所述第六晶体管的第二端为漏极，所述第六晶体管的控制端为栅极。

4.根据权利要求2所述的信号选择电路，其特征在于，所述输出模块包括第七晶体管、第八晶体管、第九晶体管与第十晶体管，所述输出模块的控制端包括第一控制端与第二控制端；

所述第七晶体管的第一端连接至所述第一输入端，所述第七晶体管的控制端连接至所述第一控制端，所述第一控制端连接至所述第一控制节点，所述第七晶体管的第二端与所述第一输出端连接；

所述第八晶体管的第一端连接至所述第二输入端，所述第八晶体管的控制端连接至所述第二控制端，所述第二控制端接至所述第二控制节点，所述第八晶体管的第二端与所述第一输出端连接；

所述第九晶体管的第一端连接至所述第一输入端，所述第九晶体管的控制端连接至所述第二控制端，所述第九晶体管的第二端与所述第二输出端连接；

所述第十晶体管的第一端连接至所述第二输入端，所述第十晶体管的控制端连接至所述第一控制端，所述第十晶体管的第二端与所述第二输出端连接。

5.根据权利要求4所述的信号选择电路，其特征在于，所述第七晶体管为P型晶体管，所述第七晶体管的第一端为源极，所述第七晶体管的第二端为漏极，所述第七晶体管的控制端为栅极；

所述第八晶体管为P型晶体管，所述第八晶体管的第一端为源极，所述第八晶体管的第二端为漏极，所述第八晶体管的控制端为栅极；

所述第九晶体管为P型晶体管，所述第九晶体管的第一端为源极，所述第九晶体管的第二端为漏极，所述第九晶体管的控制端为栅极；

所述第十晶体管为P型晶体管，所述第十晶体管的第一端为源极，所述第十晶体管的第二端为漏极，所述第十晶体管的控制端为栅极。

6.根据权利要求4所述的信号选择电路，其特征在于，所述第一电压信号为所述高电平信号，所述第二电压信号为低电平信号，所述第一输出端根据所述第一输入信号输出所述第一输出信号，所述第二输出端根据所述第二输入信号输出所述第二输出信号。

7.根据权利要求6所述的信号选择电路，其特征在于，所述第一输出信号与所述第一输入信号相同，所述第二输出信号与所述第二输入信号相同。

8.根据权利要求4所述的信号选择电路，其特征在于，所述第一电压信号为所述低电平信号，所述第二电压信号为所述高电平信号，所述第一输出端根据所述第二输入信号输出所述第一输出信号，所述第二输出端根据所述第一输入信号输出所述第二输出信号。

9.根据权利要求8所述的信号选择电路，其特征在于，所述第一输出信号与所述第二输入信号相同，所述第二输出信号与所述第一输入信号相同。

10.根据权利要求1所述的信号选择电路，其特征在于，所述时钟信号与所述第一输入信号相同。

11.一种显示装置，其特征在于，包括权利要求1至10任一项所述的信号选择电路。

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