CN111600583A - 基于扩散忆阻器和电流传输器的随机频率三角波发生器 - Google Patents

Abstract

基于扩散忆阻器和电流传输器的随机频率三角波发生器，属于集成电路技术领域。本发明为解决现有的随机频率三角载波发生器，由于其使用随机数发生器，导致电路复杂和设计难度大的问题。本发明包括控制逻辑单元、随机延时单元、延时链单元、第一寄存器单元、第二寄存器单元、电流传输器、N个NMOS管M₁至M_N、电容阵列、比较器U₁、电阻R_A、电阻R_B和电阻R_X；本发明先使用电流传输器提供恒定的充放电电流，再利用时间间隔测量技术对扩散忆阻器的随机延时时间进行编码，所得到的随机温度计码用来控制充放电电容的大小，从而获得周期及频率随机变化的等幅三角波。本发明主要应用在随机PWM技术中。

Description

基于扩散忆阻器和电流传输器的随机频率三角波发生器

技术领域

本发明属于集成电路技术领域。

背景技术

在开关电源和电机驱动等功率控制与变换类集成电路当中，脉冲宽度调制(PulseWidth Modulation)技术的应用十分关键。常规的PWM控制信号由固定频率的三角载波或者锯齿载波信号与误差信号的比较而生成，然后利用它来控制开关器件在固定周期内的导通时间来实现对负载变化的及时响应。研究表明，常规的PWM技术因其在开关频率及开关频率的整数倍附近存在较大的谐波分量，会给***带来诸多不利影响，例如引起了极大的电磁噪声干扰，导致电压和电流波形的畸变，甚至导致后级设备的不能正常运行。

对于载波频率必须限制在较低频率的场合，采用随机PWM技术可以较好的解决常规PWM技术带来的电磁干扰等问题。随机PWM技术在保证占空比不变的前提下通过随机的改变载波频率，驱散集中分布在开关频率及其倍频处的谐波频谱的能量，从而使电磁噪声近似成为限带白噪声，以固定开关频率为特征的有色噪声强度被大大削弱。

为达到开关频率随机化的目的，首要的是生成一个频率可随机改变的载波信号，由于三角波相对于锯齿波其控制精度更高且可以实现双边调制的功能，因此随机频率三角载波更加具有研究价值。这种三角载波在每个周期内都要求是等幅等腰三角波，但其周期是随机变化的。目前对于随机频率三角载波发生器的研制绝大多数需要用到随机数发生器，用来提供随机变化的频率数值，这会增加电路的复杂度和设计难度，因此，以上问题亟需解决。

发明内容

本发明目的是为了解决现有的随机频率三角载波发生器，由于其使用随机数发生器，导致电路复杂和设计难度大的问题，提供了一种基于扩散忆阻器和电流传输器的随机频率三角波发生器。

基于扩散忆阻器和电流传输器的随机频率三角波发生器，包括控制逻辑单元、随机延时单元、延时链单元、第一寄存器单元、第二寄存器单元、电流传输器、N个NMOS管M₁至M_N、电容阵列、比较器U₁、电阻R_A、电阻R_B和电阻R_X；其中，电容阵列包括电容C₀至C_N；

控制逻辑单元用于生成脉冲信号V_P0，并同时发送至随机延时单元和延时链单元；还用于生成复位信号Rst对延时链单元进行复位；还用于生成时钟信号Clk_L对第二寄存器单元进行时钟控制；还用于接收随机延时单元输出的脉冲信号V_P1；还用于接收比较器U₁输出端输出的电压信号V_Y；

随机延时单元采用扩散忆阻器实现，用于对接收的脉冲信号V_P0进行处理，获得脉冲信号V_P1，并将脉冲信号V_P1同时输入至控制逻辑单元和第一寄存器单元；其中，脉冲信号V_P1与脉冲信号V_P0的周期相等，且脉冲信号V_P1与脉冲信号V_P0的上升沿时刻一致，脉冲信号V_P0高电平持续时间t_p为固定值，脉冲信号V_P1的高电平持续时间t_d为随机值，且t_d＜t_p；

扩散忆阻器的随机延时时间等于t_d；

延时链单元，根据接收的脉冲信号V_P0生成N位温度计码，并将N位温度计码发送至第一寄存器单元；

第一寄存器单元根据接收的脉冲信号V_P1，在其脉冲信号V_P1的下降沿时刻对接收的N位温度计码进行锁存，并将锁存的结果发送至第二寄存器单元；

第二寄存器单元根据接收的时钟信号Clk_L，在其时钟信号Clk_L的上升沿时刻对第一寄存器单元输出的锁存结果进行锁存，获得N位温度计码d₁至d_N，并将N位温度计码d₁至d_N分别发送至NMOS管M₁至M_N的栅极，对相应的NMOS管进行控制；其中，当d_i＝1时，表示d_i为高电平；当d_i＝0时，表示d_i为低电平，i＝1、2、3……N；

NMOS管M₁至M_N的源极和电容C₀的一端均接入电源地；

NMOS管M₁至M_N的漏极分别与电容C₁至C_N的一端连接，电容C₀至C_N的另一端与电流传输器的Z端口和比较器U₁的反相输入端同时连接，且连接点电压信号V_Cap作为三角载波发生器生成的随机频率三角载波信号，且电压信号V_Cap为等幅值的随机频率等腰三角波信号；

比较器U₁的同相输入端与电阻R_A的一端和电阻R_B的一端同时连接，电阻R_B的另一端接入电源地，电阻R_A的另一端与比较器U₁的输出端、电流传输器的Y端口和控制逻辑单元的电压信号V_Y输入端连接；

电流传输器的X端口与电阻R_X的一端连接，电阻R_X的另一端接电源地；

比较器U₁的正电压输入端接入电源V_DD，比较器U₁的负电压输入端接入电源V_SS，且V_DD＝-V_SS。

优选的是，延时链单元包括N个延时模块，N个延时模块以串联的方式级联，其中，第一个延时模块的信号输入端作为延时链单元接收脉冲信号V_P0的输入端；

每个延时模块均用于对其输入信号的上升沿进行延时，且第一至第N个延时模块输出的延时信号值分别作为延时链单元输出的第一至第N位温度计码；

每个延时模块的复位信号输入端均用于接收复位信号Rst，当复位信号Rst为高电平时，N个延时模块的输出状态复位为0。

优选的是，延时模块包括非门Y₁、非门Y₂、NMOS管M_a和NMOS管M_b；

非门Y₁的输入端作为延时模块的数据信号输入端；

非门Y₁的输出端与非门Y₂的输入端连接，非门Y₂的输出端同时与NMOS管M_a的漏极和NMOS管M_b的栅极连接后，作为延时模块的数据信号输出端；

NMOS管M_a的栅极作为延时模块的复位信号输入端；

NMOS管M_a的源极与NMOS管M_b的源极和NMOS管M_b的漏极同时连接后，接入电源地。

优选的是，第一寄存器单元包括非门Y₃和N个D触发器；

非门Y₃的输入端作为第一寄存器单元接收脉冲信号V_P1的输入端；

非门Y₃的输出端与N个D触发器的时钟信号输入端同时连接；

第一至第N个D触发器的D输入端分别作为第一寄存器单元的第一至第N位温度计码的输入端；

第一至第N个D触发器的Q输出端分别作为第一寄存器单元的第一至第N位温度计码的输出端。

优选的是，第二寄存器单元包括N个D触发器，且N个D触发器的时钟信号输入端同时连接后，作为第二寄存器单元的时钟信号输入端；

第二寄存器单元中的第一至第N个D触发器的D输入端分别作为第二寄存器单元的第一至第N位温度计码的输入端；

第二寄存器单元中的第一至第N个D触发器的Q输出端分别作为第二寄存器单元的第一至第N位温度计码的输出端。

优选的是，随机延时单元包括电平移位器、扩散忆阻器R_M、电阻R_r、比较器U₂和与门X1；

电平移位器的输入端作为随机延时单元的输入端接收脉冲信号V_P0，且电平移位器的输入端与与门X1的一个输入端连接；

电平移位器，用于对接收的脉冲信号V_P0的高电平幅值进行降低，并将获得的编程脉冲信号V₁输出至扩散忆阻器R_M的一端，扩散忆阻器R_M的另一端与电阻R_r的一端和比较器U₂的反相输入端同时连接；电阻R_r的另一端接电源地；

比较器U₂的同相输入端用于接收参考电压V_ref，比较器U₂的输出端与与门X1的另一个输入端连接；

与门X1的输出端作为随机延时单元的输出端输出脉冲信号V_P1。

优选的是，控制逻辑单元包括或非门、与门X2、与门X3、异或门、预置数计数器和两个固定延时器，其中，第一个固定延时器的延时时间为τ₀，第二个固定延时器的延时时间为2τ₀；

或非门的一个输入端作为控制逻辑单元接收脉冲信号V_P1的输入端，或非门的另一个输入端与两个固定延时器的输入端同时连接后，作为控制逻辑单元接收电压信号V_Y的输入端；

或非门的输出端与与门X2的一个输入端和与门X3的一个输入端同时连接；

第一个固定延时器的输出端与与门X2的另一个输入端连接，第二个固定延时器的输出端与与门X3的另一个输入端连接；

与门X2的输出端与异或门的一个输入端连接，且与门X2的输出端作为控制逻辑单元输出的时钟信号Clk_L的输出端；

与门X3的输出端与异或门的另一个输入端连接，异或门的输出端与预置数计数器的复位信号输入端连接后，作为控制逻辑单元输出复位信号Rst的输出端；

预置数计数器的时钟信号输入端用于接收外部时钟信号Clk；

预置数计数器的输出端作为控制逻辑单元输出脉冲信号V_P0的输出端。

本发明带来的有益效果是，本发明能够产生频率随机变化的等幅等腰三角波，首先使用电流传输器(CCII+)提供恒定的充放电电流，再利用时间间隔测量技术对扩散忆阻器的随机延时时间进行编码，所得到的随机温度计码用来控制充放电电容的大小，从而获得周期及频率随机变化的等幅三角波。因此，本发明利用电流传输器和扩散忆阻器结合***电路对生成的随机频率三角载波信号的幅值进行控制，获得等幅值的随机频率等腰三角波信号，整体电路结构和设计难度均大大降低。

本发明提出利用扩散忆阻器的随机延时时间设定三角波的随机频率，降低了电路的规模以及功耗；另一方面，近年来忆阻器与传统CMOS器件的集成化研究进展迅速，已有商用化的产品问世，因此，本发明提出的技术对于实现的随机PWM技术集成化和低功耗提供了一个全新的思路。

本发明生成的等幅三角波信号可作为载波信号应用在随机PWM技术中。

附图说明

图1是本发明所述基于扩散忆阻器和电流传输器的随机频率三角波发生器的结构示意图；其中，I_Z为从电流传输器流出至电容阵列的电流或从电容阵列流出至电流传输器的电流；I_X为流经电流传输器X端口的电流，V_X为电流传输器X端口的电压；

图2是延时链单元、第一寄存器单元和第二寄存器单元的内部结构示意图；

图3是第一个延时模块的具体结构示意图；

图4是随机延时单元的结构示意图；其中，V₁为电平移位器输出编程脉冲电压，V₂为电阻R_r的电压分量，V₃为比较器U₂输出的电压信号；

图5是控制逻辑单元的结构示意图；

图6是三角波生成过程中关键信号的波形示意图；

图7是图4所示随机延时单元中关键信号的波形示意图；

图8是Ag:SiO₂扩散忆阻器的结构示意图；

图9是扩散忆阻器随机延时时间的数值分布图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。

参见图1说明本实施方式，本实施方式所述的基于扩散忆阻器和电流传输器的随机频率三角波发生器，包括控制逻辑单元、随机延时单元、延时链单元、第一寄存器单元、第二寄存器单元、电流传输器、N个NMOS管M₁至M_N、电容阵列、比较器U₁、电阻R_A、电阻R_B和电阻R_X；其中，电容阵列包括电容C₀至C_N；

控制逻辑单元用于生成脉冲信号V_P0，并同时发送至随机延时单元和延时链单元；还用于生成复位信号Rst对延时链单元进行复位；还用于生成时钟信号Clk_L对第二寄存器单元进行时钟控制；还用于接收随机延时单元输出的脉冲信号V_P1；还用于接收比较器U₁输出端输出的电压信号V_Y；

随机延时单元采用扩散忆阻器实现，用于对接收的脉冲信号V_P0进行处理，获得脉冲信号V_P1，并将脉冲信号V_P1同时输入至控制逻辑单元和第一寄存器单元；其中，脉冲信号V_P1与脉冲信号V_P0的周期相等，且脉冲信号V_P1与脉冲信号V_P0的上升沿时刻一致，脉冲信号V_P0高电平持续时间t_p为固定值，脉冲信号V_P1的高电平持续时间t_d为随机值，且t_d＜t_p；

扩散忆阻器的随机延时时间等于t_d；

延时链单元，根据接收的脉冲信号V_P0生成N位温度计码，并将N位温度计码发送至第一寄存器单元；

第一寄存器单元根据接收的脉冲信号V_P1，在其脉冲信号V_P1的下降沿时刻对接收的N位温度计码进行锁存，并将锁存的结果发送至第二寄存器单元；

第二寄存器单元根据接收的时钟信号Clk_L，在其时钟信号Clk_L的上升沿时刻对第一寄存器单元输出的锁存结果进行锁存，获得N位温度计码d₁至d_N，并将N位温度计码d₁至d_N分别发送至NMOS管M₁至M_N的栅极，对相应的NMOS管进行控制；其中，当d_i＝1时，表示d_i为高电平；当d_i＝0时，表示d_i为低电平，i＝1、2、3……N；

NMOS管M₁至M_N的源极和电容C₀的一端均接入电源地；

NMOS管M₁至M_N的漏极分别与电容C₁至C_N的一端连接，电容C₀至C_N的另一端与电流传输器的Z端口和比较器U₁的反相输入端同时连接，且连接点电压信号V_Cap作为三角载波发生器生成的随机频率三角载波信号，且电压信号V_Cap为等幅值的随机频率等腰三角波信号；

比较器U₁的同相输入端与电阻R_A的一端和电阻R_B的一端同时连接，电阻R_B的另一端接入电源地，电阻R_A的另一端与比较器U₁的输出端、电流传输器的Y端口和控制逻辑单元的电压信号V_Y输入端连接；

电流传输器的X端口与电阻R_X的一端连接，电阻R_X的另一端接电源地；

比较器U₁的正电压输入端接入电源V_DD，比较器U₁的负电压输入端接入电源V_SS，且V_DD＝-V_SS。

本实施方式中，延时链单元的输入为脉冲信号V_P0和复位信号Rst，延时链单元输出的N个信号的状态，即N位温度计码反映了延时链单元对脉冲信号V_P0上升沿的延时状态。

第一、第二寄存器单元的输入和输出都是以温度计码的形式进行传输。第二寄存器单元在Clk_L上升沿时刻锁存输入，第一寄存器单元在V_P1下降沿时刻锁存输入，这些输入输出信号均为逻辑电平信号；以温度计码d₁～d_N为例，d_i＝1，表示d_i为高电平，d_i＝0，表示d_i为低电平。d₁～d_N的逻辑状态反映了V_P1的下降沿时刻相对于V_P0的上升沿时刻的延时时间，也即t_d。

N位温度计码的特点是1和0是集中分布的，1集中在码组的前段，0集中在码组的后段，例如N＝8时，温度计码d₁～d₈的取值可为[11100000]。这种编码方式在时间间隔测量技术中十分常用。对于本发明在V_P1的下降沿时刻，记第一寄存器单元锁存的延时链单元输出温度计码中1的个数为m，则mτ表示V_P1下降沿相对于V_P0上升沿的延时时间，则有mτ＝t_d。由于t_d是随机的，τ是确定的，所以m是个随机数值。τ表示每个延时模块的固定延时时间。

d₁～d_N分别控制有源开关NMOS管M₁至M_N的通断，d_i＝1表示M_i导通，d_i＝0，表示M_i截止，因此，d_i＝1还表示电容C_i与C₀并联，否则，如果d_i＝0还表示电容C_i被断开不参与充放电过程。这样在一个充放电周期中电容阵列的总电容为

其中，电容C₀至C_N的电容值均为C，C_T的充放电电流为I_Z，I_Z由CCII+(即：电流传输器)提供。

具体应用时，根据电流传输器的特性，存在V_X＝V_Y，I_X＝I_Z，可知：当电容阵列处于充电过程中时，I_Z由电流传输器流向电容阵列，此时，V_Cap小于比较器U₁的正相输入端电压V_TH＝V_DDR_B/(R_A+R_B)，比较器U₁的输出电压为V_Y＝V_DD，因此，有I_Z＝I_X＝V_DD/R_X，当电容充电至V_Cap大于V_TH＝V_DDR_B/(R_A+R_B)时，比较器U₁的输出电压为V_Y＝V_SS＝-V_DD，因此，有I_Z＝I_X＝-V_DD/R_X，I_Z由电容阵列流向电流传输器，电容阵列开始放电，此时，比较器U₁的正相输入端电压为-V_TH＝-V_DDR_B/(R_A+R_B)；当电容放电至V_Cap小于-V_DDR_B/(R_A+R_B)时，比较器U₁的输出电压变回V_Y＝V_DD，电容再次开始充电；如此周而复始。电容阵列上的充放电电流是大小相等的，且由于C_T比较大而I_Z比较小，所以在充放电过程中，电容上的电压V_Cap近似为线性变化。

综上所述，充电时，V_Cap由-V_DDR_B/(R_A+R_B)线性增加至V_DDR_B/(R_A+R_B)，放电时，V_Cap再由V_DDR_B/(R_A+R_B)线性降至-V_DDR_B/(R_A+R_B)，充放电时间相等，因此，V_Cap为一个等幅等腰三角波信号，周期为4C_TR_BR_X/(R_A+R_B)；d₁～d_N中1的个数m越大，C_T越大，三角波周期越长，频率越低；m越小，C_T越小，周期越短，频率越高；由于t_d是随机的，d₁～d_N中1的数量m也是随机的，三角波的周期就是随机的。

扩散忆阻器有两个特征：1.该器件在一定的电压脉冲作用下由高阻态切换到低阻态，且需要历经一个随机延时时间；2.在去掉电压脉冲后，该器件将由低阻态自行恢复为高阻态，即易失性。

扩散忆阻器非常适合应用在随机脉宽调制技术当中，随机延时的分布范围可以调节到所需的工作频率范围，且在低频范围内分布范围更宽，随机性更好，而随机脉宽调制技术主要应用在低频范围；易失性使得扩散忆阻器不需要擦除电路，降低了电路设计的复杂度；另一方面，扩散忆阻器与CMOS器件集成的难度更低。

本实施方式所述三角载波发生器，能够产生频率随机变化的等幅等腰三角波，首先使用电流传输器(CCII+)提供恒定的充放电电流，再利用时间间隔测量技术对扩散忆阻器的随机延时时间进行编码，所得到的随机温度计码用来控制充放电电容的大小，从而获得周期及频率随机变化的等幅三角波。因此，本发明利用电流传输器和扩散忆阻器结合***电路对生成的随机频率三角载波信号的幅值进行控制，获得等幅值的随机频率等腰三角波信号，整体电路结构和设计难度均大大降低。

图6中给出了三角波生成过程中关键信号的波形，其中，V_Cap为一个等幅等腰三角波信号，且周期是变化的。V_P1为低电平时，当V_Cap放电至低于-V_TH，V_Y由V_DD变为V_SS，这将导致Clk_L出现一个高电平窄脉冲，Clk_L的上升沿时刻将第一寄存器单元在之前一个三角波生成过程中获得的温度计码锁存到第二寄存器单元中，并用该码控制图6中第一个三角波生成过程中电容阵列的总容值。Clk_L上的高电平窄脉冲结束后将使Rst出现一个高电平窄脉冲，Rst的高电平令延时链单元的输出状态复位，复位结束后，Rst恢复为低电平，随后控制逻辑单元将输出一个脉冲信号V_P0，V_P0的高电平持续时间t_p是固定的，随机延时单元在接收到V_P0后输出一个脉冲信号V_P1，V_P1的上升沿时刻V_P0同步，但其高电平持续时间t_d是随机的，且满足t_d≤t_p；V_P0输入延时链单元，延时链单元对V_P0的上升沿产生延时，在V_P1下降沿第一寄存器单元锁存延时链单元上的温度计码，该码用来设置图6中第二个三角波生成过程中电容阵列的总容值。综上，当上一个三角波结束时刻，第二寄存器单元得到一个随机的N位温度计码d₁～d_N，并用它来确定当前要产生的三角波的周期，d₁～d_N是对上一个三角波持续期间V_P1脉宽，即：对t_d的量化，且d₁～d_N在当前充放电周期内是保持不变的。

进一步的，具体参见图2，所述的延时链单元包括N个延时模块，N个延时模块以串联的方式级联，其中，第一个延时模块的信号输入端作为延时链单元接收脉冲信号V_P0的输入端；

每个延时模块均用于对其输入信号的上升沿进行延时，且第一至第N个延时模块输出的延时信号值分别作为延时链单元输出的第一至第N位温度计码；

每个延时模块的复位信号输入端均用于接收复位信号Rst，当复位信号Rst为高电平时，N个延时模块的输出状态复位为0。

具体应用时，N个级联的延时模块从左至右依次为第一至第N个延时模块，且第一个延时模块的信号输入端作为延时链单元接收脉冲信号V_P0的输入端；第一个延时模块的信号输出端与第二个延时模块的信号输入端连接、第二个延时模块的信号输出端与第三个延时模块的信号输入端连接，……以此类推，第N-1个延时模块的信号输出端与第N个延时模块的信号输入端连接。

本优选实施方式中，延时链单元的输入为脉冲信号V_P0和复位信号Rst，延时链单元由N个延时模块级联而成，每个延时模块都对输入信号的上升沿产生一定的延时，并都在Rst高电平时使输出状态复位为0，由于第一个延时模块的输入为V_P0，则脉冲信号V_P0的上升沿会在延时链单元中逐级传导，如果一个延时模块的输出为1，则说明V_P0的上升沿通过了该延时模块，且通过需要τ的时间；如果一个延时模块的输出为0，则说明V_P0上升沿还没有到来或者正在通过。例如第m个延迟单元的输出为1(记以V_P0为输入的延迟单元为第1个)，而第m+1个延迟单元的输出为0，则认为V_P0的上升沿在延时链中传导了m*τ的时间，因此，V_P1的下降沿时刻，延时链单元的输出状态反映了V_P1的下降沿相对于V_P0上升沿的随机延迟时间t_d。

更进一步的，具体参见图3，延时模块包括非门Y₁、非门Y₂、NMOS管M_a和NMOS管M_b；

非门Y₁的输入端作为延时模块的数据信号输入端；

非门Y₁的输出端与非门Y₂的输入端连接，非门Y₂的输出端同时与NMOS管M_a的漏极和NMOS管M_b的栅极连接后，作为延时模块的数据信号输出端；

NMOS管M_a的栅极作为延时模块的复位信号输入端；

NMOS管M_a的源极与NMOS管M_b的源极和NMOS管M_b的漏极同时连接后，接入电源地。

本优选实施方式中，是以第一个延时模块进行说明，NMOS管M_b作为MOS电容使用，Rst的高电平使NMOS管M_a导通，将NMOS管M_b上存储的电荷快速泄放掉，这样延时模块的输出状态被复位为0。V_P0的上升沿使NMOS管M_b栅极的寄生电容由复位状态开始充电，因此，延时模块的输出不会随V_P0立即变高电平，而是会经历一个延时时间τ输出才会到达高电平阈值，τ是由延时单元模块的设计参数决定的，可以认为是一个固定的数值。每一个工作周期开始，Rst都会将延时单元模块的输出状态复位，因此，延时单元模块只存在对V_P0的上升沿延时的情况。延时链单元中其余的N-1个延时模块与该单元结构完全一致，每个延时模块的延时时间都为τ，都是利用Rst的高电平进行复位操作，区别只在于级联非门的输入信号不同。

更进一步的，具体参见图2，第一寄存器单元包括非门Y₃和N个D触发器；

非门Y₃的输入端作为第一寄存器单元接收脉冲信号V_P1的输入端；

非门Y₃的输出端与N个D触发器的时钟信号输入端同时连接；

第一至第N个D触发器的D输入端分别作为第一寄存器单元的第一至第N位温度计码的输入端；

第一至第N个D触发器的Q输出端分别作为第一寄存器单元的第一至第N位温度计码的输出端。

更进一步的，具体参见图2，第二寄存器单元包括N个D触发器，且N个D触发器的时钟信号输入端同时连接后，作为第二寄存器单元的时钟信号输入端；

第二寄存器单元中的第一至第N个D触发器的D输入端分别作为第二寄存器单元的第一至第N位温度计码的输入端；

第二寄存器单元中的第一至第N个D触发器的Q输出端分别作为第二寄存器单元的第一至第N位温度计码的输出端。

本发明的优选实施方式中，第一和第二寄存器单元均由N个D触发器实现，结构简单，便于实现。

更进一步的，具体参见图4，随机延时单元包括电平移位器、扩散忆阻器R_M、电阻R_r、比较器U₂和与门X1；

电平移位器的输入端作为随机延时单元的输入端接收脉冲信号V_P0，且电平移位器的输入端与与门X1的一个输入端连接；

电平移位器，用于对接收的脉冲信号V_P0的高电平幅值进行降低，并将获得的编程脉冲信号V₁输出至扩散忆阻器R_M的一端，扩散忆阻器R_M的另一端与电阻R_r的一端和比较器U₂的反相输入端同时连接；电阻R_r的另一端接电源地；

比较器U₂的同相输入端用于接收参考电压V_ref，比较器U₂的输出端与与门X1的另一个输入端连接；

与门X1的输出端作为随机延时单元的输出端输出脉冲信号V_P1。

本优选实施方式中，给出了随机延时单元的电路结构，具体参见图4，电路参数的选取可参考如下：脉冲信号V_P0的频率为1kHz，脉冲宽度为300μs，经电平移位将高电平幅值降低得到编程脉冲电压V₁，V₁幅度为0.5V(高电平为0.5V，低电平为0V)，V_ref＝0.15V，R_r＝120kΩ，在此条件下得到该电路输出波形示意图如图7所示。

结合图4对随机延时单元的工作原理分析如下，在脉冲V₁的高电平作用下，经过一定的时间扩散忆阻器R_M由最初的高阻态转变为低阻态，这样V₁经过R_M和R_r的分压值V₂也在某时刻增加至高于比较器U₂的参考电压V_ref，此刻比较器U₂的输出电压V₃就由高电平切换为低电平。由于扩散忆阻器R_M发生阻变现象的随机性，电压V₂增加至高于V_ref之前需要经历一定的随机延时时间t_d，因此，比较器U₂的输出电压V₃的高电平持续时间为t_d；V_P0和V₃经过与运算后的输出V_P1，易知其高电平持续时间为t_d，参见图7。

具体应用时，扩散忆阻器R_M可选用Ag:SiO₂扩散忆阻器实现，具体参见图8，用Ag:SiO₂扩散忆阻器由Pt/Ag/Ag:SiO₂/Pt的叠层结构组成，最底部为15nm厚的Pt底部电极，在其上为10nm的Ag:SiO2覆盖层和5nm Ag的金属储层，最顶部为20nm Pt/30nm Au淀积层，30nmAu层用于改善焊盘的电接触特性，5nm Ag储层用于供给足够多的Ag原子。根据Ag:SiO₂层中是否存在由Ag纳米颗粒形成的导电通道，忆阻器可以在低阻态和高阻态之间切换，因此Ag:SiO₂层可以被称为阻变层。此外该忆阻器的电阻状态是易失的，在一定的电压脉冲作用下，经过随机延时时间之后，该器件由高阻态切换到低阻态，并在去除施加的电压脉冲后自行恢复到高电阻态，这一点与通常的非易失性忆阻器件不同。电阻状态的切换是由于Ag纳米颗粒从Ag储层中分离出来，并在Ag:SiO₂层中内形成导电通道，这种Ag纳米颗粒的扩散过程是一个随机过程，因此这种扩散忆阻器的阻态切换具有随机性，可以用随机延时时间t_d定量的表征这种随机性。

随机延时时间t_d的分布情况与输入编程脉冲电压即V₁的幅度有关，可据此调整t_d的分布范围，使得t_d≤t_p得到满足。图9中给出了在V₁的幅度取不同值的条件下(0.4至0.9V)下测得的t_d的统计数据分布，可见，编程脉冲电压幅度越高，平均延时时间越短，分布范围越窄。

更进一步的，具体参见图5，控制逻辑单元包括或非门、与门X2、与门X3、异或门、预置数计数器和两个固定延时器，其中，第一个固定延时器的延时时间为τ₀，第二个固定延时器的延时时间为2τ₀；

或非门的一个输入端作为控制逻辑单元接收脉冲信号V_P1的输入端，或非门的另一个输入端与两个固定延时器的输入端同时连接后，作为控制逻辑单元接收电压信号V_Y的输入端；

或非门的输出端与与门X2的一个输入端和与门X3的一个输入端同时连接；

第一个固定延时器的输出端与与门X2的另一个输入端连接，第二个固定延时器的输出端与与门X3的另一个输入端连接；

与门X2的输出端与异或门的一个输入端连接，且与门X2的输出端作为控制逻辑单元输出的时钟信号Clk_L的输出端；

与门X3的输出端与异或门的另一个输入端连接，异或门的输出端与预置数计数器的复位信号输入端连接后，作为控制逻辑单元输出复位信号Rst的输出端；

预置数计数器的时钟信号输入端用于接收外部时钟信号Clk；

预置数计数器的输出端作为控制逻辑单元输出脉冲信号V_P0的输出端。

本实施方式中，控制逻辑单元的输入是V_Y、V_P1，输出是V_P0、Rst和Clk_L，控制逻辑的功能如图5所示，当V_P1为低电平时，输入电压V_Y由V_DD变V_SS的同时，或非门输出由低变高，或非门的输出分别输入与门X2和X3。电压V_Y的下降沿经过延时τ₀后得到的信号输入与门X2，则与门X2的输出Clk_L会在电压V_Y下降沿结束后出现一段时间为τ₀的高电平窄脉冲；类似的，与门X3的输出会在V_Y下降沿结束后出现一段时间为2τ₀的高电平窄脉冲；这两个高电平窄脉冲经过异或门后得到输出复位信号Rst，则复位信号Rst会出现一段时间为τ₀的高电平窄脉冲，且高电平窄脉冲在时钟信号Clk_L的高电平窄脉冲结束后出现。复位信号Rst用作预置数计数器的复位信号，高电平复位，则复位信号Rst的高电平结束时刻，即复位完成时刻，预置数计数器开始对时钟信号Clk进行计数，并使脉冲信号V_P0由低变高，且此时刻滞后V_Y的下降沿为2τ₀的时间；当预置数计数器计数到预设的值D_p时，脉冲信号V_P0由高变低，则高电平持续时间为t_p＝D_pT，T为时钟Clk的周期，因此t_p是固定的。

需要注意的是随机延时单元使得脉冲信号V_P1跟随脉冲信号V_P0同时由低变高，当脉冲信号V_P1为高电平时，控制逻辑单元的或非门输出始终为低电平，因此X2和X3的输出不会出现窄脉冲，时钟信号Clk_L和复位信号Rst的电位保持不变；又因为脉冲信号V_P1的上升沿距离电压信号V_Y的下降沿为2τ₀的时间，因此V_P1的上升沿也不会影响Clk_L和Rst。

还有一种情况，如图6所示，当V_Y为V_SS时，V_P1由高变低，或非门输出为由低变高，但由于此时随机延时单元的输出保持为低电平，因此X2和X3的输出保持不变，Clk_L和Rst仍然不受影响。

总的来说，控制逻辑单元只有在V_P1为低电平，且V_Y出现下降沿时，才会使V_P0、Rst和Clk_L的状态发生变化，从而开启一个新的工作周期，V_P0的上升沿使随机延时单元开始工作；Clk_L的上升沿使得第二寄存器单元获得第一寄存器单元中存储的随机数值d₁～d_N，并将其送给电容阵列，用来控制当前生成的三角波周期；Rst的高电平窄脉冲使得延时链单元中的全部延时模块的输出状态复位清零，清零完成后延时链单元将对V_P0的上升沿产生延时，在V_P1下降沿第一寄存器单元锁存延时链单元上的随机数值，该随机数值用来控制下一个三角波的周期。

虽然在本文中参照了特定的实施方式来描述本发明，但是应该理解的是，这些实施例仅仅是本发明的原理和应用的示例。因此应该理解的是，可以对示例性的实施例进行许多修改，并且可以设计出其他的布置，只要不偏离所附权利要求所限定的本发明的精神和范围。应该理解的是，可以通过不同于原始权利要求所描述的方式来结合不同的从属权利要求和本文中所述的特征。还可以理解的是，结合单独实施例所描述的特征可以使用在其他所述实施例中。

Claims (7)

1.基于扩散忆阻器和电流传输器的随机频率三角波发生器，其特征在于，包括控制逻辑单元、随机延时单元、延时链单元、第一寄存器单元、第二寄存器单元、电流传输器、N个NMOS管M₁至M_N、电容阵列、比较器U₁、电阻R_A、电阻R_B和电阻R_X；其中，电容阵列包括电容C₀至C_N；

控制逻辑单元用于生成脉冲信号V_P0，并同时发送至随机延时单元和延时链单元；还用于生成复位信号Rst对延时链单元进行复位；还用于生成时钟信号Clk_L对第二寄存器单元进行时钟控制；还用于接收随机延时单元输出的脉冲信号V_P1；还用于接收比较器U₁输出端输出的电压信号V_Y；

随机延时单元采用扩散忆阻器实现，用于对接收的脉冲信号V_P0进行处理，获得脉冲信号V_P1，并将脉冲信号V_P1同时输入至控制逻辑单元和第一寄存器单元；其中，脉冲信号V_P1与脉冲信号V_P0的周期相等，且脉冲信号V_P1与脉冲信号V_P0的上升沿时刻一致，脉冲信号V_P0高电平持续时间t_p为固定值，脉冲信号V_P1的高电平持续时间t_d为随机值，且t_d＜t_p；

扩散忆阻器的随机延时时间等于t_d；

延时链单元，根据接收的脉冲信号V_P0生成N位温度计码，并将N位温度计码发送至第一寄存器单元；

第一寄存器单元根据接收的脉冲信号V_P1，在其脉冲信号V_P1的下降沿时刻对接收的N位温度计码进行锁存，并将锁存的结果发送至第二寄存器单元；

第二寄存器单元根据接收的时钟信号Clk_L，在其时钟信号Clk_L的上升沿时刻对第一寄存器单元输出的锁存结果进行锁存，获得N位温度计码d₁至d_N，并将N位温度计码d₁至d_N分别发送至NMOS管M₁至M_N的栅极，对相应的NMOS管进行控制；其中，当d_i＝1时，表示d_i为高电平；当d_i＝0时，表示d_i为低电平，i＝1、2、3……N；

NMOS管M₁至M_N的源极和电容C₀的一端均接入电源地；

NMOS管M₁至M_N的漏极分别与电容C₁至C_N的一端连接，电容C₀至C_N的另一端与电流传输器的Z端口和比较器U₁的反相输入端同时连接，且连接点电压信号V_Cap作为三角载波发生器生成的随机频率三角载波信号，且电压信号V_Cap为等幅值的随机频率等腰三角波信号；

比较器U₁的同相输入端与电阻R_A的一端和电阻R_B的一端同时连接，电阻R_B的另一端接入电源地，电阻R_A的另一端与比较器U₁的输出端、电流传输器的Y端口和控制逻辑单元的电压信号V_Y输入端连接；

电流传输器的X端口与电阻R_X的一端连接，电阻R_X的另一端接电源地；

比较器U₁的正电压输入端接入电源V_DD，比较器U₁的负电压输入端接入电源V_SS，且V_DD＝-V_SS。

2.根据权利要求1所述的基于扩散忆阻器和电流传输器的随机频率三角波发生器，其特征在于，延时链单元包括N个延时模块，N个延时模块以串联的方式级联，其中，第一个延时模块的信号输入端作为延时链单元接收脉冲信号V_P0的输入端；

每个延时模块均用于对其输入信号的上升沿进行延时，且第一至第N个延时模块输出的延时信号值分别作为延时链单元输出的第一至第N位温度计码；

每个延时模块的复位信号输入端均用于接收复位信号Rst，当复位信号Rst为高电平时，N个延时模块的输出状态复位为0。

3.根据权利要求2所述的基于扩散忆阻器和电流传输器的随机频率三角波发生器，其特征在于，延时模块包括非门Y₁、非门Y₂、NMOS管M_a和NMOS管M_b；

非门Y₁的输入端作为延时模块的数据信号输入端；

非门Y₁的输出端与非门Y₂的输入端连接，非门Y₂的输出端同时与NMOS管M_a的漏极和NMOS管M_b的栅极连接后，作为延时模块的数据信号输出端；

NMOS管M_a的栅极作为延时模块的复位信号输入端；

NMOS管M_a的源极与NMOS管M_b的源极和NMOS管M_b的漏极同时连接后，接入电源地。

4.根据权利要求1所述的基于扩散忆阻器和电流传输器的随机频率三角波发生器，其特征在于，第一寄存器单元包括非门Y₃和N个D触发器；

非门Y₃的输入端作为第一寄存器单元接收脉冲信号V_P1的输入端；

非门Y₃的输出端与N个D触发器的时钟信号输入端同时连接；

第一至第N个D触发器的D输入端分别作为第一寄存器单元的第一至第N位温度计码的输入端；

第一至第N个D触发器的Q输出端分别作为第一寄存器单元的第一至第N位温度计码的输出端。

5.根据权利要求1所述的基于扩散忆阻器和电流传输器的随机频率三角波发生器，其特征在于，第二寄存器单元包括N个D触发器，且N个D触发器的时钟信号输入端同时连接后，作为第二寄存器单元的时钟信号输入端；

第二寄存器单元中的第一至第N个D触发器的D输入端分别作为第二寄存器单元的第一至第N位温度计码的输入端；

第二寄存器单元中的第一至第N个D触发器的Q输出端分别作为第二寄存器单元的第一至第N位温度计码的输出端。

6.根据权利要求1所述的基于扩散忆阻器和电流传输器的随机频率三角波发生器，其特征在于，随机延时单元包括电平移位器、扩散忆阻器R_M、电阻R_r、比较器U₂和与门X1；

电平移位器的输入端作为随机延时单元的输入端接收脉冲信号V_P0，且电平移位器的输入端与与门X1的一个输入端连接；

电平移位器，用于对接收的脉冲信号V_P0的高电平幅值进行降低，并将获得的编程脉冲信号V₁输出至扩散忆阻器R_M的一端，扩散忆阻器R_M的另一端与电阻R_r的一端和比较器U₂的反相输入端同时连接；电阻R_r的另一端接电源地；

比较器U₂的同相输入端用于接收参考电压V_ref，比较器U₂的输出端与与门X1的另一个输入端连接；

与门X1的输出端作为随机延时单元的输出端输出脉冲信号V_P1。

7.根据权利要求1所述的基于扩散忆阻器和电流传输器的随机频率三角波发生器，其特征在于，控制逻辑单元包括或非门、与门X2、与门X3、异或门、预置数计数器和两个固定延时器，其中，第一个固定延时器的延时时间为τ₀，第二个固定延时器的延时时间为2τ₀；

或非门的一个输入端作为控制逻辑单元接收脉冲信号V_P1的输入端，或非门的另一个输入端与两个固定延时器的输入端同时连接后，作为控制逻辑单元接收电压信号V_Y的输入端；

或非门的输出端与与门X2的一个输入端和与门X3的一个输入端同时连接；

第一个固定延时器的输出端与与门X2的另一个输入端连接，第二个固定延时器的输出端与与门X3的另一个输入端连接；

与门X2的输出端与异或门的一个输入端连接，且与门X2的输出端作为控制逻辑单元输出的时钟信号Clk_L的输出端；

与门X3的输出端与异或门的另一个输入端连接，异或门的输出端与预置数计数器的复位信号输入端连接后，作为控制逻辑单元输出复位信号Rst的输出端；

预置数计数器的时钟信号输入端用于接收外部时钟信号Clk；

预置数计数器的输出端作为控制逻辑单元输出脉冲信号V_P0的输出端。

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