CN102437836B - 一种低功耗脉冲型d触发器 - Google Patents
一种低功耗脉冲型d触发器 Download PDFInfo
- Publication number
- CN102437836B CN102437836B CN201110426084.1A CN201110426084A CN102437836B CN 102437836 B CN102437836 B CN 102437836B CN 201110426084 A CN201110426084 A CN 201110426084A CN 102437836 B CN102437836 B CN 102437836B
- Authority
- CN
- China
- Prior art keywords
- pipe
- pmos pipe
- nmos pipe
- grid
- signal output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
本发明公开了一种低功耗短脉冲产生电路及低功耗脉冲型D触发器，特点是低功耗短脉冲产生电路包括第一PMOS管、第一NMOS管、第一与非门和第一反相器，低功耗脉冲型D触发器包括低功耗短脉冲产生电路、输入反相电路、钟控CMOS逻辑D锁存器单元和输出反相电路；优点是在不影响电路性能的情况下，电路的晶体管数量少，结构更简单，有效地降低了电路功耗。
Description
技术领域
本发明涉及一种短脉冲产生电路，尤其是涉及一种低功耗脉冲型D触发器。
背景技术
近几十年来，便携式电子设备在消费电子、医学设备及工业仪器等领域的应用日益广泛，集成电路作为便携式电子设备中的核心部分得到了飞速发展。以往集成电路设计中，芯片的工作速率以及面积是设计者考虑的主要因素，功耗问题常被忽略。随着半导体制造业的不断发展，电路的集成密度和工作频率逐渐提高的同时，芯片的动态功耗和漏功耗也在不断增大(见文献Malay Ranjan Tripathy,“Nano CMOS”,Journal of ScientificReview,vol.1,no.1,pp.19-23,2009.)。集成电路工艺特征尺寸已经进入了纳米级时代后，功耗问题日益严重，成为集成电路继续发展的瓶颈。
目前，短脉冲产生电路技术广泛应用于脉冲型触发器和各类集成电路中。图1为短脉冲产生电路示意图。Shinichi Kozu，Masayuki Daito，Yukinori Suglyama等人提出了一种与门结构的短脉冲产生电路，通过使与门的两个输入端时钟信号和互补时钟信号在很短的时间内同时为高电平，从而产生短脉冲信号，与门输出端级联多个反相器，虽然可以获得足够延时的互补时钟信号，但是也增加了电路晶体管的数量及电路的功耗。如图2所示，该短脉冲产生电路由一个PMOS管、一个NMOS管、一个与门及两个反相器组成，其中所述的与门是由一个与非门和一个反相器组成，所述的与非门由两个PMOS管和两个NMOS管组成，所述的两个PMOS管和两个NMOS管均为标准工艺下最小沟道长度的晶体管，但是基于这种结构的与非门的短脉冲产生电路需要通过用到多个反相器，来产生足够脉宽的短脉冲信号，反相器的增加导致电路晶体管数量的增加，从而引起电路功耗的增大。
发明内容
本发明所要解决的技术问题是提供一种在不影响电路性能的情况下，有效降低电路功耗的低功耗脉冲型D触发器。
本发明解决上述技术问题所采用的技术方案为：
一种低功耗脉冲型D触发器，包括低功耗短脉冲产生电路、输入反相电路、钟控CMOS逻辑D锁存器单元和输出反相电路，所述的低功耗短脉冲产生电路的互补脉冲信号输出端与所述的钟控CMOS逻辑D锁存器单元的互补脉冲信号输入端相连接，所述的低功耗短脉冲产生电路的脉冲信号输出端与所述的钟控CMOS逻辑D锁存器单元的脉冲信号输入端相连接，所述的输入反相电路的信号输出端与所述的钟控CMOS逻辑D锁存器单元的复位信号输入端相连接，所述的钟控CMOS逻辑D锁存器单元的信号输出端与所述的输出反相电路的信号输入端相连接。
所述的低功耗短脉冲产生电路包括第一PMOS管、第一NMOS管、第一与非门和第一反相器，所述的第一PMOS管的源极与电源正端相连接，所述的第一与非门的第一信号输入端、所述的第一PMOS管的漏极及所述的第一NMOS管的漏极三者相连接，所述的第一与非门的第二信号输入端与所述的第一PMOS管的栅极相连接，所述的第一NMOS管的源极接地，所述的第一与非门的信号输出端、所述的第一反相器的信号输入端及所述的低功耗短脉冲产生电路的互补脉冲信号输出端三者相连接，所述的第一反相器的信号输出端、所述的第一NMOS管的栅极及所述的低功耗短脉冲产生电路的脉冲信号输出端三者相连接，所述的第一PMOS管的栅极与时钟信号相连接。
所述的第一与非门由第二PMOS管、第三PMOS管、第二NMOS管及第三NMOS管组成，所述的第二PMOS管的源极、所述的第三PMOS管的源极均与电源正端相连接，所述的第二PMOS管的漏极、所述的第三PMOS管的漏极、所述的第二NMOS管的漏极及所述的低功耗短脉冲产生电路的互补脉冲信号输出端四者相连接，所述的第二NMOS管的源极与所述的第三NMOS管的漏极相连接，所述的第三NMOS管的源极接地，所述的第三PMOS管的栅极、所述的第三NMOS管的栅极均为所述的第一与非门的第一信号输入端，所述的第三PMOS管的栅极、所述的第三NMOS管的栅极、所述的第一PMOS管的漏极及所述的第一NMOS管的漏极四者相连接，所述的第二PMOS管的栅极、所述的第二NMOS管的栅极均为所述的第一与非门的第二信号输入端，所述的第二PMOS管的栅极、所述的第二NMOS管的栅极及所述的第一PMOS管的栅极均与时钟信号相连接，所述的第二PMOS管的沟道长度、所述的第三PMOS管的沟道长度、所述的第二NMOS管的沟道长度及所述的第三NMOS管的沟道长度均为标准工艺下最小沟道长度的1.15～1.4倍。
所述的输入反相电路包括第二反相器，所述的第二反相器的信号输出端为所述的输入反相电路的信号输出端，所述的第二反相器的信号输出端与所述的钟控CMOS逻辑D锁存器单元的复位信号输入端相连接，所述的第二反相器的信号输入端与复位信号相连接。
所述的钟控CMOS逻辑D锁存器单元包括输入钟控反相器单元、第一或与非门和反馈钟控反相器单元，所述的输入钟控反相器单元包括第四PMOS管、第五PMOS管、第四NMOS管和第五NMOS管，所述的第一或与非门包括第一或门和第二与非门，所述的反馈钟控反相器单元包括第六PMOS管、第七PMOS管、第六NMOS管和第七NMOS管，所述的第一或门的第一信号输入端为所述的钟控CMOS逻辑D锁存器单元的复位信号输入端，所述的第一或门的第一信号输入端与所述的输入反相电路的信号输出端相连接，所述的第五PMOS管的漏极、所述的第七PMOS管的漏极、所述的第四NMOS管的漏极、所述的第六NMOS管的漏极均与所述的第一或门的第二信号输入端相连接，所述的第一或门的信号输出端与所述的第二与非门的第一信号输入端相连接，所述的第二与非门的第二信号输入端与置位信号相连接，所述的第二与非门的信号输出端为所述的钟控CMOS逻辑D锁存器单元的信号输出端，所述的第二与非门的信号输出端与所述的输出反相电路的信号输入端相连接，所述的第二与非门的信号输出端与所述的第六PMOS管的栅极及所述的第七NMOS管的栅极三者相连接，所述的第四PMOS管的源极与所述的第六PMOS管的源极均与电源正端相连接，所述的第四PMOS管的栅极、所述的第五NMOS管的栅极均与输入数据信号相连接，所述的第四PMOS管的漏极与所述的第五PMOS管的源极相连接，所述的第五PMOS管的栅极、所述的第六NMOS管的栅极均为所述的钟控CMOS逻辑D锁存器单元的互补脉冲信号输入端，所述的第五PMOS管的栅极、所述的第六NMOS管的栅极均与所述的低功耗短脉冲产生电路的互补脉冲信号输出端相连接，所述的第四NMOS管的栅极、所述的第七PMOS管的栅极均为所述的钟控CMOS逻辑D锁存器单元的脉冲信号输入端，所述的第四NMOS管的栅极、所述的第七PMOS管的栅极均与所述的低功耗短脉冲产生电路的脉冲信号输出端相连接，所述的第四NMOS管的源极与所述的第五NMOS管的漏极相连接，所述的第六PMOS管的漏极与所述的第七PMOS管的源极相连接，所述的第六NMOS管的源极与所述的第七NMOS管的漏极相连接，所述的第五NMOS管的源极与所述的第七NMOS管的源极均接地。
所述的输出反相电路包括第三反相器、第四反相器和第五反相器，所述的第三反相器的信号输入端、所述的第五反相器的信号输入端与所述的输出反相电路的信号输入端三者相连接，所述的第三反相器的信号输出端与所述的第四反相器的信号输入端相连接，所述的第四反相器的信号输出端与第一信号输出端相连接，所述的第五反相器的信号输出端与第二信号输出端相连接。
与现有技术相比，本发明的优点在于在不影响电路性能的情况下，电路的晶体管数量少，结构更简单，有效地降低了电路功耗。
附图说明
图1短脉冲产生电路示意图；
图2传统的短脉冲产生电路结构图；
图3异步置位、复位D触发器电路示意图；
图4传统的基于钟控CMOS(C2MOS)逻辑上升沿触发的异步置位、复位D触发器标准单元DFFSRXL电路结构图；
图5本发明短脉冲产生电路结构图；
图6本发明短脉冲产生电路中与非门结构图；
图7本发明脉冲型D触发器电路结构图；
图8本发明脉冲型D触发器电路基于SMIC130nm标准工艺仿真波形图；
图9本发明脉冲型D触发器电路基于PTM90nm标准工艺仿真波形图；
图10本发明脉冲型D触发器电路基于PTM45nm标准工艺仿真波形图。
具体实施方式
以下结合附图实施例对本发明作进一步详细描述。
实施例一：如图5和图6所示，一种低功耗短脉冲产生电路，包括第一PMOS管P1、第一NMOS管N1、第一与非门U1和第一反相器I1，第一PMOS管P1的源极与电源正端VDD相连接，第一与非门U1的第一信号输入端、第一PMOS管P1的漏极及第一NMOS管N1的漏极三者相连接，第一与非门U1的第二信号输入端与第一PMOS管P1的栅极相连接，第一NMOS管N1的源极接地，第一与非门U1的信号输出端、第一反相器I1的信号输入端及互补脉冲信号输出端xb三者相连接，第一反相器I1的信号输出端、第一NMOS管N1的栅极及脉冲信号输出端x三者相连接，第一PMOS管P1的栅极与时钟信号clk相连接，第一与非门U1由第二PMOS管P2、第三PMOS管P3、第二NMOS管N2及第三NMOS管N3组成，第二PMOS管P2的源极、第三PMOS管P3的源极均与电源正端VDD相连接，第二PMOS管P2的漏极、第三PMOS管P3的漏极、第二NMOS管N2的漏极及互补脉冲信号输出端xb四者相连接，第二NMOS管N2的源极与第三NMOS管N3的漏极相连接，第三NMOS管N3的源极接地，第三PMOS管P3的栅极、第三NMOS管N3的栅极均为第一与非门U1的第一信号输入端，第三PMOS管P3的栅极、第三NMOS管N3的栅极、第一PMOS管P1的漏极及第一NMOS管N1的漏极四者相连接，第二PMOS管P2的栅极、第二NMOS管N2的栅极均为第一与非门U1的第二信号输入端，第二PMOS管P2的栅极、第二NMOS管N2的栅极及第一PMOS管P1的栅极均与时钟信号clk相连接，第一PMOS管P1的衬底、第二PMOS管P2的衬底及第三PMOS管P3的衬底均接电源正端VDD，第一NMOS管N1的衬底、第二NMOS管N2的衬底及第三NMOS管N3的衬底均接地，第二PMOS管P2的沟道长度、第三PMOS管P3的沟道长度、第二NMOS管N2的沟道长度及第三NMOS管N3的沟道长度均为SMIC130nm标准工艺下最小沟道长度的1.19倍。
实施例二：其他部分与实施例一相同，其不同之处在于：第二PMOS管P2的沟道长度、第三PMOS管P3的沟道长度、第二NMOS管N2的沟道长度及第三NMOS管N3的沟道长度均为PTM90nm标准工艺下最小沟道长度的1.3倍。
实施例三：其他部分与实施例一相同，其不同之处在于：第二PMOS管P2的沟道长度、第三PMOS管P3的沟道长度、第二NMOS管N2的沟道长度及第三NMOS管N3的沟道长度均为PTM45nm标准工艺下最小沟道长度的1.4倍。
本发明低功耗短脉冲产生电路的工作原理如下：
当时钟信号clk=0时，第一PMOS管P1打开，第一PMOS管P1漏极充电至高电平，第一与非门U1输出信号xb=1，经过第一反相器I1输出信号x=0，第一NMOS管N1关闭。
当时钟信号clk=1时，第一PMOS管P1关闭，第一PMOS管P1漏极悬空，由于前一时刻第一PMOS管P1漏极充电至高电平，第一与非门U1输出信号xb=0，经过第一反相器I1反相，输出信号x=1，第一NMOS管N1打开，第一PMOS管P1漏极放电至低电平。第一与非门U1输出信号xb=1，经过第一反相器I1反相，输出信号x=0，这样就实现了短脉冲信号。
本发明低功耗短脉冲产生电路：首先，电路结构简单，电路内部节点充放电较少，与传统的短脉冲产生电路相比可有效地降低总功耗；其次，传统的短脉冲产生电路中，采用增加反相器个数的方法来产生脉宽足够大的短脉冲信号，晶体管栅极电容随着沟道长度增大而增加，因此沟道长度调制技术会引起电路延时的增加，本发明提出的短脉冲产生电路中第一与非门U1的晶体管采用沟道长度调制技术，与传统电路相比可减少4个晶体管的数量；最后，短脉冲信号脉宽随着第一与非门U1的晶体管沟道长度的增加线性增大，具有脉宽可调的特点。
为了比较本发明所提出的短脉冲产生电路相对于传统的短脉冲产生电路的性能特点，采用SMIC130nm、PTM90nm及PTM45nm标准工艺，其中SMIC130nm、PTM90nm及PTM45nm工艺标准下PMOS管和NMOS管的最小沟道长度分别为130nm、90nm及50nm。使用电路仿真工具HSPICE对两种电路结构进行了仿真比较分析。其中，短脉冲产生电路的脉冲宽度定义为脉冲信号x波形的上升沿50%翻转点到下降沿50%翻转点，延时定义为时钟信号clk的上升沿50%翻转点到脉冲信号x的上升沿50%翻转点。
表1、表2及表3所示分别为本发明低功耗短脉冲产生电路在SMIC130nm、PTM90nm及PTM45nm标准工艺下的性能比较，对应的电路仿真中电源电压分别为1.2V、1.1V及1.1V，时钟信号clk为100MHz，50%占空比方波信号。
表1SMIC130nm标准工艺下短脉冲产生电路的性能比较
表1中：最小沟道长度为130nm，本发明的沟道长度为155nm，倍数为155/130=1.19倍。
表2PTM90nm标准工艺下短脉冲产生电路的性能比较
表2中：最小沟道长度为90nm，本发明的沟道长度为117nm，倍数为117/90=1.3倍。
表3PTM45nm标准工艺下短脉冲产生电路的性能比较
表3中：最小沟道长度为50nm，本发明的沟道长度为70nm，倍数为70/50=1.4倍。
从表1中计算可知，与传统的短脉冲产生电路相比，提出的短脉冲产生电路在130nm工艺下节省了总功耗和延时分别为12.30%和13.03%，从表2中计算可知，与传统的短脉冲产生电路相比，提出的短脉冲产生电路在90nm工艺下节省了总功耗和延时分别为11.89%和0.88%，从表3中计算可知，与传统的短脉冲产生电路相比，提出的短脉冲产生电路在45nm工艺下节省了总功耗和延时分别为13.71%和0.732%，在功耗和性能上具有较大优势。
实施例四：如图6和图7所示，一种低功耗脉冲型D触发器，包括低功耗短脉冲产生电路1、输入反相电路2、钟控CMOS逻辑D锁存器单元3和输出反相电路4，低功耗短脉冲产生电路1的互补脉冲信号输出端xb与钟控CMOS逻辑D锁存器单元3的互补脉冲信号输入端Xb相连接，低功耗短脉冲产生电路1的脉冲信号输出端x与钟控CMOS逻辑D锁存器单元3的脉冲信号输入端X相连接，输入反相电路2的信号输出端与钟控CMOS逻辑D锁存器单元3的复位信号输入端R相连接，钟控CMOS逻辑D锁存器单元3的信号输出端out1与输出反相电路4的信号输入端in1相连接。
低功耗短脉冲产生电路1包括第一PMOS管P1、第一NMOS管N1、第一与非门U1和第一反相器I1，第一PMOS管P1的源极与电源正端VDD相连接，第一与非门U1的第一信号输入端、第一PMOS管P1的漏极及第一NMOS管N1的漏极三者相连接，第一与非门U1的第二信号输入端与第一PMOS管P1的栅极相连接，第一NMOS管N1的源极接地，第一与非门U1的信号输出端、第一反相器I1的信号输入端及低功耗短脉冲产生电路1的互补脉冲信号输出端xb三者相连接，第一反相器I1的信号输出端、第一NMOS管N1的栅极及低功耗短脉冲产生电路1的脉冲信号输出端x三者相连接，第一PMOS管P1的栅极与时钟信号clk相连接。
第一与非门U1由第二PMOS管P2、第三PMOS管P3、第二NMOS管N2及第三NMOS管N3组成，第二PMOS管P2的源极、第三PMOS管P3的源极均与电源正端VDD相连接，第二PMOS管P2的漏极、第三PMOS管P3的漏极、第二NMOS管N2的漏极及低功耗短脉冲产生电路1的互补脉冲信号输出端xb四者相连接，第二NMOS管N2的源极与第三NMOS管N3的漏极相连接，第三NMOS管N3的源极接地，第三PMOS管P3的栅极、第三NMOS管N3的栅极均为第一与非门U1的第一信号输入端，第三PMOS管P3的栅极、第三NMOS管N3的栅极、第一PMOS管P1的漏极及第一NMOS管N1的漏极四者相连接，第二PMOS管P2的栅极、第二NMOS管N2的栅极均为第一与非门U1的第二信号输入端，第二PMOS管P2的栅极、第二NMOS管N2的栅极及第一PMOS管P1的栅极均与时钟信号clk相连接，第二PMOS管P2的沟道长度、第三PMOS管P3的沟道长度、第二NMOS管N2的沟道长度及第三NMOS管N3的沟道长度均为130nm标准工艺下最小沟道长度的1.19倍。
输入反相电路2包括第二反相器I2，第二反相器I2的信号输出端为输入反相电路2的信号输出端，第二反相器I2的信号输出端与钟控CMOS逻辑D锁存器单元3的复位信号输入端R相连接，第二反相器I2的信号输入端与复位信号rn相连接。
钟控CMOS逻辑D锁存器单元3包括输入钟控反相器单元、第一或与非门OAI1和反馈钟控反相器单元，输入钟控反相器单元包括第四PMOS管P4、第五PMOS管P5、第四NMOS管N4和第五NMOS管N5，第一或与非门OAI1包括第一或门O1和第二与非门U2，反馈钟控反相器单元包括第六PMOS管P6、第七PMOS管P7、第六NMOS管N6和第七NMOS管N7，第一或门O1的第一信号输入端为钟控CMOS逻辑D锁存器单元3的复位信号输入端R，第一或门O1的第一信号输入端与输入反相电路2的信号输出端相连接，第五PMOS管P5的漏极、第七PMOS管P7的漏极、第四NMOS管N4的漏极、第六NMOS管N6的漏极均与第一或门O1的第二信号输入端相连接，第一或门O1的信号输出端与第二与非门U2的第一信号输入端相连接，第二与非门U2的第二信号输入端与置位信号sn相连接，第二与非门U2的信号输出端为钟控CMOS逻辑D锁存器单元3的信号输出端out1，第二与非门U2的信号输出端与输出反相电路4的信号输入端in1相连接，第二与非门U2的信号输出端与第六PMOS管P6的栅极及第七NMOS管N7的栅极三者相连接，第四PMOS管P4的源极与第六PMOS管P6的源极均与电源正端VDD相连接，第四PMOS管P4的栅极、第五NMOS管N5的栅极均与输入数据信号D相连接，第四PMOS管P4的漏极与第五PMOS管P5的源极相连接，第五PMOS管P5的栅极、第六NMOS管N6的栅极均为钟控CMOS逻辑D锁存器单元3的互补脉冲信号输入端Xb，第五PMOS管P5的栅极、第六NMOS管N6的栅极均与低功耗短脉冲产生电路1的互补脉冲信号输出端xb相连接，第四NMOS管N4的栅极、第七PMOS管P7的栅极均为钟控CMOS逻辑D锁存器单元3的脉冲信号输入端X，第四NMOS管N4的栅极、第七PMOS管P7的栅极均与低功耗短脉冲产生电路1的脉冲信号输出端x相连接，第四NMOS管N4的源极与第五NMOS管N5的漏极相连接，第六PMOS管P6的漏极与第七PMOS管P7的源极相连接，第六NMOS管N6的源极与第七NMOS管N7的漏极相连接，第五NMOS管N5的源极与第七NMOS管N7的源极均接地。
输出反相电路4包括第三反相器I3、第四反相器I4和第五反相器I5，第三反相器I3的信号输入端、第五反相器I5的信号输入端与输出反相电路4的信号输入端in1三者相连接，第三反相器I3的信号输出端与第四反相器I4的信号输入端相连接，第四反相器I4的信号输出端与第一信号输出端Q相连接，第五反相器I5的信号输出端与第二信号输出端Qb相连接，第一PMOS管P1的衬底、第二PMOS管P2的衬底、第三PMOS管P3的衬底、第四PMOS管P4的衬底、第五PMOS管P5的衬底、第六PMOS管P6的衬底及第七PMOS管P7的衬底均接电源正端VDD，第一NMOS管N1的衬底、第二NMOS管N2的衬底、第三NMOS管N3的衬底、第四NMOS管N4的衬底、第五NMOS管N5的衬底、第六NMOS管N6的衬底及第七NMOS管N7的衬底均接地。
实施例五：其他部分与实施例四相同，其不同之处在于：第二PMOS管P2的沟道长度、第三PMOS管P3的沟道长度、第二NMOS管N2的沟道长度及第三NMOS管N3的沟道长度均为PTM90nm标准工艺下最小沟道长度的1.3倍。
实施例六：其他部分与实施例四相同，其不同之处在于：第二PMOS管P2的沟道长度、第三PMOS管P3的沟道长度、第二NMOS管N2的沟道长度及第三NMOS管N3的沟道长度均为PTM45nm标准工艺下最小沟道长度的1.4倍。
本发明低功耗脉冲型D触发器电路的工作原理如下：
当置位信号sn=0时，输入数据信号D、复位信号rn和时钟信号clk不影响输出信号，第一或与非门OAI1的输出信号为高电平，通过第三反相器I3和第四反相器I4，输出信号Q充电至高电平，实现数据置位功能。
当置位信号sn=1、复位信号rn=0时，输入数据信号D和时钟信号clk不影响输出信号，第一或与非门OAI1输出信号为低电平，通过第三反相器I3和第四反相器I4，输出信号Q充电至低电平，实现数据复位功能。
当置位信号sn=1、复位信号rn=1时，第一或与非门OAI1等效于反相器。当x=0、xb=1时，第四PMOS管P4、第五NMOS管N5关闭，输入钟控反相器等效于截止，输入数据信号D等效于屏蔽在外，第七PMOS管P7、第六NMOS管N6打开，反馈钟控反相器等效于反相器，输出信号通过交叉耦合反相器对实现数据静态锁存功能。当x=1、xb=0时，第七PMOS管P7、第六NMOS管N6关闭，反馈钟控反相器等效于截止，第四PMOS管P4、第五NMOS管N5打开，输入钟控反相器等效于反相器，输入数据信号D通过四个反相器传递给输出信号Q实现数据赋值功能。
本发明提出的异步置位、复位脉冲型D触发器的优点是：首先，电路结构简单，电路内部节点充放电较少，与传统的异步置位、复位型D触发器相比可有效地降低功耗；其次，本发明异步置位、复位脉冲型D触发器采用提出的短脉冲产生电路，与传统触发器电路相比可减少4个晶体管的数量。
为了比较本发明所提出的异步置位、复位脉冲型D触发器相对于传统的异步置位、复位D触发器的性能特点，我们采用SMIC130nm、PTM90nm及PTM45nm标准工艺，其中，SMIC130nm、PTM90nm及PTM45nm标准工艺下PMOS管和NMOS管的最小沟道长度分别为130nm、90nm及50nm。使用电路仿真工具HSPICE对两种电路结构进行了仿真比较分析。
表4、表5及表6所示分别为本发明低功耗脉冲型D触发器，基于SMIC130nm、90nm及45nm标准工艺下与传统D触发器的性能比较。
表4SMIC130nm标准工艺下，本发明与传统D触发器的性能比较
表5PTM90nm标准工艺下，本发明与传统D触发器的性能比较
表6PTM45nm标准工艺下，本发明与传统D触发器的性能比较
从表4中计算可知，基于SMIC130nm标准工艺，本发明的D触发器的功耗为1.8074uW，与传统的D触发器相比，总功耗减少2.09%；从表5中计算可知，基于PTM90nm标准工艺，本发明的D触发器的功耗为1.8085uW，与传统的D触发器相比，总功耗减少0.844%；从表6中计算可知，基于PTM45nm标准工艺，本发明的D触发器的功耗为0.8541uW，与传统的D触发器相比，总功耗减少1.83%。
仿真波形分别如图8、图9及图10所示，对照表7结果显示本发明低功耗脉冲型D触发器的功能正确。
异步置位、复位D触发器的状态转换表如表7所示。
表7异步置位、复位D触发器状态转换表
Claims (5)
1.一种低功耗脉冲型D触发器，包括低功耗短脉冲产生电路、输入反相电路、钟控CMOS逻辑D锁存器单元和输出反相电路，所述的低功耗短脉冲产生电路的互补脉冲信号输出端与所述的钟控CMOS逻辑D锁存器单元的互补脉冲信号输入端相连接，所述的低功耗短脉冲产生电路的脉冲信号输出端与所述的钟控CMOS逻辑D锁存器单元的脉冲信号输入端相连接，所述的输入反相电路的信号输出端与所述的钟控CMOS逻辑D锁存器单元的复位信号输入端相连接，所述的钟控CMOS逻辑D锁存器单元的信号输出端与所述的输出反相电路的信号输入端相连接，其特征在于：所述的钟控CMOS逻辑D锁存器单元包括输入钟控反相器单元、第一或与非门和反馈钟控反相器单元，所述的输入钟控反相器单元包括第四PMOS管、第五PMOS管、第四NMOS管和第五NMOS管，所述的第一或与非门包括第一或门和第二与非门，所述的反馈钟控反相器单元包括第六PMOS管、第七PMOS管、第六NMOS管和第七NMOS管，所述的第一或门的第一信号输入端为所述的钟控CMOS逻辑D锁存器单元的复位信号输入端，所述的第一或门的第一信号输入端与所述的输入反相电路的信号输出端相连接，所述的第五PMOS管的漏极、所述的第七PMOS管的漏极、所述的第四NMOS管的漏极、所述的第六NMOS管的漏极均与所述的第一或门的第二信号输入端相连接，所述的第一或门的信号输出端与所述的第二与非门的第一信号输入端相连接，所述的第二与非门的第二信号输入端与置位信号相连接，所述的第二与非门的信号输出端为所述的钟控CMOS逻辑D锁存器单元的信号输出端，所述的第二与非门的信号输出端与所述的输出反相电路的信号输入端相连接，所述的第二与非门的信号输出端与所述的第六PMOS管的栅极及所述的第七NMOS管的栅极三者相连接，所述的第四PMOS管的源极与所述的第六PMOS管的源极均与电源正端相连接，所述的第四PMOS管的栅极、所述的第五NMOS管的栅极均与输入数据信号相连接，所述的第四PMOS管的漏极与所述的第五PMOS管的源极相连接，所述的第五PMOS管的栅极、所述的第六NMOS管的栅极均为所述的钟控CMOS逻辑D锁存器单元的互补脉冲信号输入端，所述的第五PMOS管的栅极、所述的第六NMOS管的栅极均与所述的低功耗短脉冲产生电路的互补脉冲信号输出端相连接，所述的第四NMOS管的栅极、所述的第七PMOS管的栅极均为所述的钟控CMOS逻辑D锁存器单元的脉冲信号输入端，所述的第四NMOS管的栅极、所述的第七PMOS管的栅极均与所述的低功耗短脉冲产生电路的脉冲信号输出端相连接，所述的第四NMOS管的源极与所述的第五NMOS管的漏极相连接，所述的第六PMOS管的漏极与所述的第七PMOS管的源极相连接，所述的第六NMOS管的源极与所述的第七NMOS管的漏极相连接，所述的第五NMOS管的源极与所述的第七NMOS管的源极均接地。
2.根据权利要求1所述的一种低功耗脉冲型D触发器，其特征在于：所述的低功耗短脉冲产生电路包括第一PMOS管、第一NMOS管、第一与非门和第一反相器，所述的第一PMOS管的源极与电源正端相连接，所述的第一与非门的第一信号输入端、所述的第一PMOS管的漏极及所述的第一NMOS管的漏极三者相连接，所述的第一与非门的第二信号输入端与所述的第一PMOS管的栅极相连接，所述的第一NMOS管的源极接地，所述的第一与非门的信号输出端、所述的第一反相器的信号输入端及所述的低功耗短脉冲产生电路的互补脉冲信号输出端三者相连接，所述的第一反相器的信号输出端、所述的第一NMOS管的栅极及所述的低功耗短脉冲产生电路的脉冲信号输出端三者相连接，所述的第一PMOS管的栅极与时钟信号相连接。
3.根据权利要求2所述的一种低功耗脉冲型D触发器，其特征在于：所述的第一与非门由第二PMOS管、第三PMOS管、第二NMOS管及第三NMOS管组成，所述的第二PMOS管的源极、所述的第三PMOS管的源极均与电源正端相连接，所述的第二PMOS管的漏极、所述的第三PMOS管的漏极、所述的第二NMOS管的漏极及所述的低功耗短脉冲产生电路的互补脉冲信号输出端四者相连接，所述的第二NMOS管的源极与所述的第三NMOS管的漏极相连接，所述的第三NMOS管的源极接地，所述的第三PMOS管的栅极、所述的第三NMOS管的栅极均为所述的第一与非门的第一信号输入端，所述的第三PMOS管的栅极、所述的第三NMOS管的栅极、所述的第一PMOS管的漏极及所述的第一NMOS管的漏极四者相连接，所述的第二PMOS管的栅极、所述的第二NMOS管的栅极均为所述的第一与非门的第二信号输入端，所述的第二PMOS管的栅极、所述的第二NMOS管的栅极及所述的第一PMOS管的栅极均与时钟信号相连接，所述的第二PMOS管的沟道长度、所述的第三PMOS管的沟道长度、所述的第二NMOS管的沟道长度及所述的第三NMOS管的沟道长度均为标准工艺下最小沟道长度的1.15～1.4倍。
4.根据权利要求1所述的一种低功耗脉冲型D触发器，其特征在于：所述的输入反相电路包括第二反相器，所述的第二反相器的信号输出端为所述的输入反相电路的信号输出端，所述的第二反相器的信号输出端与所述的钟控CMOS逻辑D锁存器单元的复位信号输入端相连接，所述的第二反相器的信号输入端与复位信号相连接。
5.根据权利要求1所述的一种低功耗脉冲型D触发器，其特征在于：所述的输出反相电路包括第三反相器、第四反相器和第五反相器，所述的第三反相器的信号输入端、所述的第五反相器的信号输入端与所述的输出反相电路的信号输入端三者相连接，所述的第三反相器的信号输出端与所述的第四反相器的信号输入端相连接，所述的第四反相器的信号输出端与第一信号输出端相连接，所述的第五反相器的信号输出端与第二信号输出端相连接。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110426084.1A CN102437836B (zh) | 2011-12-19 | 2011-12-19 | 一种低功耗脉冲型d触发器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110426084.1A CN102437836B (zh) | 2011-12-19 | 2011-12-19 | 一种低功耗脉冲型d触发器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102437836A CN102437836A (zh) | 2012-05-02 |
| CN102437836B true CN102437836B (zh) | 2014-07-23 |
Family
ID=45985736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110426084.1A Expired - Fee Related CN102437836B (zh) | 2011-12-19 | 2011-12-19 | 一种低功耗脉冲型d触发器 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102437836B (zh) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103023484A (zh) * | 2012-12-03 | 2013-04-03 | 无锡海威半导体科技有限公司 | 超低功耗键扫式状态选择电路 |
| US8841953B2 (en) * | 2013-02-22 | 2014-09-23 | Nvidia Corporation | Low clock energy double-edge-triggered flip-flop circuit |
| CN104202032B (zh) * | 2014-07-04 | 2017-04-19 | 东南大学 | 单相位时钟低电平异步复位低功耗触发器及其控制方法 |
| CN105897227A (zh) * | 2016-04-13 | 2016-08-24 | 杨明 | 触发器及pwm调制电路 |
| CN107222187B (zh) * | 2017-04-18 | 2020-08-14 | 宁波大学 | 一种基于FinFET器件的短脉冲型D触发器 |
| CN108667446A (zh) * | 2018-04-02 | 2018-10-16 | 中国科学院微电子研究所 | 一种sr锁存器 |
| CN111697965B (zh) * | 2019-03-14 | 2023-03-24 | 澜起科技股份有限公司 | 高速相位频率检测器 |
| CN110995246B (zh) * | 2019-11-28 | 2022-09-16 | 重庆中易智芯科技有限责任公司 | 一种带复位功能的低功耗全加器电路 |
| CN115714590A (zh) * | 2022-11-25 | 2023-02-24 | 珠海凌烟阁芯片科技有限公司 | 一种脉冲产生电路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101079614A (zh) * | 2007-06-18 | 2007-11-28 | 清华大学 | 低功耗低时钟摆幅d触发器 |
| CN101119107A (zh) * | 2007-09-25 | 2008-02-06 | 苏州市华芯微电子有限公司 | 低功耗无交叠四相时钟电路及实现方法 |
| CN101777907A (zh) * | 2009-12-31 | 2010-07-14 | 宁波大学 | 一种低功耗rs锁存器单元及低功耗主从型d触发器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6608513B2 (en) * | 2001-03-28 | 2003-08-19 | Intel Corporation | Flip-flop circuit having dual-edge triggered pulse generator |
-
2011
- 2011-12-19 CN CN201110426084.1A patent/CN102437836B/zh not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101079614A (zh) * | 2007-06-18 | 2007-11-28 | 清华大学 | 低功耗低时钟摆幅d触发器 |
| CN101119107A (zh) * | 2007-09-25 | 2008-02-06 | 苏州市华芯微电子有限公司 | 低功耗无交叠四相时钟电路及实现方法 |
| CN101777907A (zh) * | 2009-12-31 | 2010-07-14 | 宁波大学 | 一种低功耗rs锁存器单元及低功耗主从型d触发器 |
Non-Patent Citations (3)
| Title |
|---|
| 《基于脉冲技术低功耗高性能触发器设计》;戴燕云;《中国博士学位论文全文数据库》;20110531;正文第4页至第31页 * |
| Shinichi Kozu等.《A 100 MHz, 0.4 W RISC processor with 200 MHz multiply adder, using pulse-register technique》.《IEEE International Solid-State Circuits Conference》.1996, * |
| 戴燕云.《基于脉冲技术低功耗高性能触发器设计》.《中国博士学位论文全文数据库》.2011, |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102437836A (zh) | 2012-05-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102437836B (zh) | 一种低功耗脉冲型d触发器 | |
| Zhao et al. | Low-power clocked-pseudo-NMOS flip-flop for level conversion in dual supply systems | |
| CN103346780A (zh) | Mos管与单电子晶体管混合结构的可复用逻辑门 | |
| CN102386908B (zh) | 一种绝热多米诺电路及绝热多米诺三值与门电路 | |
| Sharma et al. | An area and power efficient design of single edge triggered D-flip flop | |
| CN203911880U (zh) | 一种由衬底控制的d触发器 | |
| Bhargavaram et al. | Low power dual edge triggered flip-flop | |
| CN102420586A (zh) | 时钟门控制电路及触发器 | |
| CN105958975B (zh) | 一种基于FinFET器件的脉冲型D触发器 | |
| Haulmark et al. | Comprehensive comparison of null convention logic threshold gate implementations | |
| CN202435358U (zh) | 基于set/mos混合结构的d触发器 | |
| Upadhyay et al. | Triangular power supply based adiabatic logic family | |
| Jain et al. | Sinusoidal power clock based PFAL | |
| Ajayan et al. | High speed low power Full Adder circuit design using current comparison based domino | |
| Verma et al. | Implementation and Analysis of Efficient Low Power Dynamic Circuit Technique | |
| Chen et al. | A dual-edged triggered explicit-pulsed level converting flip-flop with a wide operation range | |
| US8994415B1 (en) | Multiple VDD clock buffer | |
| CN106656163B (zh) | 一种反馈型d锁存器 | |
| Jagadeeswaran et al. | Power Optimization Techniques for Sequential Elements Using Pulse Triggered Flip-Flops with SVL Logic | |
| Joshi et al. | A High Speed Explicit Pulsed Dual Edge Triggered D Flip Flop | |
| CN102571071A (zh) | 基于阈值逻辑的set/mos混合结构乘法器单元 | |
| CN102611429A (zh) | 基于阈值逻辑的set/mos混合结构的加法器 | |
| Padhi et al. | Design of process variation tolerant domino logic keeper architecture | |
| Juneja et al. | High-performance and low-power clock branch sharing pseudo-nmos level converting flip-flop | |
| Berwal et al. | Low power conditional pulse control with Transmission Gate Flip-Flop |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20140723 Termination date: 20161219 |