CN109525222B - 一种单相时钟双边沿d触发器 - Google Patents
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Abstract
本发明公开了一种单相时钟双边沿D触发器，包括：上升沿触发电路1、下降沿触发电路2、两个反相器和两输入与非门电路3。在Cadence环境下，采用UMC 28nmCMOS工艺，对本发明的单相时钟双边沿D触发器进行模拟仿真，仿真结果表明该电路既能在时钟信号的上升沿和下降沿完成数据的正确采样传输，又具有快的响应速度，低的能耗延时积。该单相时钟双边沿D触发器电路结构简单，晶体管数目少，是一种性能良好的双边沿D触发器，在高速率、低功耗的数字处理***中具有广泛的应用前景。
Description
技术领域
本发明属于D触发器领域，特别涉及一种单相时钟双边沿D触发器。
背景技术
在当今的大规模集成电路设计领域，减小功耗，提高数据处理速率是重点关注的领域。触发器广泛的应用在数字集成电路***中，触发器不仅可以控制电路工作的跳转过程，也可以用来实现分频器，计数器和寄存器等。在数字***中，大约有30％到70％的***功耗被用于驱动时钟网络和触发器，触发器的传输时间也限制了数据处理的速率。因而在现在高速率、低功耗的数字处理***中，寻求一种低功耗，高速率的触发器具有重要的意义。
在各种触发器中，D触发器是最普遍使用的元件。D触发器可以分为单边沿触发(时钟的上升沿或者下降沿触发)和双边沿触发(时钟的上升沿和下降沿分别进行数据采样传输)。与单边沿D触发器相比较，双边沿D触发器在时钟速率一致的条件下，可以实现两倍的数据处理量，因此可以更好的满足数字集成电路发展的高速率、低功耗的要求。
如图3所示，传统的下降沿D触发器由反相器，CMOS传输门等，共16个晶体管构成(其中反相器INV1和INV2，CMOS传输门TG1和TG2都是由两个CMOS晶体管构成)。图3中，CLK表示时钟信号，CLKB表示CLK的反信号，当时钟CLK有效(时钟从高电平跳变为低电平)，电路可以将输入的数据D传输到输出节点Q(Q＝D)；当时钟CLK停止(时钟为低电平)，电路依然可以在输出节点维持自己的逻辑电平。传统D触发器的主要缺点是时钟信号的电容负载很大，这会导致时钟网络的功耗增加，同时采用CMOS传输门实现的D触发器还存在信号反向传导问题，使得后级电路可能影响第一级锁存器的状态，造成寄存器输出错误数据。
发明内容
本发明的目的在于提供一种单相时钟双边沿D触发器，以解决上述问题。
为实现上述目的，本发明采用以下技术方案：
一种单相时钟双边沿D触发器，包括上升沿触发电路(1)、下降沿触发电路(2)、第一反相器INV1、第二反相器INV2和两输入与非门电路(3)；上升沿触发电路(1)与两输入与非门电路(3)连接，下降沿触发电路(2)通过第二反相器INV2连接到两输入与非门电路(3)；上升沿触发电路(1)连接第一反相器INV1。
进一步的，上升沿触发电路包括第一PMOS管PM1、第二PMOS管PM2、第一NMOS管NM1和第二NMOS管NM2；第一PMOS管PM1的源极与电源电压Vdd相连，栅极与时钟信号CLK相连，漏极与第一NMOS管NM1的漏极和第二NMOS管NM2的栅极均相连接；第二PMOS管PM2的源极与电源电压Vdd相连，栅极与时钟信号CLK相连，漏极与第二NMOS管NM2的漏极，第五PMOS管PM5的栅极，以及第六NMOS管NM6的栅极均相连接；第一NMOS管NM1的源极与地线Gnd相连，栅极与第一反相器INV1的输出端相连；第二NMOS管NM2的源极与地线Gnd相连。
进一步的，下降沿触发电路包括第三PMOS管PM3、第四PMOS管PM4、第三NMOS管NM3和第四NMOS管NM4；第三PMOS管PM3的源极与电源电压Vdd相连，栅极与输入信号D相连，漏极与第三NMOS管NM3的漏极和第四PMOS管PM4的栅极均相连接；第四PMOS管PM4的源极与电源电压Vdd相连，漏极与第四NMOS管NM4的漏极和第二反相器INV2的输入端均相连接；第三NMOS管NM3的栅极与时钟信号CLK相连，源极与地线Gnd相连；所述第三NMOS管NM4的栅极与时钟信号CLK相连，源极与地线Gnd相连。
进一步的，两输入与非门电路包括第五PMOS管PM5、第六PMOS管PM6、第五NMOS管NM5和第六NMOS管NM6；第五PMOS管PM5的源极与电源电压Vdd相连，栅极与第二PMOS管PM2的漏极、第二NMOS管NM2的漏极和第六NMOS管NM6的栅极均相连接，漏极与第六PMOS管PM6的漏极、第六NMOS管NM6的漏极和输出端Q均相连接；第六PMOS管PM6的源极与电源电压Vdd相连，栅极与第五NMOS管NM5的栅极和第二反相器INV2的输出端均相连接；第五NMOS管NM5的源极与地线Gnd相连，漏极与第六NMOS管NM6的源极相连。
进一步的，第一反相器INV1的输入端与输入信号D相连，输出端与第一NMOS管NM1的栅极相连；第二反相器INV2的输入端与第四PMOS管PM4的漏极和第四NMOS管NM4的漏极均相连接，输出端与第五NMOS管NM5的栅极和第六PMOS管PM6的栅极均相连接。
与现有技术相比，本发明有以下技术效果：
本发明由于边沿触发电路仅由4个晶体管组成，故电路的传播延时短，因而具有快的响应速度。能耗延时积计算公式如下式所示：
EDP＝Pavtp 2
式中Pav表示输出信号每次翻转的平均功耗。从上式可以看出，能耗延时积EDP与电路传播延时的平方成正比，由于电路的传播延时短，因而具有低的能耗延时积。
本发明的单相时钟双边沿D触发器电路结构简单，晶体管数目少，是一种性能良好的双边沿D触发器，在高速率、低功耗的数字处理***中具有广泛的应用前景。
附图说明
图1是本发明所述的单相时钟双边沿D触发器的电路图；
图2是本发明的单相时钟双边沿D触发器的逻辑仿真时序图。
图3是一种传统的下降沿D触发器的电路图；
具体实施方式
以下结合附图对本发明进一步说明：
请参阅图1是本发明实施例所述的单相时钟双边沿D触发器的电路图，所述的双边沿D触发器包括上升沿触发电路1、下降沿触发电路2、两个反相器和两输入与非门电路3。
参见图1，所述上升沿触发电路1包括：第一PMOS管PM1、第二PMOS管PM2、第一NMOS管NM1和第二NMOS管NM2。其中，
所述第一PMOS管PM1的源极与电源电压Vdd相连，栅极与时钟信号CLK相连，漏极与第一NMOS管NM1的漏极和第二NMOS管NM2的栅极相连接；所述第二PMOS管PM2的源极与电源电压Vdd相连，栅极与时钟信号CLK相连，漏极与第二NMOS管NM2的漏极、第五PMOS管PM5的栅极和第六NMOS管NM6的栅极相连接；所述第一NMOS管NM1的源极与地线Gnd相连，栅极与第一反相器INV1的输出相连；所述第二NMOS管NM2的源极与地线Gnd相连。
参见图1，所述下降沿触发电路2包括：第三PMOS管PM3、第四PMOS管PM4、第三NMOS管NM3和第四NMOS管NM4。其中，
所述第三PMOS管PM3的源极与电源电压Vdd相连，栅极与输入信号D相连，漏极与第三NMOS管NM3的漏极和第四PMOS管PM4的栅极相连接；所述第四PMOS管PM4的源极与电源电压Vdd相连，漏极与第四NMOS管NM4的漏极和第二反相器INV2的输入端相连接；所述第三NMOS管NM3的栅极与时钟信号CLK相连，源极与地线Gnd相连；所述第三NMOS管NM4的栅极与时钟信号CLK相连，源极与地线Gnd相连。
参见图1，所述两输入与非门电路3包括：第五PMOS管PM5、第六PMOS管
PM6、第五NMOS管NM5和第六NMOS管NM6。其中，
所述第五PMOS管PM5的源极与电源电压Vdd相连，栅极与第二PMOS管PM2的漏极、第二NMOS管NM2的漏极和第六NMOS管NM6的栅极相连接，漏极与第六PMOS管PM6的漏极、第六NMOS管NM6的漏极和输出端Q相连接；所述第六PMOS管PM6的源极与电源电压Vdd相连，栅极与第五NMOS管NM5的栅极和第二反相器INV2的输出端相连接；所述第五NMOS管NM5的源极与地线Gnd相连，漏极与第六NMOS管NM6的源极相连。
参见图1，所述第一反相器INV1的输入端与输入信号D相连，输出端与第一NMOS管NM1的栅极相连；所述第二反相器INV2的输入端与第四PMOS管PM4的漏极和第四NMOS管NM4的漏极相连接，输出端与第五NMOS管NM5的栅极和第六PMOS管PM6的栅极相连接。
接下来对本发明所述的单相时钟双边沿D触发器的工作原理叙述如下：
首先分析时钟上升沿的触发过程，请参见图1中的上升沿触发电路1。当输入信号D1为低电平，时钟信号CLK为低电平时，第一NMOS管NM1截止，第一PMOS管PM1导通，因而节点A被充电至高电平。此时，第二NMOS管NM2和第二PMOS管PM2导通，通过合理的设置NM2和PM2的尺寸，可以使得节点B的充电大于放电，因而节点B将会被充电为高电平。当时钟信号CLK由低电平跳变为高电平，也就是时钟上升沿到来时，第一PMOS管PM1和第二PMOS管PM2将会截止，节点A仍保持为原来的高电平，第二NMOS管NM2导通，节点B会通过NM2放电为低电平“0”，此时输入信号D1的低电平正确地传输到输出节点B。当输入信号D1为高电平，时钟信号CLK为低电平时，第一NMOS管NM1和第一PMOS管PM1导通，通过合理的设置NM1和PM1的尺寸，可以使得节点A的放电大于充电，因而节点A会被放电为低电平“0”。此时，第二NMOS管NM2截止，第二PMOS管PM2导通，因而节点B会通过PM2被充电至高电平。当时钟信号CLK由低电平跳变为高电平，也就是时钟上升沿到来时，第一PMOS管PM1和第二PMOS管PM2将会截止，节点A仍保持为原来的低电平“0”，第二NMOS管NM2截止，所以节点B仍保持为原来的高电平，此时输入信号D1的高电平正确地传输到输出节点B。当时钟信号CLK为高电平，第一PMOS管PM1和第二PMOS管PM2截止，若输入信号D1由高电平跳变为低电平，第一NMOS管NM1将会截止，节点A会维持原来的低电平“0”，那么第二NMOS管NM2截止，节点B会保持原来的高电平。当时钟信号CLK为高电平，第一PMOS管PM1和第二PMOS管PM2截止，若输入信号D1由低电平跳变为高电平，第一NMOS管NM1将会导通，节点A会通过NM1放电至低电平“0”，那么第二NMOS管NM2截止，节点B会保持原来的低电平“0”。综上所述，上升沿触发电路1可以正确的实现时钟信号CLK上升沿触发，将输入信号D1正确地传输到输出节点B。在CLK为低电平时，输出节点B恒为高电平，在CLK为高电平时，输出节点B不会受到输入信号D1改变的干扰。
接着分析时钟下降沿的触发过程，请参见图1中的下降沿触发电路2。当输入信号D为高电平，时钟信号CLK为高电平时，第三NMOS管NM3导通，第三PMOS管PM3截止，因而节点C被放电至低电平“0”。此时，第四NMOS管NM4和第四PMOS管PM4导通，通过合理的设置NM4和PM4的尺寸，可以使得节点F的放电大于充电，因而节点F将会通过NM4被放电为低电平“0”。当时钟信号CLK由高电平跳变为低电平，也就是时钟下降沿到来时，第三NMOS管NM3和第四NMOS管NM4将会截止，节点C仍保持为原来的低电平“0”，第四PMOS管PM4导通，节点F会通过PM4充电为高电平，此时输入信号D的高电平正确地传输到输出节点F。当输入信号D为低电平，时钟信号CLK为高电平时，第三NMOS管NM3和第三PMOS管PM3导通，通过合理的设置NM3和PM3的尺寸，可以使得节点C的充电大于放电，因而节点C会被充电为高电平。此时，第四PMOS管PM4截止，第四NMOS管NM4导通，因而节点F会通过NM4被放电至低电平“0”。当时钟信号CLK由高电平跳变为低电平，也就是时钟下降沿到来时，第三NMOS管NM3和第四NMOS管NM4将会关断，节点C仍保持为原来的高电平，第四PMOS管PM4截止，所以节点F仍保持为原来的低电平“0”，此时输入信号D的低电平正确地传输到输出节点F。当时钟信号CLK为低电平，第三NMOS管NM3和第四NMOS管NM4截止，若输入信号D由高电平跳变为低电平，第三PMOS管PM3将会导通，节点C会通过PM3充电至高电平，那么第四PMOS管PM4截止，节点F会保持原来的高电平。当时钟信号CLK为低电平，第三NMOS管NM3和第四NMOS管NM4截止，若输入信号D由低电平跳变为高电平，第三PMOS管PM3将会截止，节点C会保持原来的高电平，那么第四PMOS管PM4截止，节点F会保持原来的低电平“0”。综上所述，下降沿触发电路2可以正确的实现时钟信号CLK下降沿触发，将输入信号D正确地传输到输出节点F。在CLK为高电平时，输出节点F恒为低电平“0”，在CLK为低电平时，输出节点F不会受到输入信号D改变的干扰。
对上述两个电路特性的分析可知，上升沿触发电路1在时钟脉冲CLK为高电平期间，输出节点B的电平取决于在时钟脉冲CLK的上升沿之前，所需建立时间下的输入信号D1的数值，输出节点B将被充电至高电平或放电至低电平“0”，在时钟脉冲CLK为低电平期间，输出节点B具有连接至电源电压Vdd的路径，将会被充电至高电平。下降沿触发电路2在时钟脉冲CLK为低电平期间，输出节点F的电平取决于在时钟脉冲CLK的下降沿之前，所需建立时间下的输入信号D的数值，输出节点F将被充电至高电平或放电至低电平“0”，在时钟脉冲CLK为高电平期间，输出节点F具有连接至地线Gnd的路径，将会被放电至低电平“0”。因此，两个电路在功能上互补，并且在时钟脉冲CLK为高电平(低电平)期间，输出节点F(B)具有连接地线Gnd(电源电压Vdd)的路径。
利用以上两个电路的特性，在时钟信号CLK上升沿到来时，利用下降沿触发电路2在CLK为高电平时输出恒为0的特性，使得上升沿触发电路1的结构可以作为信号输出；在时钟信号CLK下降沿到来时，利用上升沿触发电路1在CLK为低电平时输出恒为1的特性，使得下降沿触发电路2的结构可以作为信号输出，完成双边沿触发的功能。双边沿D触发器电路结构如图1所示，组合输出结构为两输入与非门电路3。在时钟脉冲CLK由低电平跳变为高电平时，上升沿触发电路1实现数据采样传输，而电路节点F被预放电至低电平“0”，经过第二反相器INV2使得节点E为高电平，使得与非门电路3的输出值Q取决于节点B的数值。在时钟脉冲CLK由高电平跳变为低电平时，下降沿触发电路2实现数据采样传输，而电路节点B被预充电至高电平，使得与非门电路3的输出值Q取决于节点F的数值。最后，为了使得输出数据与输入数据具有相同的极性，在电路中***两个反相器INV1和INV2。
综上所述，本发明的单相时钟双边沿D触发器，通过上升沿D触发器电路、下降沿触发电路、两个反相器和两输入与非门电路的组合控制，在时钟的上升沿和下降沿可以分别完成输出端对输入数据的正确采样传输。在时钟电平稳定期间，输出节点不会受到输入信号状态改变的干扰，实现了单相时钟控制的双边沿D触发器。
本发明的单相时钟双边沿D触发器，采用UMC 28nm CMOS工艺实现的。在Cadence环境下，对双边沿D触发器进行仿真验证，环境温度为27℃，工艺角为TT，电源电压为1.05V。
请参看图3，图3为本发明实施例所述的单相时钟双边沿D触发器的逻辑仿真时序图，其中，CLK为时钟信号，D为输入的信号，B为节点B的输出信号，E为节点E的输出信号，Q为双边沿D触发器最终的输出信号。从仿真结果可以看出，节点B的输出状态在时钟信号的上升沿发生跳变，节点F的输出状态在时钟信号的下降沿发生跳变，最终
输出信号Q的状态在上升沿和下降沿均发生跳变。在时钟信号电平稳定期间，输出信号Q不会受到输入信号状态改变的干扰，整个触发器的逻辑功能正确，是一个单相时钟双边沿D触发器。
表1仿真实验结果的时序参数(以图1的电路为仿真对象)
表2不同翻转率下触发器的Irms和EDP(以图1的电路为仿真对象)
表1是仿真实验结果的时序参数，从表中数据可以看出，本发明的单相时钟双边沿D触发器具有优秀的性能。在上升沿触发时，最大的传播延时只需14.71ps；在下降沿触发时，最大的传播延时只需16.67ps。表2是对电路的功耗评估，在电路的电压和仿真时间固定时，在不同的数据翻转率下，电路的均方根电流Irms和能耗延时积EDP作为评估标准。从表2中的数据可以看出，本发明的单相时钟双边沿D触发器具有很小的能耗延时积，在数据翻转率为50％时，EDP仅为443.89(fJ.ps)；在数据翻转率为100％时，EDP仅为246.27(fJ.ps)。
本发明的单相时钟双边沿D触发器，既能在时钟信号的上升沿和下降沿完成数据的正确采样传输，又具有快的响应速度，低的能耗延时积。该单相时钟双边沿D触发器电路结构简单，晶体管数目少，是一种性能良好的双边沿D触发器，在高速率、低功耗的数字处理***中具有广泛的应用前景。
最后应当指出的是，上述的实施例说明并非是对本发明的限制，仅仅是本发明的一种可行性方案，有关技术领域的技术人员在本发明的精神和原则内所作的修改、添加和替换，都应在本发明的保护范围。
Claims (3)
1.一种单相时钟双边沿D触发器，其特征在于，包括上升沿触发电路(1)、下降沿触发电路(2)、第一反相器INV1、第二反相器INV2和两输入与非门电路(3)；上升沿触发电路(1)与两输入与非门电路(3)连接，下降沿触发电路(2)通过第二反相器INV2连接到两输入与非门电路(3)；上升沿触发电路(1)连接第一反相器INV1；
上升沿触发电路包括第一PMOS管PM1、第二PMOS管PM2、第一NMOS管NM1和第二NMOS管NM2；第一PMOS管PM1的源极与电源电压Vdd相连，栅极与时钟信号CLK相连，漏极与第一NMOS管NM1的漏极和第二NMOS管NM2的栅极均相连接；第二PMOS管PM2的源极与电源电压Vdd相连，栅极与时钟信号CLK相连，漏极与第二NMOS管NM2的漏极，第五PMOS管PM5的栅极，以及第六NMOS管NM6的栅极均相连接；第一NMOS管NM1的源极与地线Gnd相连，栅极与第一反相器INV1的输出端相连；第二NMOS管NM2的源极与地线Gnd相连；
下降沿触发电路包括第三PMOS管PM3、第四PMOS管PM4、第三NMOS管NM3和第四NMOS管NM4；第三PMOS管PM3的源极与电源电压Vdd相连，栅极与输入信号D相连，漏极与第三NMOS管NM3的漏极和第四PMOS管PM4的栅极均相连接；第四PMOS管PM4的源极与电源电压Vdd相连，漏极与第四NMOS管NM4的漏极和第二反相器INV2的输入端均相连接；第三NMOS管NM3的栅极与时钟信号CLK相连，源极与地线Gnd相连；所述第四NMOS管NM4的栅极与时钟信号CLK相连，源极与地线Gnd相连。
2.根据权利要求1所述的一种单相时钟双边沿D触发器，其特征在于，两输入与非门电路包括第五PMOS管PM5、第六PMOS管PM6、第五NMOS管NM5和第六NMOS管NM6；第五PMOS管PM5的源极与电源电压Vdd相连，栅极与第二PMOS管PM2的漏极、第二NMOS管NM2的漏极和第六NMOS管NM6的栅极均相连接，漏极与第六PMOS管PM6的漏极、第六NMOS管NM6的漏极和输出端Q均相连接；第六PMOS管PM6的源极与电源电压Vdd相连，栅极与第五NMOS管NM5的栅极和第二反相器INV2的输出端均相连接；第五NMOS管NM5的源极与地线Gnd相连，漏极与第六NMOS管NM6的源极相连。
3.根据权利要求1所述的一种单相时钟双边沿D触发器，其特征在于，第一反相器INV1的输入端与输入信号D相连，输出端与第一NMOS管NM1的栅极相连；第二反相器INV2的输入端与第四PMOS管PM4的漏极和第四NMOS管NM4的漏极均相连接，输出端与第五NMOS管NM5的栅极和第六PMOS管PM6的栅极均相连接。
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