CN111446245B - 半导体结构 - Google Patents

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Abstract

本发明提供一种半导体结构，包含：半导体基底、埋置层、一对第一阱、第二阱、体掺杂区、以及第一重掺杂区。此半导体基底具有第一导电类型。此埋置层位于此半导体基底上且具第二导电类型。此对第一阱位于此埋置层上且具有第二导电类型。此第二阱位于此埋置层上并位于此对第一阱之间，其具有第一导电类型。此体掺杂区位于此第二阱中，其具有此第一导电类型。此第一重掺杂区位于此体掺杂区中，其具有第一导电类型。在上视图中，此第一重掺杂区以及此对第一阱沿着第一方向延伸，并且此第一重掺杂区延伸超出此对第一阱的二个相反边缘。本发明可改善晶体管的导通均匀性、改善阱之间的漏电流、以及降低电阻与主动区面积。

Description

半导体结构
技术领域
本发明是关于半导体结构，特别是关于双向导通半导体结构。
背景技术
电池分离式开关(battery disconnect switch)(亦称为双向功率开关(bidirectional power switch))为一种双向开关，其可用于控制是否让电流在电池与负载之间或者在电池与充电器之间流通。传统的功率金属氧化物半导体场效晶体管(powerMetal-Oxide-Semiconductor Field-Effect Transistor，power MOSFET)可应用于形成电池分离式开关，但是，在单一个功率金属氧化物半导体场效晶体管(power MOSFET)中所包含在源极与漏极之间的单一个P-N接面并无法阻挡双向电流。
现今，能在二个或二个以上的电源之间控制双向电流几乎为所有电池分离式开关所必备的功能，分离式功率金属氧化物半导体场效晶体管(disconnect power MOSFET)的使用需要具备二个装置背对背连接而成，其中此二个装置具有共同的源极区或漏极区。上述电池分离式开关的总电阻为单独的功率金属氧化物半导体场效晶体管的电阻的两倍，并且容易产生电流密度过大、漏电流及导通不均等问题。
发明内容
本发明的一些实施例提供一种半导体结构，包含：半导体基底、埋置层、一对第一阱、第二阱、体掺杂区、以及第一重掺杂区。此半导体基底具有第一导电类型。此埋置层位于此半导体基底上且具有不同于此第一导电型的第二导电类型。此对第一阱位于此埋置层上且具有第二导电类型。此第二阱位于此埋置层上并位于此对第一阱之间，且具有第一导电类型以及第一掺杂浓度。此体掺杂区位于此第二阱中，其具有此第一导电类型以及第二掺杂浓度。此第一重掺杂区位于此体掺杂区中，其具有第一导电类型以及第三掺杂浓度，其中此第三掺杂浓度大于此第二掺杂浓度，此第二掺杂浓度大于此第一掺杂浓度。在上视图中，此第一重掺杂区以及此对第一阱沿着第一方向延伸，并且此第一重掺杂区沿着此第一方向延伸超出此对第一阱的二个相反边缘。
本发明的一些实施例提供一种半导体结构，包含：半导体基底、埋置层、一对第一阱、一对第二阱、一对体掺杂区、一对第一重掺杂区、以及第三阱。此半导体基底具有第一导电类型。此埋置层位于此半导体基底上且具有不同于此第一导电型的第二导电类型。此对第一阱位于此埋置层上且具有第二导电类型。此对第二阱，位于此埋置层上并分别位于此对第一阱之间，且具有第一导电类型以及第一掺杂浓度。此对体掺杂区分别位于此对第二阱中，其具有第一导电类型以及第二掺杂浓度。此对第一重掺杂区，分别位于此对体掺杂区中，其具有第一导电类型以及第三掺杂浓度，其中此第三掺杂浓度大于此第二掺杂浓度，此第二掺杂浓度大于此第一掺杂浓度。此第三阱位于此埋置层上并位于此对第二阱之间，且具有第二导电类型。在上视图中，此对第一重掺杂区以及此对第一阱沿着第一方向延伸，并且此对第一重掺杂区沿着此第一方向延伸超出此对第一阱的二个相反边缘。
本发明可改善晶体管的导通均匀性、改善阱之间的漏电流、以及降低电阻与主动区面积。
附图说明
以下将配合所附图式详述本发明实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可能任意地放大或缩小元件的尺寸，以清楚地表现出本发明实施例的特征。
图1是根据本发明的一些实施例，绘示出例示性半导体结构的部分上视图；
图2是根据本发明的一些实施例，绘示出对应于图1所示的半导体结构的A1-A1线段剖面示意图；
图3是根据本发明的一些实施例，绘示出对应于图1所示的半导体结构的A2-A2线段剖面示意图；
图4是根据本发明的其他实施例，绘示出对应于图1所示的半导体结构的A3-A3线段剖面示意图；
图5是根据本发明的另一些实施例，绘示出例示性半导体结构的部分上视图；
图6是根据本发明的又另一些实施例，绘示出例示性半导体结构的部分上视图；
图7是根据本发明的一些实施例，绘示出例示性半导体结构的部分上视图；
图8是根据本发明的一些实施例，绘示出对应于图7所示的半导体结构的B1-B1线段剖面示意图；
图9是根据本发明的其他实施例，绘示出对应于图7所示的半导体结构的B2-B2线段剖面示意图；
图10是根据本发明的一些实施例，绘示出例示性半导体结构的部分上视图；
图11是根据本发明的一些实施例，绘示出对应于图10所示的半导体结构的C-C线段剖面示意图；
图12是根据本发明的其他实施例，绘示出例示性半导体结构的部分上视图；
图13是根据本发明的另一些实施例，绘示出例示性半导体结构的部分上视图；
图14是根据本发明的又另一些实施例，绘示出例示性半导体结构的部分上视图。
附图标记：
100、500、600、700、1000、1200、1300、1400～半导体结构
101、701～第一阱
102、702～第二阱
103、703～体掺杂区
104、704～第一重掺杂区
105、705～第三阱
106、707～第四阱
107、708～第五阱
108、710～主动区
200、800～半导体基底
201、801～埋置层
202、802～第一导电类型区
203、803～源极区/漏极区
204、706～第二重掺杂区
205、805～栅极介电层
206、806～栅极电极层
207、807～绝缘层
208、802～金属层
209～隔离结构
220、820～栅极结构
221、821～栅极间隔物
210、211、212、810、811、812～重掺杂区
413、913～外延层
604、1104、1204～额外第一重掺杂区
709～第六阱
804～第三重掺杂区
G1、G2～栅极电极
S/D～源极/漏极电极
E1、E2～电极
L1～第一长度
L2～第二长度
D1～第一距离
D2～第二距离
W1～宽度
W2～第一漂移距离
W3～第二漂移距离
H1、H2～深度
A1-A1、A2-A2、A3-A3、B1-B1、B2-B2、C-C～剖面
具体实施方式
以下揭露提供了许多的实施例或范例，用于实施所提供的半导体结构的不同元件。各元件和其配置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以限定本发明实施例。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接触的实施例，也可能包含额外的元件形成在第一和第二元件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在不同的范例中重复参考数字及/或字母。如此重复是为了简明和清楚，而非用以表示所讨论的不同实施例之间的关系。
此外，其中可能用到与空间相对用词，例如「在…下方」、「下方」、「较低的」、「上方」、「较高的」及类似的用词，这些空间相对用词是为了便于描述图示中一个(些)元件或特征与另一个(些)元件或特征之间的关系，这些空间相对用词包括使用中或操作中的装置的不同方位，以及图式中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，则其中所使用的空间相对形容词也将依转向后的方位来解释。
在此，「约」、「大约」、「大抵」的用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内，或3％之内，或2％之内，或1％之内，或0.5％之内。应注意的是，说明书中所提供的数量为大约的数量，亦即在没有特定说明「约」、「大约」、「大抵」的情况下，仍可隐含「约」、「大约」、「大抵」的含义。
虽然所述的一些实施例中的部件以特定顺序描述，这些描述方式亦可以其他合逻辑的顺序进行。本发明实施例中的半导体结构可加入其他的部件。在不同实施例中，可替换或省略一些部件。
本发明实施例提供一种半导体结构，其包含新颖的浮体双栅极(Floating BodyDual Gate，FBDG)金属氧化物半导体场效晶体管(MOSFET)。根据本发明的一些实施例，包含浮体双栅极金属氧化物半导体场效晶体管(FBDGMOSFET)的半导体结构可应用于锂离子电池分离式开关(Lithium Ion Battery Disconnect Switch)或其他类似的电池分离式开关，应注意的是，本发明实施例的应用并不以此为限。本发明实施例所提供的半导体结构包含位于在多个阱之间并沿着特定方向延伸的掺杂区。利用此掺杂区的配置，可改善晶体管的导通均匀性、改善阱之间的漏电流、以及降低电阻与主动区面积。
首先，请参照图1并搭配参照图2-图4。图1是根据本发明的一些实施例，绘示出例示性半导体结构100的部分上视图，图2是沿着图1中所绘示的线段A1-A1所绘示的剖面示意图，图3是沿着图1中所绘示的线段A2-A2所绘示的剖面示意图，图4是沿着图1中所绘示的线段A3-A3所绘示的剖面示意图。应理解的是，为了简明地描述本发明实施例，并未将半导体结构100的所有元件绘示于图1-图4中。
如图1所示，根据本发明一些实施例，绘示出例示性的半导体结构100的部分上视图。根据本发明一些实施例，半导体结构100包含一对第一阱101、在此对第一阱101之间的第二阱102、以及位于第二阱102内的体掺杂区(body doped region)103与第一重掺杂区104，其中在上视图中的第一重掺杂区104的末端形状为I型。
在上视图中，根据本发明一些实施例，第一重掺杂区104与此对第一阱101皆沿着第一方向延伸，其中第一重掺杂区104沿着第一方向延伸超出此对第一阱101的二个相反边缘。在一些实施例中，第二阱102具有沿着第一方向延伸的第一长度L1，此对第一阱101具有沿着第一方向延伸的第二长度L2，其中第一长度L1小于或等于第二长度L2。在一些实施例中，例如此对第一阱101的电位差大于0伏特，当第一长度L1小于第二长度L2且宽度W1小于2微米(micrometer，um)，可产生表面的电流泄流路径(surface leakage path)影响电路操作。
在上视图中，根据本发明一些实施例，第一重掺杂区104沿着第一方向超出第二阱102的第一边缘的距离为第一距离D1，此对第一阱101沿着第一方向超出第二阱102的第一边缘的距离为第二距离D2，其中第一距离D1需大于或等于第二距离D2。举例来说，第一距离D1可在约1微米(um)至约10微米(um)的范围，例如可为3微米(um)，以及第二距离D2可在约1微米(um)至约10微米(um)的范围，例如可为2微米(um)，其中第一距离D1与第二距离D2之差(即D1-D2)可在约0微米(um)至约10微米(um)的范围，例如可为1微米(um)。在一些实施例中，当第一距离D1与第二距离D2的差值大于0微米(um)，可产生抑制表面电流的功效。在其他实施例中，当第一距离D1与第二距离D2的差值小于0微米(um)，可产生表面电流的泄流路径影响电路操作。
根据本发明一些实施例，半导体结构100包含位于在一对第一阱101之间并沿着第一方向延伸的体掺杂区103与第一重掺杂区104，利用体掺杂区103与第一重掺杂区104的配置所形成的保护结构，可减少或避免此对第一阱101之间的漏电流。在一些实施例中，当此对第一阱101的间距(例如在图1中的宽度W1)小于2微米(um)时，可利用上述体掺杂区103与第一重掺杂区104的配置，以避免产生漏电流。应理解的是，为了简明地描述本发明实施例及突显其技术特征，并未将半导体结构100的所有元件绘示于图1中，图2、图4所示的剖面图中的元件也未全部绘示于图1中。
如图1所示，根据本发明一些实施例，在半导体结构100中，此对第一阱101被第三阱105围绕，第三阱105被第四阱106围绕，以及第四阱106被第五阱107围绕。在一些实施例中，此对第一阱101与第四阱106具有第二导电类型，第二阱102、第三阱105、以及第五阱107具有与第二导电类型相反的第一导电类型。在一些实施例中，第一导电类型例如为p型，而第二导电类型例如为n型，但本发明并不以此为限。
如图2所示，并搭配图1所绘示的上视图，根据本发明一些实施例，半导体结构100主要包含具有第一导电类型的半导体基底200、位于半导体基底200上的具有第二导电类型的埋置层201、位于埋置层201上的一对第一阱101、位于埋置层201上并位于此对第一阱101之间的第二阱102、位于第二阱102中的体掺杂区103、以及位于体掺杂区103中的第一重掺杂区104。在一些实施例中，此对第一阱101具有与埋置层201相同的第二导电类型，而第二阱102、体掺杂区103、以及第一重掺杂区104具有与半导体基底200相同的第一导电类型。在一些实施例中，此第一导电类型例如为p型，而与第一导电类型相反的第二导电类型为n型。在一些实施例中，第二阱102具有第一掺杂浓度，体掺杂区103具有第二掺杂浓度，以及第一重掺杂区104具有第三掺杂浓度，其中第三掺杂浓度大于第二掺杂浓度，且第二掺杂浓度大于第一掺杂浓度。
如图2所示，在一些实施例中，半导体基底200可为硅基底，但本发明实施例并非以此为限。举例而言，半导体基底200亦可为元素半导体(elemental semiconductor)，包含：锗(germanium)；化合物半导体(compound semiconductor)，包含：氮化镓(galliumnitride，GaN)、碳化硅(silicon carbide)、砷化镓(gallium arsenide)、磷化镓(galliumphosphide)、磷化铟(indium phosphide)、砷化铟(indium arsenide)及/或锑化铟(indiumantimonide)；合金半导体(alloy semiconductor)，包含：硅锗合金(SiGe)、磷砷镓合金(GaAsP)、砷铝铟合金(AlInAs)、砷铝镓合金(AlGaAs)、砷铟镓合金(GaInAs)、磷铟镓合金(GaInP)、及/或磷砷铟镓合金(GaInAsP)、或上述材料的组合。在一些实施例中，半导体基底可包含单晶基底、多层基底(multi-layer substrate)、梯度基底(gradient substrate)、其他适当的基底或上述的组合。在一些实施例中，半导体基底200具有第一导电类型，例如可为p型，其掺质例如硼、铝、镓、铟、三氟化硼离子(BF3 +)、或上述的组合，掺杂浓度在约1015/cm3至约1016/cm3的范围。
如图2所示，根据本发明一些实施例，半导体结构100包含位于半导体基底200上的埋置层201。在一些实施例中，埋置层201具有第二导电类型，例如可为n型，其掺质例如为氮、砷、磷、锑离子、或前述的组合，掺杂浓度在约1017/cm3至约1018/cm3的范围。在一些实施例中，埋置层201的厚度可约为6微米(um)。在一些实施例中，可藉由离子注入(ionimplantation)工艺形成埋置层201。
如图2所示，根据本发明一些实施例，半导体结构100包含位于埋置层201上的一对第一阱101。在一些实施例中，此对第一阱101具有第二导电类型，例如可为n型，其掺质例如为氮、磷、砷、锑离子、或前述的组合，掺杂浓度在约1015/cm3至约1016/cm3的范围。在一些实施例中，可藉由离子注入工艺或扩散工艺形成此对第一阱101。在一些实施例中，第一阱101与埋置层201之间包含第一导电类型区202，此第一导电类型区202可具有与半导体基底200相同的掺杂方式及浓度，故此处不再赘述。在其他实施例中，第一阱101可直接接触埋置层201。
如图2所示，根据本发明一些实施例，半导体结构100包含位于埋置层201上并位于此对第一阱101之间的第二阱102。在一些实施例中，第二阱102具有第一导电类型，例如可为p型，其掺质例如硼、铝、镓、铟、三氟化硼离子(BF3 +)、或上述的组合，掺杂浓度在约1015/cm3至约1016/cm3的范围。在一些实施例中，可藉由离子注入工艺或扩散工艺形成第二阱102。在上视图中，例如图1所绘示，在一些实施例中，第二阱102沿着第二方向的宽度W1不超过2微米(um)，例如可为2微米(um)或1微米(um)。
如图2所示，根据本发明一些实施例，半导体结构100包含位于埋置层201上的一对第三阱105，设于此对第一阱101的外侧且将之包围(如图1所示)。在一些实施例中，此对第三阱105具有第一导电类型并且可具有与第二阱102相同的掺杂方式及浓度，故此处不再赘述。在一些实施例中，可形成具有与第三阱105相同的导电类型的重掺杂区210靠近于半导体基底200之上表面，此重掺杂区210可藉由内连线结构(未绘示)与电极电连接(未绘示)。
在图2中，根据本发明一些实施例，形成隔离结构209在第一阱101与第三阱105之间，隔离结构209形成于靠近于半导体基底200之上表面。在一些实施例中，隔离结构209可由氧化硅制成，且为藉由热氧化法所形成的硅局部氧化(local oxidation of silicon，LOCOS)隔离结构209。在其他实施例中，隔离结构209可以是藉由刻蚀和沉积工艺所形成的浅沟槽隔离(shallow trench isolation，STI)结构。
如图2所示，根据本发明一些实施例，半导体结构100包含位于第二阱102中的体掺杂区103。在一些实施例中，体掺杂区103具有第一导电类型，例如可为p型，其掺质例如硼、铝、镓、铟、三氟化硼离子(BF3 +)、或上述的组合，掺杂浓度在约1017/cm3至约1018/cm3的范围。在一些实施例中，体掺杂区103的深度H1在约0.5微米(um)至约1微米(um)的范围，例如可为0.6微米(um)。在一些实施例中，可藉由离子注入工艺或扩散工艺形成体掺杂区103。
如图2所示，根据本发明一些实施例，半导体结构100包含位于体掺杂区103中的第一重掺杂区104。在一些实施例中，第一重掺杂区104具有第一导电类型，例如可为p型，其掺质例如硼、镓、铝、铟、三氟化硼离子(BF3 +)、或上述的组合，掺杂浓度在约1018/cm3至约1019/cm3的范围。在一些实施例中，第一重掺杂区104的深度H2小于约0.5微米(um)，例如可为0.2微米(um)。在一些实施例中，可藉由离子注入工艺或扩散工艺形成第一重掺杂区104。
接着，搭配参照图2及图3以明确说明体掺杂区103与第一重掺杂区104的配置。如图3所示，其为沿着图1中所绘示的线段A2-A2所绘示的剖面示意图，根据本发明一些实施例，半导体结构100在此剖面示意图中包含半导体基底200、埋置层201、第二阱102、体掺杂区103、以及第一重掺杂区104。由此可知，在一些实施例中，虽然在图1中仅绘示出第一重掺杂区104沿着第一方向超出第二阱102的部分，但此超出第二阱102的部分同时包含第一重掺杂区104以及在第一重掺杂区104之下的体掺杂区103。本发明实施例所提供的体掺杂区103与第一重掺杂区104的配置，可在第一阱101之间距较小(例如小于2微米(um))的情况下作为保护结构，有效改善阱之间的漏电流。
如图2所示，根据本发明一些实施例，半导体结构100更包含分别位于此对第一阱101中的源极区/漏极区203，其中形成源极区/漏极区203靠近于半导体基底200的上表面。在一些实施例中，源极区/漏极区203具有第二导电类型，例如为n型。源极区/漏极区203可藉由内连线结构(未绘示)与源极/漏极电极S/D电连接。
在一些实施例中，源极区(漏极区)距离此对第一阱101与第二阱102之间的界面为第一漂移距离W2，漏极区(源极区)距离此对第一阱101与第二阱102之间的界面为第二漂移距离W3，其中第一漂移距离W2及第二漂移距离W3皆不超过2微米。在一些实施例中，第一漂移距离W2与第二漂移距离W3相同，因此此对第一阱101可对称于第一重掺杂区104。在其他实施例中，第一漂移距离W2与第二漂移距离W3不同，因此此对第一阱101不对称于第一重掺杂区104。在此情形下，此对第一阱101分别具有不同的漂移距离(亦即此对第一阱101分别具有不同的面积)，因此此对第一阱101可分别承受不同大小的电压，例如包含较小的漂移距离的其中一个第一阱101可承受的电压亦小于另一个包含较大的漂移距离的第一阱101可承受的电压。在本发明一些实施例中，根据应用电位的需求，可藉由调整此对第一阱101的分别的漂移距离大小来降低半导体结构100的主动区(例如主动区108)面积大小。
如图2所示，根据本发明一些实施例，半导体结构100更包含位于第二阱102中的一对第二重掺杂区204，其中第一重掺杂区104位于此对第二重掺杂区204之间。在一些实施例中，此对第二重掺杂区204具有第二导电类型，例如可为n型，其掺质例如为氮、磷、砷、锑离子、或前述的组合。在一些实施例中，可藉由离子注入工艺或扩散工艺形成此对第二重掺杂区204。在一些实施例中，第一重掺杂区104与第二重掺杂区204经由表面导体连接，第一重掺杂区104与第二重掺杂区204可浮置(floating)，其导通电流经由此表面导体流通而不需流经额外的内连线结构，进而达到降低绕线电阻并提升导通均匀性的功效。在其他实施例中，第一重掺杂区104与第二重掺杂区204可藉由内连线结构(未绘示)与电极电连接(未绘示)。
如图2所示，根据本发明一些实施例，半导体结构100更包含位于此对第一阱101与第二阱102之上的一对栅极结构220，其部分覆盖此对第二重掺杂区204。在一些实施例中，此对栅极结构220可分别包含栅极介电层205、位于栅极介电层205上的栅极电极层206、绝缘层207、金属层208、以及栅极间隔物221。栅极间隔物221位于堆迭的栅极介电层205与栅极电极层206的相对两侧，绝缘层207部分覆盖第一阱101并延伸覆盖栅极间隔物221与栅极电极层206的部分顶面，以及金属层208覆盖在栅极电极层206的部分顶面上的绝缘层207并延伸至在第一阱101的部分顶面上的绝缘层207上。在一些实施例中，栅极电极层206与金属层208可藉由内连线结构与栅极电极G1、G2电连接。在一些实施例中，与栅极电极层206电连接的金属层208延伸至在第一阱101的部分顶面上的绝缘层207上，可产生横向场板(lateral field plate)的效果。
在一些实施例中，栅极介电层205的材料可包含氧化硅、氮化硅、氮氧化硅、高介电常数(high-k)的介电材料、前述的组合或其它合适的介电材料。在一些实施例中，栅极介电层205可藉由热氧化法(thermal oxidation)、化学汽相沉积法(chemical vapordeposition，CVD)、或原子层沉积(atomic layer deposition，ALD)来形成。
栅极电极层206的材料可包含金属硅化物、非晶硅、多晶硅、一或多种金属、金属氮化物、导电金属氧化物、前述的组合或其他合适的导电材料。导电材料层可藉由化学汽相沉积法(CVD)、溅射(sputtering)、电阻加热蒸发法、电子束蒸发法、或其它合适的沉积方式形成。
绝缘层207可由氮化硅、氮氧化硅、碳化硅、氧化硅、氮碳化硅、其他适合的材料或其组合制成。在一些实施例中，绝缘层207可藉由沉积工艺形成。沉积工艺包含化学汽相沉积(CVD)、物理汽相沉积(physical vapor deposition，PVD)、原子层沉积(ALD)、高密度电浆化学汽相沉积(high density plasma CVD，HDPCVD)、其他合适的方法或前述的组合。
金属层208可藉由沉积工艺形成，其材料包含导电材料，例如铝、铜、钨、钛、钽、氮化钛(titanium nitride，TiN)、氮化钽(tantalum nitride，TaN)、硅化镍(nickelsilicide，NiSi)、硅化钴(cobalt silicide，CoSi)、碳化钽(tantulum carbide，TaC)、硅氮化钽(tantulum silicide nitride，TaSiN)、碳氮化钽(tantalum carbide nitride，TaCN)、铝化钛(titanium aluminide，TiAl)，铝氮化钛(titanium aluminide nitride，TiAlN)、金属氧化物、金属合金、其他适合的导电材料或前述的组合。
接着，请搭配参照图1及图4。图4是根据本发明的其他实施例，绘示出对应于图1所示的半导体结构的A3-A3线段剖面示意图。根据本发明的其他实施例，半导体结构100包含位于埋置层201上的一对第四阱106，设于此对第三阱105的外侧且将之包围(如图1所示)。在一些实施例中，此对第四阱106具有第二导电类型并且可具有与第一阱101相同的掺杂方式及浓度，故此处不再赘述。在一些实施例中，可形成具有与第四阱106相同的导电类型的重掺杂区211靠近于半导体基底200的上表面，重掺杂区211可藉由内连线结构(未绘示)与电极E1电连接。
根据本发明的其他实施例，半导体结构100包含位于外延层413上的一对第五阱107，设于此对第四阱106的外侧且将之包围(如图1所示)。在一些实施例中，外延层413可为第一导电类型的外延层。在一些实施例中，此对第五阱107具有第一导电类型并且可具有与第二阱102及第三阱105相同的掺杂方式及浓度，故此处不再赘述。在一些实施例中，可形成具有与第五阱107相同的导电类型的重掺杂区212靠近于半导体基底200的上表面，重掺杂区212可藉由内连线结构(未绘示)与电极E2电连接。
在图4中，根据本发明一些实施例，形成隔离结构209在第三阱105、第四阱106、以及第五阱107之间，隔离结构209形成于靠近于半导体基底200的上表面。此处所绘示的隔离结构209的材料及形成方法大抵相同于图2所绘示的隔离结构209的材料及形成方法，故此处不再赘述。
图5是根据本发明的另一些实施例，绘示出例示性半导体结构的部分上视图。图5所绘示的半导体结构500与图1所绘示的半导体结构100大抵相同，其差异仅在于图5所绘示的第一重掺杂区104的末端形状为T型，而图1所绘示的第一重掺杂区104的末端形状为I型。图6是根据本发明的又另一些实施例，绘示出例示性半导体结构的部分上视图。图6所绘示的半导体结构600具有与图1所绘示的半导体结构100大抵相同，其差异仅在于图6中的半导体结构600更包含至少一对额外第一重掺杂区604位于此对第一阱101的周围。举例来说，第一重掺杂区604也可沿着主动区108的边界围绕此对第一阱101(未绘示)。此对额外第一重掺杂区604可分别与第一重掺杂区104连接或者不连接。在一些实施例中，当此对额外第一重掺杂区604与第一重掺杂区104连接，虽然图6仅绘示出在第一阱101周围的此对额外第一重掺杂区604，但此对额外第一重掺杂区604之下亦可包含例如体掺杂区103的掺杂区。在一些实施例中，额外第一重掺杂区604与第一重掺杂区104可藉由例如接触件或金属来连接(未绘示)。根据本发明的一些实施例，在图1及图5-图6中所绘示的例示性的半导体结构100、500、600所分别包含的第一重掺杂区104及/或额外第一重掺杂区604的形状可依据电路布局、工艺条件、以及设计规则而定，再者，第一重掺杂区104的形状并不局限于本发明实施例中所揭示的形状。
根据图1-图6所示，本发明实施例所提供的半导体结构100、500、600包含位于在多个第一阱101之间并沿着第一方向延伸的体掺杂区103与第一重掺杂区104。利用此种掺杂区与阱的配置，可改善半导体结构的导通均匀性、改善阱之间的漏电流、以及降低电阻与主动区(例如主动区108)布线面积。
请参照图7并搭配参照图8-图9，其绘示出本发明的另一种态样的半导体结构700。根据本发明的一些实施例，图7所揭露的半导体结构700的主动区710可理解为将一对在图2中所揭示的半导体结构100的主动区108背对背连接(连接方式例如为“漏极－源极”－“源极－漏极”，或者为“源极－漏极”－“漏极－源极”)所形成的结构。值得注意的是，为了实施例的明确易懂，图7所示的半导体结构700的主动区710仅包含一对如图2中所绘示的半导体结构100的主动区108，但本发明实施例并不以此为限，换句话说，半导体结构700的主动区710也可包含二对或者二对以上的半导体结构100的主动区108。
图7是根据本发明的一些实施例，绘示出例示性半导体结构700的部分上视图，图8是沿着图1中所绘示的线段B1-B1所绘示的剖面示意图，图9是沿着图1中所绘示的线段B2-B2所绘示的剖面示意图。应理解的是，为了简明地描述本发明实施例，并未将半导体结构700的所有元件绘示于图7-图9中，图8、图9所示的剖面图中的元件也未全部绘示于图7中。
如图7所示，根据本发明一些实施例，例示性的半导体结构700的部分上视图。根据本发明一些实施例，半导体结构700包含一对第一阱701、在此对第一阱701之间的一对第二阱702、分别位于此对第二阱702内的一对体掺杂区703与一对第一重掺杂区704、在此对第二阱702之间的第三阱705、以及在第三阱705中的第二重掺杂区706，其中此对第一重掺杂区704的末端形状为I型。
在上视图中，根据本发明一些实施例，此对第一重掺杂区704与此对第一阱701皆沿着第一方向延伸，其中此对第一重掺杂区704沿着第一方向延伸超出此对第一阱701的二个相反边缘。在一些实施例中，此对第二阱702具有沿着第一方向延伸的第一长度L1，以及此对第一阱701具有沿着第一方向延伸的第二长度L2，其中第一长度L1小于第二长度L2。在上视图中，根据本发明一些实施例中，此对第一重掺杂区704沿着第一方向超出此对第二阱702的第一边缘的距离为第一距离D1，此对第一阱701沿着第一方向超出此对第二阱702的第一边缘的距离为第二距离D2，其中第一距离D1大于第二距离D2。值得注意的是，此处关于第一长度L1、第二长度L2、第一距离D1、及第二距离D2的数值关系大抵相同于图1中所描述的数值关系，故此处不再赘述。
根据本发明一些实施例，半导体结构700包含位于在一对第一阱701之间并沿着特定方向延伸的体掺杂区703与第一重掺杂区704，利用体掺杂区703与第一重掺杂区704的配置所形成的保护结构，可减少或避免此对第一阱701之间的漏电流。在一些实施例中，当此对第一阱701的间距(例如在图7中的宽度W1)小于2微米(um)时，可利用上述体掺杂区703与第一重掺杂区704的配置，以避免产生漏电流。应理解的是，为了简明地描述本发明实施例及突显其技术特征，并未将半导体结构700的所有元件绘示于图7中。
如图7所示，根据本发明一些实施例，在半导体结构700中，此对第一阱701被第四阱707围绕，第四阱707被第五阱708围绕，以及第五阱708被第六阱709围绕。在一些实施例中，此对第一阱701、第三阱705、以及第五阱708具有第二导电类型，第二阱702、第四阱707、以及第六阱709具有与第二导电类型相反的第一导电类型。在一些实施例中，第一导电类型例如为p型，而第二导电类型例如为n型，但本发明并不以此为限。
如图8所示，并搭配图7所绘示的上视图，根据本发明一些实施例，半导体结构700主要包含具有第一导电类型的半导体基底800、位于半导体基底800上的具有第二导电类型的埋置层801、位于埋置层801上的一对第一阱701、位于埋置层801上并位于此对第一阱701之间的一对第二阱702、分别位于此对第二阱702中的一对体掺杂区703、分别位于此对体掺杂区703中的一对第一重掺杂区704、以及位于埋置层801上并位于此对第二阱702之间的第三阱705。在一些实施例中，此对第一阱701及此对第三阱705具有与埋置层801相同的第二导电类型，而此对第二阱702、此对体掺杂区703、以及此对第一重掺杂区704具有与半导体基底800相同的第一导电类型。在一些实施例中，此第一导电类型例如为p型，而与第一导电类型相反的第二导电类型为n型。在一些实施例中，此对第二阱702具有第一掺杂浓度，此对体掺杂区703具有第二掺杂浓度，以及此对第一重掺杂区704具有第三掺杂浓度，其中第三掺杂浓度大于第二掺杂浓度，且第二掺杂浓度大于第一掺杂浓度。
如图8所示，在一些实施例中，半导体基底800可为硅基底，但本发明实施例并非以此为限。举例而言，半导体基底800的材料、导电类型、以及掺杂浓度与在图2中所绘示的半导体基底200大抵相同，故此处不再赘述。
如图8所示，根据本发明一些实施例，半导体结构700包含位于半导体基底800上的埋置层801。在一些实施例中，埋置层801的材料、厚度、导电类型、以及掺杂浓度与在图2中所绘示的埋置层201大抵相同，故此处不再赘述。
如图8所示，根据本发明一些实施例，半导体结构700包含位于埋置层801上的一对第一阱701。在一些实施例中，此对第一阱701的材料、导电类型、以及掺杂浓度与在图2中所绘示的第一阱101大抵相同，故此处不再赘述。在一些实施例中，此对第一阱701可直接接触埋置层801。在其他实施例中，此对第一阱701与埋置层801之间包含第一导电类型区802，此第一导电类型区202可具有与半导体基底800相同的掺杂方式及浓度，故此处不再赘述。
如图8所示，根据本发明一些实施例，半导体结构700包含位于埋置层801上并位于此对第一阱701之间的一对第二阱702。在一些实施例中，此对第二阱702的材料、导电类型、以及掺杂浓度与在图2中所绘示的第二阱102大抵相同，故此处不再赘述。在上视图中，例如图7所绘示，在一些实施例中，此对第二阱702沿着第二方向的宽度W1不超过2微米(um)，例如可为2微米(um)或1微米(um)。
如图8所示，根据本发明一些实施例，半导体结构700包含位于埋置层801上的一对第四阱707，设于此对第一阱701的外侧且将之包围(如图7所示)。在一些实施例中，此对第四阱707具有第一导电类型并且可具有与此对第二阱702相同的掺杂方式及浓度，故此处不再赘述。在一些实施例中，可形成具有与第四阱707相同的导电类型的重掺杂区810靠近于半导体基底800上表面，重掺杂区810可藉由内连线结构(未绘示)与电极电连接(未绘示)。
在图8中，根据本发明一些实施例，形成隔离结构809在第一阱701与第四阱707之间，隔离结构809形成于靠近半导体基底800的上表面。在一些实施例中，隔离结构809可由氧化硅制成，且为藉由热氧化法所形成的硅局部氧化(LOCOS)隔离结构809。在其他实施例中，隔离结构809可以是藉由刻蚀和沉积工艺所形成的浅沟槽隔离(STI)结构。
如图8所示，根据本发明一些实施例，半导体结构700包含一对体掺杂区703，其分别位于此对第二阱702中的。在一些实施例中，此对体掺杂区703的材料、导电类型、以及掺杂浓度与在图2中所绘示的体掺杂区103大抵相同，故此处不再赘述。在一些实施例中，此对体掺杂区703的深度H1在约0.5微米(um)至约1微米(um)的范围。在一些实施例中，可藉由离子注入工艺或扩散工艺形成此对体掺杂区703。
如图8所示，根据本发明一些实施例，半导体结构700包含一对第一重掺杂区704，其分别位于此对体掺杂区703中的。在一些实施例中，此对第一重掺杂区704的材料、导电类型、以及掺杂浓度与在图2中所绘示的第一重掺杂区104大抵相同，故此处不再赘述。在一些实施例中，此对第一重掺杂区704的深度H2小于约0.5微米(um)，例如可为0.2微米(um)。在一些实施例中，可藉由离子注入工艺或扩散工艺形成此对第一重掺杂区704。
为了更明确说明此对体掺杂区703与此对第一重掺杂区704的配置，可搭配参照图7与图3。在图7中，根据本发明的一些实施例，虽然在图7中仅绘示出一对第一重掺杂区704沿着第一方向超出一对第二阱702的部分，但超出此对第二阱702的部分同时包含第一重掺杂区704以及在第一重掺杂区704之下的体掺杂区703(即如图3中所绘示，故此处不再赘述)。本发明实施例所提供的体掺杂区703与第一重掺杂区704的配置，可在第一阱101之间距较小(例如小于2微米(um))的情况下作为保护结构，有效改善阱之间的漏电流。
如图8所示，根据本发明一些实施例，半导体结构700包含位于埋置层801上的第三阱705，其中第三阱705位于此对第二阱702之间。在一些实施例中，第三阱705具有第二导电类型并且可具有与此对第一阱701相同的掺杂方式及浓度，故此处不再赘述。在一些实施例中，可形成具有与第三阱705相同的导电类型的第二重掺杂区706靠近于半导体基底800的上表面。在一些实施例中，第二重掺杂区706可藉由内连线结构(未绘示)与源极/漏极电极S/D电连接。
如图8所示，根据本发明一些实施例，半导体结构700更包含分别位于此对第一阱701中的源极区/漏极区803，其中形成源极区/漏极区803靠近于半导体基底800的上表面。在一些实施例中，源极区/漏极区803具有第二导电类型，例如为n型。源极区/漏极区803可藉由内连线结构(未绘示)与源极/漏极电极S/D电连接。
在一些实施例中，源极区(漏极区)距离此对第一阱701与第二阱702之间的界面为第一漂移距离W2，第二重掺杂区706距离第三阱705与第二阱702之间的界面为第二漂移距离W3，其中第一漂移距离W2及第二漂移距离W3皆不超过2微米。在一些实施例中，第一漂移距离W2与第二漂移距离W3不同，因此此对第一阱701与第三阱705分别具有不同的漂移距离(亦即此对第一阱701与第三阱705分别具有不同的面积)，因此此对第一阱701与第三阱705可分别承受不同大小的电压，例如包含较小的漂移距离的其中一个第一阱701可承受的电压亦小于包含较大的漂移距离的与第三阱705可承受的电压。在本发明一些实施例中，根据应用电位的需求，可藉由调整此对第一阱701与第三阱705的分别的漂移距离大小来降低半导体结构700的主动区(例如主动区710)面积大小。
如图8所示，根据本发明一些实施例，半导体结构700所包含的此对第二阱702更分别包含一对第三重掺杂区804，其中此对第一重掺杂区704的其中一者位于此对第三重掺杂区804之间。在一些实施例中，此对第三重掺杂区804具有第二导电类型，例如可为n型，其掺质例如为氮、磷、砷、锑离子、或前述的组合。在一些实施例中，可藉由离子注入工艺或扩散工艺形成此对第三重掺杂区804。在一些实施例中，第一重掺杂区704与第三重掺杂区804可浮置(floating)，其导通电流经由其表面导体流通而不需流经额外的内连线结构，进而达到降低绕线电阻并提升导通均匀性的功效。在其他实施例中，第一重掺杂区704与第三重掺杂区804可藉由内连线结构(未绘示)与电极电连接(未绘示)。
如图8所示，根据本发明一些实施例，半导体结构700更包含位于第一阱701与第二阱702之上以及第二阱702与第三阱705之上的多对栅极结构820，其部分覆盖此对第三重掺杂区804。在一些实施例中，此多对栅极结构820可分别包含栅极介电层805、位于栅极介电层805上的栅极电极层806、绝缘层807、金属层808、以及栅极间隔物821。栅极间隔物821位于堆迭的栅极介电层805与栅极电极层806的相对两侧，绝缘层807部分覆盖第一阱701并延伸覆盖栅极间隔物821与栅极电极层806的部分顶面，以及金属层808覆盖在栅极电极层806的部分顶面上的绝缘层807并延伸至在第一阱701的部分顶面上的绝缘层807上。在一些实施例中，栅极电极层806与金属层808可藉由内连线结构与栅极电极G1、G2电连接。在一些实施例中，与栅极电极层806电连接的金属层808延伸至在第一阱701的部分顶面上的绝缘层807上，可产生横向场板(lateral field plate)的效果。在一些实施例中，栅极结构820的材料及形成方法大抵相同于在图2中所绘示的栅极结构220的材料及形成方法，故此处不再赘述。
接着，请搭配参照图7及图9。图9是根据本发明的其他实施例，绘示出对应于图7所示的半导体结构的剖面示意图。根据本发明的其他实施例，半导体结构700包含位于埋置层801上的一对第五阱708，设于此对第四阱707的外侧且将之包围(如图7所示)。在一些实施例中，此对第五阱708具有第二导电类型并且可具有与第一阱701及第三阱705相同的掺杂方式及浓度，故此处不再赘述。在一些实施例中，可形成具有与第五阱708相同的导电类型的重掺杂区811靠近于半导体基底800的上表面，重掺杂区811可藉由内连线结构(未绘示)与电极E1电连接(未绘示)。
根据本发明的其他实施例，半导体结构700包含位于外延层913上的一对第六阱709，设于此对第五阱708的外侧且将之包围(如图7所示)。在一些实施例中，外延层913可为第一导电类型的外延层。在一些实施例中，此对第六阱709具有第一导电类型并且可具有与第二阱702及第四阱707相同的掺杂方式及浓度，故此处不再赘述。在一些实施例中，可形成具有与第六阱709相同的导电类型的重掺杂区812靠近于半导体基底800的上表面，重掺杂区812可藉由内连线结构(未绘示)与电极E2电连接(未绘示)。
在图9中，根据本发明一些实施例，形成隔离结构809在第四阱707、第五阱708、以及第六阱709之间，隔离结构809形成于靠近半导体基底800的上表面。此处所绘示的隔离结构809的材料及形成方法大抵相同于图8所绘示的隔离结构809的材料及形成方法，故此处不再赘述。
图10是根据本发明的一些实施例，绘示出例示性半导体结构1000的部分上视图，图11是沿着图10中所绘示的线段C-C所绘示的剖面示意图。应理解的是，为了简明地描述本发明实施例，并未将半导体结构1000的所有元件绘示于图10-图11中，图11所示的剖面图中的元件也未全部绘示于图10中。
根据本发明的一些实施例，图10所示的半导体结构1000与图7所示的半导体结构700的差异在于，半导体结构1000更包含一对额外的第二阱702分别设置于一对第一阱701的外侧，以及分别位于此对第二阱702内的一对体掺杂区703与一对第一重掺杂区704。
如图11所示，并搭配图10所绘示的上视图，根据本发明一些实施例，图11所绘示的半导体结构1000的剖面与图8所示的半导体结构700的剖面的差异在于，半导体结构1000更包含一对额外的第二阱702分别设置在一对第一阱701与一对第四阱707之间并位于埋置层801上，以及包含分别位于此对第二阱702中的一对体掺杂区703、分别位于此对体掺杂区703中的一对第一重掺杂区704及第三重掺杂区804。在一些实施例中，此对额外的第二阱702、体掺杂区703、第一重掺杂区704、及第三重掺杂区804的材料、导电类型、以及掺杂浓度与图8中所绘示的结构大抵相同，故此处不再赘述。
图12是根据本发明的另一些实施例，绘示出例示性半导体结构的部分上视图。图12所绘示的半导体结构1200与图7所绘示的半导体结构700大抵相同，其差异仅在于图12所绘示的第一重掺杂区704的末端形状为T型，而图7所绘示的第一重掺杂区704的末端形状为I型。图13-图14所绘示的半导体结构1300、1400与图7所绘示的半导体结构700大抵相同，其差异仅在于图13-图14中的半导体结构1300、1400更包含至少一对额外第一重掺杂区1104、1204位于此对第一阱701的周围。如图13所示，在一些实施例中，额外第一重掺杂区1104与第一重掺杂区704可藉由例如接触件或金属来连接(未绘示)。如图14所示，此对额外第一重掺杂区1204可分别与第一重掺杂区704连接或者不连接。在一些实施例中，当此对额外第一重掺杂区1104、1204分别与第一重掺杂区704连接，虽然图13-图14仅绘示出在第一阱701周围的此对额外第一重掺杂区1104、1204，但此对额外第一重掺杂区1104、1204之下亦可包含例如体掺杂区703的掺杂区。根据本发明的一些实施例，在图7及图12-图14中所绘示的例示性的半导体结构700、1200、1300、1400所分别包含的第一重掺杂区704及/或额外第一重掺杂区1104、1204的形状可依据电路布局、工艺条件、以及设计规则而定，再者，第一重掺杂区704的形状并不局限于本发明实施例中所揭示的形状。
根据图7-图14所示，本发明实施例所提供的半导体结构700、1000、1200、1300、1400包含位于在多个第一阱701之间并沿着第一方向延伸的一对体掺杂区703与一对第一重掺杂区704，利用此种掺杂区与阱的配置，可改善半导体结构的导通均匀性、改善阱之间的漏电流、以及降低电阻与主动区(例如主动区710)布线面积。
本发明提供的半导体结构的实施例，可理解为一种双向导通的半导体结构，其包含一个或者背对背连接的多个浮体双栅极金属氧化物半导体场效晶体管(FBDG MOSFET)。本发明实施例所提供的半导体结构可应用于电池分离式开关中(例如锂离子电池分离式开关)。在一些实施例中，半导体结构中所包含的背对背连接的浮体双栅极金属氧化物半导体场效晶体管(FBDG MOSFET)的数量取决于电池式分离式开关所需的驱动能力。根据本发明实施例，半导体结构包含了在多个第一阱之间并沿着特定方向延伸的一对体掺杂区与一对第一重掺杂区，此种掺杂区与阱的配置可有效改善半导体结构的导通均匀性、改善阱之间的漏电流、以及降低电阻与主动区布线面积。
以上概述数个实施例，以便在本发明所属技术领域中技术人员可以更理解本发明实施例的观点。在本发明所属技术领域中技术人员应该理解，他们能以本发明实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中技术人员也应该理解到，此类等效的工艺和结构并无悖离本发明的精神与范围，且他们能在不违背本发明的精神和范围之下，做各式各样的改变、取代和替换。

Claims (24)

1.一种半导体结构，其特征在于，包括：
一半导体基底，具有一第一导电类型；
一埋置层，位于该半导体基底上且具有不同于该第一导电类 型的一第二导电类型；
一对第一阱，位于该埋置层上且具有该第二导电类型；
一第二阱，位于该埋置层上并位于该对第一阱之间，且具有该第一导电类型以及一第一掺杂浓度；
一体掺杂区，位于该第二阱中，其具有该第一导电类型以及一第二掺杂浓度；
一第一重掺杂区，位于该体掺杂区中，其具有该第一导电类型以及一第三掺杂浓度，其中该第三掺杂浓度大于该第二掺杂浓度，该第二掺杂浓度大于该第一掺杂浓度；以及
在上视图中，该第一重掺杂区以及该对第一阱沿着一第一方向延伸，并且该第一重掺杂区沿着该第一方向延伸超出该对第一阱的二个相反边缘。
2.如权利要求1所述的半导体结构，其特征在于，在上视图中，该第二阱具有沿着该第一方向延伸的一第一长度，以及该对第一阱具有沿着该第一方向延伸的一第二长度，其中该第一长度小于该第二长度。
3.如权利要求1所述的半导体结构，其特征在于，在上视图中，该第一重掺杂区沿着该第一方向超出该第二阱的一第一边缘一第一距离，以及该对第一阱沿着该第一方向超出该第二阱的该第一边缘一第二距离，其中该第一距离大于该第二距离。
4.如权利要求1所述的半导体结构，其特征在于，该第一重掺杂区的深度小于约0.5微米，该体掺杂区的深度在约0.5微米至约1微米的范围。
5.如权利要求1所述的半导体结构，其特征在于，该第二阱的沿着一第二方向的宽度不超过2微米。
6.如权利要求1所述的半导体结构，其特征在于，更包括一源极区/漏极区，具有该第二导电类型，其中该源极区/漏极区分别位于该对第一阱中。
7.如权利要求6所述的半导体结构，其特征在于，该源极区距离该对第一阱与该第二阱之间的界面一第一漂移距离，该漏极区距离该对第一阱与该第二阱之间的界面一第二漂移距离，其中该第一漂移距离及该第二漂移距离皆不超过2微米。
8.如权利要求7所述的半导体结构，其特征在于，该第一漂移距离不同于该第二漂移距离，且该对第一阱不对称于该第一重掺杂区。
9.如权利要求1所述的半导体结构，其特征在于，该对第一阱对称于该第一重掺杂区。
10.如权利要求1所述的半导体结构，其特征在于，该第二阱更包括一对第二重掺杂区，具有该第二导电类型，其中该第一重掺杂区位于该对第二重掺杂区之间。
11.如权利要求10所述的半导体结构，其特征在于，更包括一对栅极区，位于该对第一阱与该第二阱之上，其中该对栅极区部分覆盖该对第二重掺杂区。
12.如权利要求1所述的半导体结构，其特征在于，更包括一对第三阱，位于该埋置层上且具有该第一导电类型，其中该对第一阱位于该对第三阱之间。
13.如权利要求1所述的半导体结构，其特征在于，在上视图中，该第一重掺杂区的末端形状为一I型或一T型。
14.如权利要求1所述的半导体结构，其特征在于，在上视图中，至少一对额外的第一重掺杂区位于该对第一阱的周围。
15.一种半导体结构，其特征在于，包括：
一半导体基底，具有一第一导电类型；
一埋置层，位于该半导体基底上且具有不同于该第一导电类 型的一第二导电类型；
一对第一阱，位于该埋置层上且具有该第二导电类型；
一对第二阱，位于该埋置层上并分别位于该对第一阱之间，且具有该第一导电类型以及一第一掺杂浓度；
一对体掺杂区，分别位于该对第二阱中，其具有该第一导电类型以及一第二掺杂浓度；
一对第一重掺杂区，分别位于该对体掺杂区中，其具有该第一导电类型以及一第三掺杂浓度，其中该第三掺杂浓度大于该第二掺杂浓度，该第二掺杂浓度大于该第一掺杂浓度；
一第三阱，位于该埋置层上并位于该对第二阱之间，且具有该第二导电类型；以及
在上视图中，该对第一重掺杂区以及该对第一阱沿着一第一方向延伸，并且该对第一重掺杂区沿着该第一方向延伸超出该对第一阱的二个相反边缘。
16.如权利要求15所述的半导体结构，其特征在于，在上视图中，该对第二阱具有沿着该第一方向延伸的一第一长度，以及该对第一阱具有沿着该第一方向延伸的一第二长度，其中该第一长度小于该第二长度。
17.如权利要求15所述的半导体结构，其特征在于，在上视图中，该对第一重掺杂区沿着该第一方向超出该对第二阱的一第一边缘一第一距离，以及该对第一阱沿着该第一方向超出该对第二阱的该第一边缘一第二距离，其中该第一距离大于该第二距离。
18.如权利要求15所述的半导体结构，其特征在于，该对第一重掺杂区的深度小于约0.5微米，该对体掺杂区的深度在约0.5微米至约1微米的范围，以及该对第二阱的沿着一第二方向的宽度不超过2微米。
19.如权利要求15所述的半导体结构，其特征在于，更包括一第二重掺杂区，位于该第三阱中且具有该第二导电类型。
20.如权利要求19所述的半导体结构，其特征在于，更包括一源极区/漏极区，具有该第二导电类型，其中该源极区/漏极区分别位于该对第一阱中。
21.如权利要求20所述的半导体结构，其特征在于，该源极区/漏极区距离该对第一阱与该第二阱之间的界面一第一漂移距离，该第二重掺杂区距离该第二阱与该第三阱之间的界面一第二漂移距离，其中该第一漂移距离及该第二漂移距离皆不超过2微米。
22.如权利要求15所述的半导体结构，其特征在于，该对第二阱更分别包含一对第三重掺杂区，具有该第二导电类型，其中该对第一重掺杂区的其中一者位于该对第三重掺杂区之间。
23.如权利要求22所述的半导体结构，其特征在于，更包括多对栅极区，位于该对第一阱与该对第二阱之上以及该对第二阱与该第三阱之上，其中该多对栅极区部分覆盖该对第三重掺杂区。
24.如权利要求15所述的半导体结构，其特征在于，在上视图中，至少一对额外的第一重掺杂区位于该对第一阱的周围且连接至该对第一重掺杂区。
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