JP2006156907A - 半導体集積回路装置 - Google Patents
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Abstract
【解決手段】 電源保護回路を構成する素子の第2のPウェル3の底面に電源ラインと接続される第2のNウェル7を埋設していないため、電源ラインを基準としてI/O線やVss線に負のサージが入った場合でも、保護素子のNMOSトランジスタのドレイン領域32と第2のNウェル7の間に形成される寄生NPNトランジスタTr1のコレクタに過電流が集中することがなく、保護素子の破壊を防止でき内部回路の静電破壊耐圧が大幅に向上できる。
【選択図】 図1
Description
ここで、前記電源保護回路では、前記第3ウェルの周辺に形成され、前記第1埋め込み層に接する前記第3ウェルより高濃度の第1導電型の第6ウェルを備えてもよい。
図1は、本発明の第1の実施形態に係る半導体装置の断面図である。図1に示されるように、本実施形態の半導体集積回路装置は、内部回路と電源保護回路と入出力保護回路を備えている。
図2は、本発明の第2の実施形態に係る半導体集積回路装置の断面図である。図2に示すように、第2のPウェル3の表面に形成される電源保護回路のNMOSトランジスタQ3は、第2のPウェル3の底部に加速電圧が1.0MeV〜3.0MeVという高い加速電圧で、ドーズ量が1×1012〜5×1013cm-2の条件でP型不純物であるボロンをイオン注入して、第2のPウェル3の不純物濃度よりも高い1×1017〜1×1019cm-3の不純物濃度である第4のPウェル(第4のP埋め込み層)8が形成される点で、第1の実施形態のNMOSトランジスタQ3とは異なる。寄生のNPNバイポーラトランジスタTr1が形成されるメカニズムは第1の実施形態と同じであるが、寄生のNPNトランジスタのベース領域に不純物濃度が高い第4のPウェル8が追加されているので第1の実施形態よりもエミッタからの注入効率を小さくできる。これにより、寄生NPNトランジスタの電流増幅率を低減できる優位性がある。そのため、保護素子の静電破壊をより防止できる。
図3は、本発明の第3の実施形態に係る半導体集積回路装置の断面図である。図3に示すように、第2のPウェル3の表面に形成される電源保護回路のNMOSトランジスタQ3は、第2のPウェル3の不純物濃度よりも高い1×1017〜1×1019cm-3の不純物濃度である第5のPウェル9で取り囲まれている点で、第1や第2の実施形態のNMOSトランジスタQ3とは異なる。寄生のNPNトランジスタTr1のベース領域の周囲に不純物濃度が高い第5のPウェル9が追加されており第1や第2の実施形態よりもエミッタ注入効率を小さくできるので、寄生NPNトランジスタTr1のコレクタの側面へ過電流の回り込みを低減し保護素子の破壊を防止できる。
図4は、本発明の第4の実施形態に係る半導体集積回路装置の断面図である。図4に示すように、第2のPウェル3の表面に形成される電源保護回路のNMOSトランジスタQ3は、第2のPウェル3の内側でNMOSトランジスタQ3の直下にP型不純物であるボロンをイオン注入して、第2のPウェル3の不純物濃度よりも高い1×1017〜1×1019cm-3の不純物濃度である第6のPウェル(第6のP埋め込み層)10が形成される点で、第1の実施形態のNMOSトランジスタQ3とは異なる。第1の実施形態よりも寄生NPNトランジスタTr1のベースの不純物濃度が高くエミッタ注入効率が小さいため、寄生NPNトランジスタTr1の電流増幅率を小さくできコレクタの過電流を低減し保護素子の破壊を防止できる。さらに、第6のPウェル10は第2のPウェル3の内側に形成するため、周囲の拡散層の接合耐圧は第2のPウェル3の不純物濃度分布で決まり、電源保護回路のNMOSトランジスタQ3の面積を縮小することができる。これにより、半導体集積回路装置を小型化できるという優位性がある。
2 第1のPウェル
3 第2のPウェル
4 第3のPウェル
5 第1のNウェル
6 第3のNウェル
7 第2のNウェル
8 第4のPウェル
9 第5のPウェル
10 第6のPウェル
11、20、29 ゲート酸化膜
12、21、30 ゲート電極
13、22、31 ソース領域
14、23、32 ドレイン領域
15、33 P+不純物領域
16、25、34 ゲート引き出し電極
17、26、35 ソース電極
18、27、36 ドレイン電極
19、28,37 基板電極
24 N+型不純物領域
38、42 カソード領域
39、43 アノード領域
40、44 カソード電極
41、45 アノード電極
Q1 NMOSトランジスタ
Q2 PMOSトランジスタ
Q3 NMOSトランジスタ
D1 第1のダイオード
D2 第2のダイオード
Claims (8)
- 第1導電型の半導体基板上に形成された半導体集積回路装置であって、
第1導電型の第1ウェルと前記第1ウェル内に形成された第2導電型の第1MIS(Metal−Insulator−Semiconductor)トランジスタと、第2導電型の第2ウェルと前記第2ウェル内に形成された第1導電型の第2MISトランジスタとを有し、前記第1ウェルと前記第2ウェルとの底面に接して前記第1ウェルと前記第2ウェルとの下方のみに形成された前記第2ウェルより高濃度の第2導電型の埋め込み層を備えるインバータ回路からなる内部回路と、
接地ラインに入力されたサージ電圧を電源ラインに回避する電源保護回路と、
入出力信号線にサージ電圧が入力された場合に、電源ライン又は接地ラインにサージ電圧を回避する入出力保護回路と
を備えることを特徴とする半導体集積回路装置。 - 前記インバータ回路は、入出力用のバッファであることを特徴とする請求項1に記載の半導体集積回路装置。
- 前記インバータ回路は、
前記第1ウェルと、前記第1MISトランジスタのソースとが接地ラインに接続され、
前記第2ウェルと、前記第2MISトランジスタのソースとが電源ラインに接続され、
前記第1MISトランジスタのゲートと、前記第2MISトランジスタのゲートとが入出力信号線に接続され、
前記第1MISトランジスタのドレインと、前記第2MISトランジスタのドレインとが内部出力線に接続される
ことを特徴とする請求項1に記載の半導体集積回路装置。 - 前記電源保護回路は、
第1導電型の第3ウェルと前記第3ウェル内に形成された第2導電型の第3MISトランジスタとを備え、
前記第3ウェルと、前記第3MISトランジスタのゲート及びソースとが前記接地ラインに接続され、
前記第3MISトランジスタのドレインが前記電源ラインに接続される
ことを特徴とする請求項1に記載の半導体集積回路装置。 - 前記入出力保護回路は、
第1導電型の第4ウェルと前記第4ウェル内に形成された第1ダイオードと、第2導電型の第5ウェルと前記第5ウェル内に形成された第2ダイオードとを備え、
前記第1ダイオードのカソードと、前記第2ダイオードのアノードとが前記入出力接点に接続され、
前記第1ダイオードのアノードが前記接地ラインに接続され、
前記第2ダイオードのカソードが前記電源ラインに接続される
ことを特徴とする請求項1に記載の半導体集積回路装置。 - 前記電源保護回路では、前記第3ウェルの底面及び前記埋め込み層の側面のうち少なくとも一部に接する前記第3ウェルより高濃度の第1導電型の第1埋め込み層を備えることを特徴とする請求項4に記載の半導体集積回路装置。
- 前記電源保護回路では、前記第3ウェルの周辺に形成され、前記第1埋め込み層に接する前記第3ウェルより高濃度の第1導電型の第6ウェルを備えることを特徴とする請求項6に記載の半導体集積回路装置。
- 前記電源保護回路では、前記第3ウェルの内部に形成され、前記第3MISトランジスタのドレインの下部に前記第3ウェルより高濃度の第1導電型の第2埋め込み層を備えることを特徴とする請求項4に記載の半導体集積回路装置。
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