JP2805604B2 - マンチェスターコードのディコーディング装置 - Google Patents
マンチェスターコードのディコーディング装置Info
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- JP2805604B2 JP2805604B2 JP8030423A JP3042396A JP2805604B2 JP 2805604 B2 JP2805604 B2 JP 2805604B2 JP 8030423 A JP8030423 A JP 8030423A JP 3042396 A JP3042396 A JP 3042396A JP 2805604 B2 JP2805604 B2 JP 2805604B2
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- flip
- flop
- clock signal
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M5/00—Conversion of the form of the representation of individual digits
- H03M5/02—Conversion to or from representation by pulses
- H03M5/04—Conversion to or from representation by pulses the pulses having two levels
- H03M5/14—Code representation, e.g. transition, for a given bit cell depending on the information in one or more adjacent bit cells, e.g. delay modulation code, double density code
- H03M5/145—Conversion to or from block codes or representations thereof
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
- G11B20/1407—Digital recording or reproducing using self-clocking codes characterised by the use of two levels code representation depending on a single bit, i.e. where a one is always represented by a first code symbol while a zero is always represented by a second code symbol
- G11B20/1419—Digital recording or reproducing using self-clocking codes characterised by the use of two levels code representation depending on a single bit, i.e. where a one is always represented by a first code symbol while a zero is always represented by a second code symbol to or from biphase level coding, i.e. to or from codes where a one is coded as a transition from a high to a low level during the middle of a bit cell and a zero is encoded as a transition from a low to a high level during the middle of a bit cell or vice versa, e.g. split phase code, Manchester code conversion to or from biphase space or mark coding, i.e. to or from codes where there is a transition at the beginning of every bit cell and a one has no second transition and a zero has a second transition one half of a bit period later or vice versa, e.g. double frequency code, FM code
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- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Theoretical Computer Science (AREA)
- Dc Digital Transmission (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、通信システムに用
いる伝送コードのマンチェスターコードをディコーディ
ングする装置に係るもので、詳しくは、非同期マンチェ
スターコードを受けて受信クロック信号に同期させ、Ｎ
ＲＺコード（Non-Return to Zero Code；以下ＮＲＺコ
ードと称する）と同期受信クロック信号（Ｒｘ−ＣＬ
Ｋ）とをディコーディングするマンチェスターコードの
ディコーディング装置に関するものである。
いる伝送コードのマンチェスターコードをディコーディ
ングする装置に係るもので、詳しくは、非同期マンチェ
スターコードを受けて受信クロック信号に同期させ、Ｎ
ＲＺコード（Non-Return to Zero Code；以下ＮＲＺコ
ードと称する）と同期受信クロック信号（Ｒｘ−ＣＬ
Ｋ）とをディコーディングするマンチェスターコードの
ディコーディング装置に関するものである。
【０００２】
【従来の技術】一般に、マンチェスターインコーディン
グは、同期通信システム間において伝送すべき直列２進
データと同期化されたクロック信号とを単一信号に結合
する技術であって、２進データのＮＲＺデータと同期化
されたデューティ比５０％の送信クロック信号ＴｘＣＬ
Ｋとを排他的論理和して行うようになっている。そし
て、このようなマンチェスターインコーディングの動作
において、前記ＮＲＺデータの論理”１”はデータビッ
トセルの初めの半分がハイレベルで次の半分はローレベ
ルを表わす２ビットコードの１、０にて表示し、前記Ｎ
ＲＺデータの論理”０”はデータビットセルの初めの半
分がローレベルで次の半分はハイレベルを表わす２ビッ
トコードの０、１にて表示する２ービットコードのマン
チェスターコードに変換して伝送するようになる。
グは、同期通信システム間において伝送すべき直列２進
データと同期化されたクロック信号とを単一信号に結合
する技術であって、２進データのＮＲＺデータと同期化
されたデューティ比５０％の送信クロック信号ＴｘＣＬ
Ｋとを排他的論理和して行うようになっている。そし
て、このようなマンチェスターインコーディングの動作
において、前記ＮＲＺデータの論理”１”はデータビッ
トセルの初めの半分がハイレベルで次の半分はローレベ
ルを表わす２ビットコードの１、０にて表示し、前記Ｎ
ＲＺデータの論理”０”はデータビットセルの初めの半
分がローレベルで次の半分はハイレベルを表わす２ビッ
トコードの０、１にて表示する２ービットコードのマン
チェスターコードに変換して伝送するようになる。
【０００３】且つ、通常のマンチェスターコードにおい
ては、図５に示したように、各クロック同期１０２が２
コードビットセルにてなり、それら２コードビットセル
はハイ状態のコードビットセル１０４とロー状態のコー
ドビットセル１０６とを有している。叉、各クロック同
期１０２は、下降エッジ遷移Ａ，Ｃ，Ｅ，Ｇ，Ｉ，Ｋ，
Ｍ，Ｏと上昇エッジ遷移Ｂ，Ｄ，Ｆ，Ｈ，Ｊ，Ｌ，Ｎと
を夫々有している。更に、各クロック同期１０２の中央
から発生する各遷移Ａ、Ｂ，Ｃ，Ｅ，Ｆ，Ｈ，Ｊ，Ｌ，
Ｍ，Ｏはデータを伝送し、それらクロック同期１０２の
上昇エッジから発生する遷移Ｄ，Ｇ，Ｉ，Ｋ，Ｎはデー
タの伝送には関係しない。従って、このようなマンチェ
スターコードから伝送される信号を受信するシステムに
おいては、各クロック同期１０２の中央から発生する遷
移の瞬間を検出し、マンチェスターコードの同期に合わ
せて、ＮＲＺデータと受信クロック信号ＲｘＣＬＫとを
ディコーディングするようになっている。
ては、図５に示したように、各クロック同期１０２が２
コードビットセルにてなり、それら２コードビットセル
はハイ状態のコードビットセル１０４とロー状態のコー
ドビットセル１０６とを有している。叉、各クロック同
期１０２は、下降エッジ遷移Ａ，Ｃ，Ｅ，Ｇ，Ｉ，Ｋ，
Ｍ，Ｏと上昇エッジ遷移Ｂ，Ｄ，Ｆ，Ｈ，Ｊ，Ｌ，Ｎと
を夫々有している。更に、各クロック同期１０２の中央
から発生する各遷移Ａ、Ｂ，Ｃ，Ｅ，Ｆ，Ｈ，Ｊ，Ｌ，
Ｍ，Ｏはデータを伝送し、それらクロック同期１０２の
上昇エッジから発生する遷移Ｄ，Ｇ，Ｉ，Ｋ，Ｎはデー
タの伝送には関係しない。従って、このようなマンチェ
スターコードから伝送される信号を受信するシステムに
おいては、各クロック同期１０２の中央から発生する遷
移の瞬間を検出し、マンチェスターコードの同期に合わ
せて、ＮＲＺデータと受信クロック信号ＲｘＣＬＫとを
ディコーディングするようになっている。
【０００４】そして、従来マンチェスターコードのディ
コーディング装置においては、図６に示したように、マ
ンチェスターコードの送信信号が入力端子に入力され緩
衝増幅された後非反転マンチェスターコード及び反転マ
ンチェスターコードの信号を夫々出力するバッファー１
０と、該バッファー１０から出力した反転マンチェスタ
ーコード信号を受け該マンチェスターコードの１／２コ
ード周期及び３／４コード周期に夫々遅延して出力する
遅延素子２０と、前記バッファー１０から出力する反転
マンチェスターコードがクロック端子に入力され該反転
マンチェスターコードの上昇遷移から前記遅延素子２０
で３／４コード周期に遅延して出力するマンチェスター
コードをサンプリングし遷移検出信号を出力する第１フ
リップフロップ３０と、前記バッファー１０から出力す
る非反転マンチェスターコードがクロック端子に入力さ
れ該非反転マンチェスターコードの上昇遷移から前記遅
延素子２０で１／２コード周期に遅延して出力するマン
チェスターコードをサンプリングし遷移検出信号を出力
する第２フリップフロップ４０と、前記第１フリップフ
ロップ３０から出力する遷移検出信号にセッチングされ
ＮＲＺコードを該第１フリップフロップ３０のリセット
端子Ｒに出力し前記第２フリップフロップ４０から出力
する遷移検出信号をリセット端子Ｒから受けて反転させ
該第２フリップフロップ４０のセット端子Ｒに出力する
ＳＲフリップフロップ５０と、該ＳＲフリップフロップ
５０の非反転出力端子Ｑから出力するＮＲＺコードを受
け排他的論理和してディコーディングされたＮＲＺデー
タを出力する排他的ＯＲゲート６０と、前記遅延素子２
０から１／２クロック周期に遅延されたマンチェスター
コードを受け所定時間遅延して出力する遅延マッチング
バッファー７０と、該遅延マッチングバッファー７０か
ら遅延されたマンチェスターコードが一方側端子に入力
され他方側端子に前記ＳＲフリップフロップ５０から出
力するＮＲＺコードが入力されて受信クロックＲｘＣＬ
Ｋ信号を発生する排他的ＯＲゲート８０と、を備えてい
た。
コーディング装置においては、図６に示したように、マ
ンチェスターコードの送信信号が入力端子に入力され緩
衝増幅された後非反転マンチェスターコード及び反転マ
ンチェスターコードの信号を夫々出力するバッファー１
０と、該バッファー１０から出力した反転マンチェスタ
ーコード信号を受け該マンチェスターコードの１／２コ
ード周期及び３／４コード周期に夫々遅延して出力する
遅延素子２０と、前記バッファー１０から出力する反転
マンチェスターコードがクロック端子に入力され該反転
マンチェスターコードの上昇遷移から前記遅延素子２０
で３／４コード周期に遅延して出力するマンチェスター
コードをサンプリングし遷移検出信号を出力する第１フ
リップフロップ３０と、前記バッファー１０から出力す
る非反転マンチェスターコードがクロック端子に入力さ
れ該非反転マンチェスターコードの上昇遷移から前記遅
延素子２０で１／２コード周期に遅延して出力するマン
チェスターコードをサンプリングし遷移検出信号を出力
する第２フリップフロップ４０と、前記第１フリップフ
ロップ３０から出力する遷移検出信号にセッチングされ
ＮＲＺコードを該第１フリップフロップ３０のリセット
端子Ｒに出力し前記第２フリップフロップ４０から出力
する遷移検出信号をリセット端子Ｒから受けて反転させ
該第２フリップフロップ４０のセット端子Ｒに出力する
ＳＲフリップフロップ５０と、該ＳＲフリップフロップ
５０の非反転出力端子Ｑから出力するＮＲＺコードを受
け排他的論理和してディコーディングされたＮＲＺデー
タを出力する排他的ＯＲゲート６０と、前記遅延素子２
０から１／２クロック周期に遅延されたマンチェスター
コードを受け所定時間遅延して出力する遅延マッチング
バッファー７０と、該遅延マッチングバッファー７０か
ら遅延されたマンチェスターコードが一方側端子に入力
され他方側端子に前記ＳＲフリップフロップ５０から出
力するＮＲＺコードが入力されて受信クロックＲｘＣＬ
Ｋ信号を発生する排他的ＯＲゲート８０と、を備えてい
た。
【０００５】そして、このように構成された従来マンチ
ェスターコードのディコーディング装置の作用を説明す
ると次のようであった。先ず、受信側の通信システム
に、図７に示したマンチェスターコード３００が入力す
ると、マンチェスターディコーディング装置のバッファ
ー１０で緩衝増幅され、非反転されたマンチェスターコ
ード３００は夫々遅延素子２０及び第２フリップフロッ
プ４０に入力され、反転されたマンチェスターコード３
０２は第１フリップフロップ３０に入力される。次い
で、該遅延素子２０でマンチェスターコード３００の３
／４クロック周期及び１／２クロック周期に夫々遅延さ
れ、３／４クロック周期に遅延されたマンチェスターコ
ード３０６は第１フリップフロップ３０及び第２フリッ
プフロップ４０の入力端子に夫々出力され、１／２クロ
ック周期に遅延されたマンチェスターコード３０４は遅
延マッチングバッファー７０に出力される。このとき、
マンチェスターコード３００は、全てのデータセルの中
央から遷移を発生させ、前記第１フリップフロップ３０
及び第２フリップフロップ４０は夫々クロック端子に入
力する信号の上昇遷移により動作される回路であるた
め、それら第１フリップフロップ３０及び第２フリップ
フロップ４０は各データセルの中央から検出されるエッ
ジ叉は遷移により出力が変換され、各データセルの境界
から表れるエッジ叉は遷移によっては出力が変換されな
い。
ェスターコードのディコーディング装置の作用を説明す
ると次のようであった。先ず、受信側の通信システム
に、図７に示したマンチェスターコード３００が入力す
ると、マンチェスターディコーディング装置のバッファ
ー１０で緩衝増幅され、非反転されたマンチェスターコ
ード３００は夫々遅延素子２０及び第２フリップフロッ
プ４０に入力され、反転されたマンチェスターコード３
０２は第１フリップフロップ３０に入力される。次い
で、該遅延素子２０でマンチェスターコード３００の３
／４クロック周期及び１／２クロック周期に夫々遅延さ
れ、３／４クロック周期に遅延されたマンチェスターコ
ード３０６は第１フリップフロップ３０及び第２フリッ
プフロップ４０の入力端子に夫々出力され、１／２クロ
ック周期に遅延されたマンチェスターコード３０４は遅
延マッチングバッファー７０に出力される。このとき、
マンチェスターコード３００は、全てのデータセルの中
央から遷移を発生させ、前記第１フリップフロップ３０
及び第２フリップフロップ４０は夫々クロック端子に入
力する信号の上昇遷移により動作される回路であるた
め、それら第１フリップフロップ３０及び第２フリップ
フロップ４０は各データセルの中央から検出されるエッ
ジ叉は遷移により出力が変換され、各データセルの境界
から表れるエッジ叉は遷移によっては出力が変換されな
い。
【０００６】次いで、前記第１フリップフロップ３０は
前記バッファー１０から入力した反転マンチェスターコ
ード３０２を受け、該コードの上昇遷移から前記遅延素
子２０で３／４クロック周期に遅延して入力するマンチ
ェスターコード３０６をサンプリングし、遷移検出信号
３１０をＳＲフリップフロップ５０のセット端子Ｓに出
力する。且つ、前記第２フリップフロップ４０は、前記
バッファー１０から入力した非反転マンチェスターコー
ド３００を受け、該コード信号の上昇遷移から前記遷移
素子２０で３／４クロック周期に遅延して入力するマン
チェスターコード３０６をサンプリングし、遷移検出信
号を前記ＳＲフリップフロップ５０のリセット端子Ｒに
出力する。
前記バッファー１０から入力した反転マンチェスターコ
ード３０２を受け、該コードの上昇遷移から前記遅延素
子２０で３／４クロック周期に遅延して入力するマンチ
ェスターコード３０６をサンプリングし、遷移検出信号
３１０をＳＲフリップフロップ５０のセット端子Ｓに出
力する。且つ、前記第２フリップフロップ４０は、前記
バッファー１０から入力した非反転マンチェスターコー
ド３００を受け、該コード信号の上昇遷移から前記遷移
素子２０で３／４クロック周期に遅延して入力するマン
チェスターコード３０６をサンプリングし、遷移検出信
号を前記ＳＲフリップフロップ５０のリセット端子Ｒに
出力する。
【０００７】その後、それら第１フリップフロップ３０
及び第２フリップフロップ４０は、次の規則に従い遷移
検出信号を出力するが、例えば、図５に示したような遷
移検出信号１０３を出力する。
及び第２フリップフロップ４０は、次の規則に従い遷移
検出信号を出力するが、例えば、図５に示したような遷
移検出信号１０３を出力する。
【０００８】即ち、（Ａ）、マンチェスターコードの波
形１００において、各クロック周期１０２の中央から検
出した遷移が上昇遷移Ｂで、連続される２コードビット
セルの間、該波形１００の状態がローであると（図中、
矢印１０８で示した条件）、遷移検出信号はハイ状態か
らロー状態に変換される。
形１００において、各クロック周期１０２の中央から検
出した遷移が上昇遷移Ｂで、連続される２コードビット
セルの間、該波形１００の状態がローであると（図中、
矢印１０８で示した条件）、遷移検出信号はハイ状態か
らロー状態に変換される。
【０００９】（Ｂ）、検出した遷移が上昇遷移Ｈで、連
続される２コードビットセルの間、該波形１００の状態
がハイであると（図中矢印１１０で示した条件）、遷移
検出信号は以前の状態を維持する。
続される２コードビットセルの間、該波形１００の状態
がハイであると（図中矢印１１０で示した条件）、遷移
検出信号は以前の状態を維持する。
【００１０】（Ｃ）、検出した遷移が下降遷移Ｂで、連
続される２コードビットセルの間、該波形１００の状態
がローであると（図中矢印１１２で示した条件）、遷移
検出信号は以前の状態を維持する。
続される２コードビットセルの間、該波形１００の状態
がローであると（図中矢印１１２で示した条件）、遷移
検出信号は以前の状態を維持する。
【００１１】（Ｄ）、検出した遷移が下降背にＢで、連
続される２コードビットセルの間、該波形１００の状態
がハイであると（図中矢印１１４で示した条件）、遷移
検出信号はロー状態からハイ状態に変換される。
続される２コードビットセルの間、該波形１００の状態
がハイであると（図中矢印１１４で示した条件）、遷移
検出信号はロー状態からハイ状態に変換される。
【００１２】従って、このような規則に従い、第１フリ
ップフロップ３０は反転されたマンチェスターコード３
０２の上昇遷移であるマンチェスターコード３００の下
降遷移から前記３／４クロック周期に遅延して入力する
マンチェスターコード３０６をサンプリングするとき、
該サンプリングされたデータが”１”であるとマンチェ
スターコード３００は連続される２コードビットセルの
間”１”の状態を維持するようになるため、該第１フリ
ップフロップ３０は遷移検出信号を”０”から”１”に
変換させ（図７に示した信号３１０の３０８支点）、Ｓ
Ｒフリップフロップ５０のセット端子Ｓに出力する。次
いで、該ＳＲフリップフロップ５０は前記検出信号”
１”にセットされ、非反転出力端子Ｑを通ってハイ状態
のＮＲＺコードを出力し、前記第１フリップフロップ３
０をリセットさせるため、該第１フリップフロップ３０
の非反転出力端子Ｑから出力する遷移検出信号は再び”
０”に出力される。
ップフロップ３０は反転されたマンチェスターコード３
０２の上昇遷移であるマンチェスターコード３００の下
降遷移から前記３／４クロック周期に遅延して入力する
マンチェスターコード３０６をサンプリングするとき、
該サンプリングされたデータが”１”であるとマンチェ
スターコード３００は連続される２コードビットセルの
間”１”の状態を維持するようになるため、該第１フリ
ップフロップ３０は遷移検出信号を”０”から”１”に
変換させ（図７に示した信号３１０の３０８支点）、Ｓ
Ｒフリップフロップ５０のセット端子Ｓに出力する。次
いで、該ＳＲフリップフロップ５０は前記検出信号”
１”にセットされ、非反転出力端子Ｑを通ってハイ状態
のＮＲＺコードを出力し、前記第１フリップフロップ３
０をリセットさせるため、該第１フリップフロップ３０
の非反転出力端子Ｑから出力する遷移検出信号は再び”
０”に出力される。
【００１３】且つ、前記マンチェスターコード３００の
下降遷移からサンプリングされたデータが”０”である
と、該マンチェスターコード３００は連続される２コー
ドビットセルの間”１”の状態でないため、第１フリッ
プフロップ３０は”０”の状態を維持して非反転出力端
子Ｑに遷移検出信号”０”を出力する。次いで、第２フ
リップフロップ４０は、非反転マンチェスターコード３
００の上昇遷移から前記３／４クロック周期に遅延して
入力するマンチェスターコード３０６をサンプリングす
るとき、該サンプリングされたデータが”０”である
と、非反転マンチェスターコード３００が連続される２
コードビットセルの間、”０”の状態を維持するように
なるため、前記第１フリップフロップ３０は遷移検出信
号を”１”から”０”に変換した後該反転された遷移検
出信号”１”を（図７の信号３１６の３１４支点）ＳＲ
フリップフロップ５０のリセット端子Ｒに出力する。次
いで、該ＳＲフリップフロップ５０は前記検出信号”
１”にリセットされ反転出力端子Ｑを通ってハイ状態の
信号を出力し、第２フリップフロップ４０をセットさせ
るので該第２フリップフロップ４０の反転出力端子Ｑか
ら出力する遷移検出信号は再び”０”に出力される。
下降遷移からサンプリングされたデータが”０”である
と、該マンチェスターコード３００は連続される２コー
ドビットセルの間”１”の状態でないため、第１フリッ
プフロップ３０は”０”の状態を維持して非反転出力端
子Ｑに遷移検出信号”０”を出力する。次いで、第２フ
リップフロップ４０は、非反転マンチェスターコード３
００の上昇遷移から前記３／４クロック周期に遅延して
入力するマンチェスターコード３０６をサンプリングす
るとき、該サンプリングされたデータが”０”である
と、非反転マンチェスターコード３００が連続される２
コードビットセルの間、”０”の状態を維持するように
なるため、前記第１フリップフロップ３０は遷移検出信
号を”１”から”０”に変換した後該反転された遷移検
出信号”１”を（図７の信号３１６の３１４支点）ＳＲ
フリップフロップ５０のリセット端子Ｒに出力する。次
いで、該ＳＲフリップフロップ５０は前記検出信号”
１”にリセットされ反転出力端子Ｑを通ってハイ状態の
信号を出力し、第２フリップフロップ４０をセットさせ
るので該第２フリップフロップ４０の反転出力端子Ｑか
ら出力する遷移検出信号は再び”０”に出力される。
【００１４】叉、マンチェスターコードの上昇遷移から
サンプリングされたデータが”１”であると、該マンチ
ェスターコード３００は連続される２コードビットセル
の間”０”の状態でないため、第２フリップフロップ４
０は”１”の状態を維持して反転出力端子Ｑを通って”
０”を出力する。これは第２フリップフロップ４０がデ
ータセルの境界に位置した上昇遷移マンチェスターコー
ドをサンプリングするとき発生する。その後、ＳＲフリ
ップフロップ５０は、それら第１フリップフロップ３０
及び第２フリップフロップ４０から出力する遷移検出信
号により動作されてＮＲＺコードを非反転出力し、該非
反転出力されたＮＲＺコードが排他的ＯＲゲート６０の
他方側端子に入力して排他的論理和されたＮＲＺデータ
が出力される。次いで、前記遅延素子２０から１／２ク
ロック周期に遅延して出力されるマンチェスターコード
３０４が遅延マッチングバッファー７０に入力され、該
マッチングバッファー７０は各フリップフロップ３０、
４０、５０から各素子の電波遅延により発生する信号遅
延だけ遅延されたマッチング信号３１７を排他的ＯＲゲ
ート８０の一方側端子に出力し、該排他的ＯＲゲート８
０は前記ＳＲフリップフロップ５０から入力したＮＲＺ
コードと前記遅延マッチングバッファー７０から入力し
たマッチング信号３１７とを論理和し、受信クロック信
号ＲｘＣＬＫを出力する。
サンプリングされたデータが”１”であると、該マンチ
ェスターコード３００は連続される２コードビットセル
の間”０”の状態でないため、第２フリップフロップ４
０は”１”の状態を維持して反転出力端子Ｑを通って”
０”を出力する。これは第２フリップフロップ４０がデ
ータセルの境界に位置した上昇遷移マンチェスターコー
ドをサンプリングするとき発生する。その後、ＳＲフリ
ップフロップ５０は、それら第１フリップフロップ３０
及び第２フリップフロップ４０から出力する遷移検出信
号により動作されてＮＲＺコードを非反転出力し、該非
反転出力されたＮＲＺコードが排他的ＯＲゲート６０の
他方側端子に入力して排他的論理和されたＮＲＺデータ
が出力される。次いで、前記遅延素子２０から１／２ク
ロック周期に遅延して出力されるマンチェスターコード
３０４が遅延マッチングバッファー７０に入力され、該
マッチングバッファー７０は各フリップフロップ３０、
４０、５０から各素子の電波遅延により発生する信号遅
延だけ遅延されたマッチング信号３１７を排他的ＯＲゲ
ート８０の一方側端子に出力し、該排他的ＯＲゲート８
０は前記ＳＲフリップフロップ５０から入力したＮＲＺ
コードと前記遅延マッチングバッファー７０から入力し
たマッチング信号３１７とを論理和し、受信クロック信
号ＲｘＣＬＫを出力する。
【００１５】
【発明が解決しようとする課題】然るに、このような従
来マンチェスターコードのディコーディング装置におい
ては、伝送されたマンチェスターコードに同期を合わす
ためＰＬＬ（PHASE-AOCKED-LOOP）を用いるか、叉は遅
延素子を用いてマンチェスターコードを遅延させるよう
になっているため、チップのサイズが大きくなるという
不都合な点があった。且つ、遅延タイミングを合わす工
程が煩雑になって精度が低下し、生産性の向上を図り得
ないという不都合な点があった。
来マンチェスターコードのディコーディング装置におい
ては、伝送されたマンチェスターコードに同期を合わす
ためＰＬＬ（PHASE-AOCKED-LOOP）を用いるか、叉は遅
延素子を用いてマンチェスターコードを遅延させるよう
になっているため、チップのサイズが大きくなるという
不都合な点があった。且つ、遅延タイミングを合わす工
程が煩雑になって精度が低下し、生産性の向上を図り得
ないという不都合な点があった。
【００１６】
【課題を解決するための手段】本発明の目的は、伝送さ
れる非同期マンチェスターコードをサンプリングして同
期されたマンチェスターコードを求め、該同期マンチェ
スターコードの公差をチェックして同期信号を検出し、
ＮＲＺデータ及び同期受信クロック信号をディコーディ
ングし得る簡単な構造のマンチェスターコードのディコ
ーディング装置を提供しようとするものである。
れる非同期マンチェスターコードをサンプリングして同
期されたマンチェスターコードを求め、該同期マンチェ
スターコードの公差をチェックして同期信号を検出し、
ＮＲＺデータ及び同期受信クロック信号をディコーディ
ングし得る簡単な構造のマンチェスターコードのディコ
ーディング装置を提供しようとするものである。
【００１７】叉、本発明の他の目的は、ＰＬＬ及び遅延
素子を省き、同期マンチェスターコードの公差をチェッ
クして同期信号を検出し、ＮＲＺデータ及び同期受信ク
ロック信号をディコーディングし得る簡単な構造のマン
チェスターコードのディコーディング装置を提供しよう
とするものである。
素子を省き、同期マンチェスターコードの公差をチェッ
クして同期信号を検出し、ＮＲＺデータ及び同期受信ク
ロック信号をディコーディングし得る簡単な構造のマン
チェスターコードのディコーディング装置を提供しよう
とするものである。
【００１８】そして、このような本発明の目的は、伝送
される非同期マンチェスターコードをクロック信号の遷
移に同期させ、各同期マンチェスターコードをサンプリ
ングしてそれらクロック信号を分周し、各同期クロック
信号を算出した後、それら同期マンチェスターコードと
同期クロック信号とを排他的論理和し、各ＮＲＺコード
を算出する第１デコーディング部と、該第１デコーディ
ング部から同期マンチェスターコードを受けて、前記ク
ロック信号によりシフトされたビット値を順次検出し、
マンチェスターコードのビットセル中央からの遷移に対
する公差をチェックする公差チェック部と、該公差チェ
ック部から出力する検出信号に応じて、前記第１デコー
ディング部から入力するＮＲＺコードのうちのいずれか
と、前記第１デコーディング部から入力する同期クロッ
ク信号のうちのいずれかとを選択的に出力するマルチプ
レクサー部と、該マルチプレクサー部から出力するＮＲ
Ｚコードと同期クロック信号とを受け、該同期クロック
信号によりシフトされたＮＲＺコードのビット値を検出
し、同期信号を出力する同期信号検出部と、前記マルチ
プレクサー部から出力するＮＲＺコードおよび同期クロ
ック信号と、前記同期信号検出部から出力する同期信号
とにより、ＮＲＺデータおよび同期受信クロック信号を
算出して出力する第２デコーディング部と、を備えたマ
ンチェスターコードのデコーディング装置を構成するこ
とにより達成される。
される非同期マンチェスターコードをクロック信号の遷
移に同期させ、各同期マンチェスターコードをサンプリ
ングしてそれらクロック信号を分周し、各同期クロック
信号を算出した後、それら同期マンチェスターコードと
同期クロック信号とを排他的論理和し、各ＮＲＺコード
を算出する第１デコーディング部と、該第１デコーディ
ング部から同期マンチェスターコードを受けて、前記ク
ロック信号によりシフトされたビット値を順次検出し、
マンチェスターコードのビットセル中央からの遷移に対
する公差をチェックする公差チェック部と、該公差チェ
ック部から出力する検出信号に応じて、前記第１デコー
ディング部から入力するＮＲＺコードのうちのいずれか
と、前記第１デコーディング部から入力する同期クロッ
ク信号のうちのいずれかとを選択的に出力するマルチプ
レクサー部と、該マルチプレクサー部から出力するＮＲ
Ｚコードと同期クロック信号とを受け、該同期クロック
信号によりシフトされたＮＲＺコードのビット値を検出
し、同期信号を出力する同期信号検出部と、前記マルチ
プレクサー部から出力するＮＲＺコードおよび同期クロ
ック信号と、前記同期信号検出部から出力する同期信号
とにより、ＮＲＺデータおよび同期受信クロック信号を
算出して出力する第２デコーディング部と、を備えたマ
ンチェスターコードのデコーディング装置を構成するこ
とにより達成される。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態に対し
図面を用いて説明する。図１に示したように、本発明に
係るマンチェスターコードのディコーディング装置にお
いては、伝送される非同期マンチェスターコード（manc
hester-code）をクロック信号ＣＬＯＣＫ−Ｒの遷移に
同期させ、各同期マンチェスターコードをサンプリング
してそれらクロック信号ＣＬＯＣＤ−Ｒを分周し、各同
期クロック信号を算出した後、それら同期マンチェスタ
ーコードと同期クロック信号とを排他的論理和し、各Ｎ
ＲＺコードを算出する第１ディコーディング部１００
と、該第１ディコーディング部１００から同期マンチェ
スターコードを受けて、前記クロック信号によりシフト
されたビット値を順次検出し、マンチェスターコードの
ビットセル中央からの遷移に対する公差をチェックする
公差チェック部２００と、該公差チェック部２００から
出力する検出信号により前記第１ディコーディング部１
００から入力するＮＲＺコードと同期クロック信号とを
選択的に出力するマルチプレクサー部３００と、該マル
チプレクサー部３００から出力するＮＲＺコードと同期
クロック信号とを受け、該同期クロック信号によりシフ
トされたＮＲＺコードのビット値を検出して同期信号Ｓ
ＹＮＣを出力する同期信号検出部４００と、前記マルチ
プレクサー部３００から出力するＮＲＺコード及び同期
クロック信号と、前記同期信号検出部４００から出力す
る同期信号ＳＹＮＣとにより、ＮＲＺデータ及び同期受
信クロック信号ＲｘＣＬＫを算出した出力する第２ディ
コーディング部５００と、を備えている。
図面を用いて説明する。図１に示したように、本発明に
係るマンチェスターコードのディコーディング装置にお
いては、伝送される非同期マンチェスターコード（manc
hester-code）をクロック信号ＣＬＯＣＫ−Ｒの遷移に
同期させ、各同期マンチェスターコードをサンプリング
してそれらクロック信号ＣＬＯＣＤ−Ｒを分周し、各同
期クロック信号を算出した後、それら同期マンチェスタ
ーコードと同期クロック信号とを排他的論理和し、各Ｎ
ＲＺコードを算出する第１ディコーディング部１００
と、該第１ディコーディング部１００から同期マンチェ
スターコードを受けて、前記クロック信号によりシフト
されたビット値を順次検出し、マンチェスターコードの
ビットセル中央からの遷移に対する公差をチェックする
公差チェック部２００と、該公差チェック部２００から
出力する検出信号により前記第１ディコーディング部１
００から入力するＮＲＺコードと同期クロック信号とを
選択的に出力するマルチプレクサー部３００と、該マル
チプレクサー部３００から出力するＮＲＺコードと同期
クロック信号とを受け、該同期クロック信号によりシフ
トされたＮＲＺコードのビット値を検出して同期信号Ｓ
ＹＮＣを出力する同期信号検出部４００と、前記マルチ
プレクサー部３００から出力するＮＲＺコード及び同期
クロック信号と、前記同期信号検出部４００から出力す
る同期信号ＳＹＮＣとにより、ＮＲＺデータ及び同期受
信クロック信号ＲｘＣＬＫを算出した出力する第２ディ
コーディング部５００と、を備えている。
【００２０】そして、前記第１ディコーディング部１０
０においては、非同期マンチェスターコードとクロック
信号ＣＬＯＣＫ−Ｒとを受け、該クロック信号の上昇エ
ッジから前記非同期マンチェスターコードをサンプリン
グし、同期マンチェスターコードS-MANCHESTER-1を非反
転出力する第１フリップフロップ１１と、前記クロック
信号ＣＬＯＣＫ−Ｒにより反転出力される同期クロック
信号をホールディングし、１／２分周された同期クロッ
ク信号ＣＬＯＣＫ−１を非反転出力する第２フリップフ
ロップ１２と、前記第１フリップフロップ１１から出力
する同期マンチェスターコードが一方側端子に入力さ
れ、他方側端子に前記第２フリップフロップ１２から出
力する同期クロック信号が入力されて、それらを排他的
論理和しＮＲＺコードＮＲＺ−１を検出する第１排他的
ＯＲゲート１３と、前記非同期マンチェスターコードと
インバーター１４で反転されたクロック信号ＣＬＯＣＫ
−Ｒとを受け、該反転されたクロック信号ＣＬＯＣＫ−
Ｒの上昇エッジから前記非同期マンチェスターコードを
サンプリングし、同期マンチェスターコードS-MANCHEST
ER-２を非反転出力する第３フリップフロップ１５と、
前記クロック信号ＣＬＯＣＫーＲにより反転出力される
同期クロック信号をホールディングし、１／２分周され
た同期クロック信号ＣＬＯＣＫ−２を非反転出力する第
４フリップフロップ１６と、前記第３フリップフロップ
１５から出力する同期マンチェスターコードS-MANCHEST
ER-２が一方側端子に入力され、他方側端子に前記第４
フリップフロップ１６から出力する同期クロック信号Ｃ
ＬＯＣＫ−２が入力されて、それらを排他的論理和して
ＮＲＺコードＮＲＺー２を出力する第２排他的ＯＲゲー
ト１７と、を備えている。
０においては、非同期マンチェスターコードとクロック
信号ＣＬＯＣＫ−Ｒとを受け、該クロック信号の上昇エ
ッジから前記非同期マンチェスターコードをサンプリン
グし、同期マンチェスターコードS-MANCHESTER-1を非反
転出力する第１フリップフロップ１１と、前記クロック
信号ＣＬＯＣＫ−Ｒにより反転出力される同期クロック
信号をホールディングし、１／２分周された同期クロッ
ク信号ＣＬＯＣＫ−１を非反転出力する第２フリップフ
ロップ１２と、前記第１フリップフロップ１１から出力
する同期マンチェスターコードが一方側端子に入力さ
れ、他方側端子に前記第２フリップフロップ１２から出
力する同期クロック信号が入力されて、それらを排他的
論理和しＮＲＺコードＮＲＺ−１を検出する第１排他的
ＯＲゲート１３と、前記非同期マンチェスターコードと
インバーター１４で反転されたクロック信号ＣＬＯＣＫ
−Ｒとを受け、該反転されたクロック信号ＣＬＯＣＫ−
Ｒの上昇エッジから前記非同期マンチェスターコードを
サンプリングし、同期マンチェスターコードS-MANCHEST
ER-２を非反転出力する第３フリップフロップ１５と、
前記クロック信号ＣＬＯＣＫーＲにより反転出力される
同期クロック信号をホールディングし、１／２分周され
た同期クロック信号ＣＬＯＣＫ−２を非反転出力する第
４フリップフロップ１６と、前記第３フリップフロップ
１５から出力する同期マンチェスターコードS-MANCHEST
ER-２が一方側端子に入力され、他方側端子に前記第４
フリップフロップ１６から出力する同期クロック信号Ｃ
ＬＯＣＫ−２が入力されて、それらを排他的論理和して
ＮＲＺコードＮＲＺー２を出力する第２排他的ＯＲゲー
ト１７と、を備えている。
【００２１】且つ、前記公差チェック部２００において
は、前記クロック信号ＣＬＯＣＫーＲを受け緩衝増幅し
て出力するバッファー２１と、前記第１フリップフロッ
プ１１から同期マンチェスターコードS-MANCHESTER-１
を受け、前記バッファー２１から出力するクロック信号
ＣＬＯＣＫーＲにより同期マンチェスターコードS-MANC
HESTER-１のビット値を１ビットずつ順次シフトさせる
第５フリップフロップ２２と、該第５フリップフロップ
２２からシフトされた同期マンチェスターコードを受
け、前記バッファー２１から出力されるクロック信号Ｃ
ＬＯＣＫ−Ｒにより同期マンチェスターコードS-MANCHE
STER-１のビット値を１ビットずつ順次シフトさせる第
６フリップフロップ２３と、該第６フリップフロップ２
３からシフトされた同期マンチェスターコードS-MANCHE
STER-１を受け、前記バッファー２１から出力するクロ
ック信号ＣＬＯＣＫ−Ｒにより同期マンチェスターコー
ドS-MANCHESTER-１のビット値を１ビットずつ順次シフ
トさせる第７フリップフロップ２４と、それら第５フリ
ップフロップ２２、第６フリップフロップ２３及び第７
フリップフロップ２４からシフトされたビット値を受
け、同期マンチェスターコードのデューティ比が公差を
はずれたかのビット値１、１、１を検出するＮＡＮＤゲ
ート２５と、該ＮＡＮＤゲート２５の検出信号を反転す
るインバーター２６と、それら第５フリップフロップ２
２、第６フリップフロップ２３及び第７フリップフロッ
プ２４の非反転端子Ｑからシフトされたビット値を受
け、同期マンチェスターコードがデューティ比の公差を
はずれたかのビット値０、０、０を検出するＮＯＲゲー
ト２７と、前記インバーター２６で反転された検出信号
が一方側端子に入力され、他方側端子に前記ＮＯＲゲー
ト２７から出力する検出信号が入力されて、同期された
マンチェスターコードS-MANCHESTER-１のデューティ比
の公差をチェックするＯＲゲート２８と、該ＯＲゲート
２８の出力信号により電源電圧Ｖｃｃを制御信号に非反
転出力する第８フリップフロップ２９と、を備えてい
る。
は、前記クロック信号ＣＬＯＣＫーＲを受け緩衝増幅し
て出力するバッファー２１と、前記第１フリップフロッ
プ１１から同期マンチェスターコードS-MANCHESTER-１
を受け、前記バッファー２１から出力するクロック信号
ＣＬＯＣＫーＲにより同期マンチェスターコードS-MANC
HESTER-１のビット値を１ビットずつ順次シフトさせる
第５フリップフロップ２２と、該第５フリップフロップ
２２からシフトされた同期マンチェスターコードを受
け、前記バッファー２１から出力されるクロック信号Ｃ
ＬＯＣＫ−Ｒにより同期マンチェスターコードS-MANCHE
STER-１のビット値を１ビットずつ順次シフトさせる第
６フリップフロップ２３と、該第６フリップフロップ２
３からシフトされた同期マンチェスターコードS-MANCHE
STER-１を受け、前記バッファー２１から出力するクロ
ック信号ＣＬＯＣＫ−Ｒにより同期マンチェスターコー
ドS-MANCHESTER-１のビット値を１ビットずつ順次シフ
トさせる第７フリップフロップ２４と、それら第５フリ
ップフロップ２２、第６フリップフロップ２３及び第７
フリップフロップ２４からシフトされたビット値を受
け、同期マンチェスターコードのデューティ比が公差を
はずれたかのビット値１、１、１を検出するＮＡＮＤゲ
ート２５と、該ＮＡＮＤゲート２５の検出信号を反転す
るインバーター２６と、それら第５フリップフロップ２
２、第６フリップフロップ２３及び第７フリップフロッ
プ２４の非反転端子Ｑからシフトされたビット値を受
け、同期マンチェスターコードがデューティ比の公差を
はずれたかのビット値０、０、０を検出するＮＯＲゲー
ト２７と、前記インバーター２６で反転された検出信号
が一方側端子に入力され、他方側端子に前記ＮＯＲゲー
ト２７から出力する検出信号が入力されて、同期された
マンチェスターコードS-MANCHESTER-１のデューティ比
の公差をチェックするＯＲゲート２８と、該ＯＲゲート
２８の出力信号により電源電圧Ｖｃｃを制御信号に非反
転出力する第８フリップフロップ２９と、を備えてい
る。
【００２２】叉、前記マルチプレクサー部３００におい
ては、前記第１ディコーディング部１００の第１及び第
２排他的ＯＲゲート１３、１７から夫々ＮＲＺコードＮ
ＲＺー１、ＮＲＺ−２が入力され、前記公差チェック部
２００から出力される制御信号によりそれらＮＲＺコー
ドＮＲＺー１、ＮＲＺ−２を選択的に出力する第１マル
チプレクサー３１と、前記第１ディコーディング部１０
０の第２フリップフロップ１２及び第４フリップフロッ
プ１６から出力する各同期クロック信号ＣＬＯＣＫ−
１、ＣＬＯＣＫ−２と、前記公差チェック部２００から
出力する制御信号とにより、前記同期クロック信号を選
択的に出力する第２マルチプレクサー３２と、を備えて
いる。
ては、前記第１ディコーディング部１００の第１及び第
２排他的ＯＲゲート１３、１７から夫々ＮＲＺコードＮ
ＲＺー１、ＮＲＺ−２が入力され、前記公差チェック部
２００から出力される制御信号によりそれらＮＲＺコー
ドＮＲＺー１、ＮＲＺ−２を選択的に出力する第１マル
チプレクサー３１と、前記第１ディコーディング部１０
０の第２フリップフロップ１２及び第４フリップフロッ
プ１６から出力する各同期クロック信号ＣＬＯＣＫ−
１、ＣＬＯＣＫ−２と、前記公差チェック部２００から
出力する制御信号とにより、前記同期クロック信号を選
択的に出力する第２マルチプレクサー３２と、を備えて
いる。
【００２３】更に、前記同期信号検出Ｂ４００において
は、前記第２マルチプレクサー３２から出力する同期ク
ロック信号を受け、反転して出力するインバーター４１
と、該インバーター４１で反転された同期クロック信号
により前記第１マルチプレクサー３１から出力するＮＲ
ＺコードＮＲＺ−１のビット値を１ビットずつ順次シフ
トさせる第９フリップフロップ４２と、該第９フリップ
フロップ４２からシフトされたＮＲＺコードＮＲＺー１
のビット値を前記インバーター４１で反転された同期ク
ロック信号により１ビットずつ順次シフトして出力する
第１０フリップフロップ４３と、該第１０フリップフロ
ップ４３でシフトされたビット値が一方側端子に入力さ
れ、他方側端子には前記第９フリップフロップ４２でシ
フトされたビット値が入力されて、それらを否定論理積
し同期ビット値を検出するＮＡＮＤゲート４４と、該Ｎ
ＡＮＤゲート４４の出力を反転するインバーター４５
と、該インバーター４５の出力信号により電源電圧Ｖｃ
ｃを同期信号ＳＹＮＣに出力する第１１フリップフロッ
プ４６と、を備えている。
は、前記第２マルチプレクサー３２から出力する同期ク
ロック信号を受け、反転して出力するインバーター４１
と、該インバーター４１で反転された同期クロック信号
により前記第１マルチプレクサー３１から出力するＮＲ
ＺコードＮＲＺ−１のビット値を１ビットずつ順次シフ
トさせる第９フリップフロップ４２と、該第９フリップ
フロップ４２からシフトされたＮＲＺコードＮＲＺー１
のビット値を前記インバーター４１で反転された同期ク
ロック信号により１ビットずつ順次シフトして出力する
第１０フリップフロップ４３と、該第１０フリップフロ
ップ４３でシフトされたビット値が一方側端子に入力さ
れ、他方側端子には前記第９フリップフロップ４２でシ
フトされたビット値が入力されて、それらを否定論理積
し同期ビット値を検出するＮＡＮＤゲート４４と、該Ｎ
ＡＮＤゲート４４の出力を反転するインバーター４５
と、該インバーター４５の出力信号により電源電圧Ｖｃ
ｃを同期信号ＳＹＮＣに出力する第１１フリップフロッ
プ４６と、を備えている。
【００２４】そして、前記第２ディコーディング部５０
０においては、前記第１マルチプレクサー３１から出力
するＮＲＺコードを受け、前記第１１フロップフロップ
４６から出力する同期信号ＳＹＮＣによりＮＲＺデータ
を出力する第１ラッチ素子５１と、前記第２マルチプレ
クサー３２から出力する同期クロック信号を受け、前記
第１１フリップフロップ４６から出力する同期信号ＳＹ
ＮＣにより同期クロック信号Ｒｘ−ＣＬＫを出力する第
２ラッチ素子５２と、を備えている。
０においては、前記第１マルチプレクサー３１から出力
するＮＲＺコードを受け、前記第１１フロップフロップ
４６から出力する同期信号ＳＹＮＣによりＮＲＺデータ
を出力する第１ラッチ素子５１と、前記第２マルチプレ
クサー３２から出力する同期クロック信号を受け、前記
第１１フリップフロップ４６から出力する同期信号ＳＹ
ＮＣにより同期クロック信号Ｒｘ−ＣＬＫを出力する第
２ラッチ素子５２と、を備えている。
【００２５】且つ、ＣＲＳ信号（CLRRIER SENSE）は、
前記第６フリップフロップ２３のＳＤＮ端子と該第６フ
リップフロップ２３を除いた全てのフリップフロップの
反転ＣＤＮ端子とに共通入力され、該第６フリップフロ
ップ２３の反転ＣＤＮ端子ＣＤＮには電源電圧が入力さ
れる。
前記第６フリップフロップ２３のＳＤＮ端子と該第６フ
リップフロップ２３を除いた全てのフリップフロップの
反転ＣＤＮ端子とに共通入力され、該第６フリップフロ
ップ２３の反転ＣＤＮ端子ＣＤＮには電源電圧が入力さ
れる。
【００２６】このように構成された本発明に係るマンチ
ェスターコードのディコーディング装置の作用を説明す
ると次のようである。先ず、図１及び図２に示したよう
に、伝送路を通って１０Ｍｂｐｓの非同期マンチェスタ
ーコードが受信側に伝送されると、外部から入力するＣ
ＲＳ信号がローレベルからハイレベルに変換され、第６
フリップフロップ２３の反転ＳＤＮ及び第６フリップフ
ロップ２３を除いた全てのフリップフロップの反転ＣＤ
Ｎに入力して、全てのフリップフロップはイネーブル状
態になる。次いで、第１フリップフロップ１１は１０Ｍ
ｂｐｓの非同期マンチェスターコードと２０Ｍｈｚのク
ロック信号ＣＬＯＣＫ−Ｒとを受けて、２０Ｍｈｚのク
ロック信号ＣＬＯＣＫ−Ｒの上昇エッチから該非同期マ
ンチェスターコードをサンプリングし、同期されたマン
チェスターコードS-MANCHESTER-１を出力し、第２フリ
ップフロップ１２は２０Ｍｈｚのクロック信号ＣＬＯＣ
Ｋ−Ｒにより反転出力される同期クロック信号を入力端
子Ｄにホールディングし、１／２分周された１０Ｍｈｚ
の同期クロック信号ＣＬＯＣＫー１を出力する。
ェスターコードのディコーディング装置の作用を説明す
ると次のようである。先ず、図１及び図２に示したよう
に、伝送路を通って１０Ｍｂｐｓの非同期マンチェスタ
ーコードが受信側に伝送されると、外部から入力するＣ
ＲＳ信号がローレベルからハイレベルに変換され、第６
フリップフロップ２３の反転ＳＤＮ及び第６フリップフ
ロップ２３を除いた全てのフリップフロップの反転ＣＤ
Ｎに入力して、全てのフリップフロップはイネーブル状
態になる。次いで、第１フリップフロップ１１は１０Ｍ
ｂｐｓの非同期マンチェスターコードと２０Ｍｈｚのク
ロック信号ＣＬＯＣＫ−Ｒとを受けて、２０Ｍｈｚのク
ロック信号ＣＬＯＣＫ−Ｒの上昇エッチから該非同期マ
ンチェスターコードをサンプリングし、同期されたマン
チェスターコードS-MANCHESTER-１を出力し、第２フリ
ップフロップ１２は２０Ｍｈｚのクロック信号ＣＬＯＣ
Ｋ−Ｒにより反転出力される同期クロック信号を入力端
子Ｄにホールディングし、１／２分周された１０Ｍｈｚ
の同期クロック信号ＣＬＯＣＫー１を出力する。
【００２７】次いで、排他的ＯＲゲート１３の一方側端
子には前記第１フリップフロップ１１から出力する同期
マンチェスターコードS-MANCHESTER-１が入力され、他
方側端子には第２フリップフロップ１２から出力する同
期クロック信号ＣＬＯＣＫ−１が入力されて、排他的論
理和されたＮＲＺコードＮＲＺー１が検出される。次い
で、第３フリップフロップ１５には１０Ｍｂｐｓの非同
期マンチェスターコードとインバーター１４で反転され
た２０Ｍｈｚのクロック信号ＣＬＯＣＫ−Ｒとが入力さ
れ、反転された２０Ｍｈｚのクロック信号ＣＬＯＣＫ−
Ｒの上昇エッジから非同期マンチェスターコードをサン
プリングして同期マンチェスターコードS-MANCHESTER-
２を出力し、第４フリップフロップ１６はそれら反転さ
れた２０Ｍｈｚのクロック信号ＣＬＯＣＫーＲにより反
転出力される同期クロック信号を入力端子Ｄにホールデ
ィングし、１／２分周された１０Ｍｈｚの同期クロック
信号ＣＬＯＣＫ−２を出力する。従って、排他的ＯＲゲ
ート１７の一方側端子には前記第３フリップフロップ１
５から出力する同期マンチェスターコードS-MANCHESTER
-２が入力され、他方側端子には前記第４フリップフロ
ップ１６から出力する同期クロック信号ＣＬＯＣＫ−２
が入力されて、排他的論理和されたＮＲＺコードＮＲＺ
ー２が検出される。
子には前記第１フリップフロップ１１から出力する同期
マンチェスターコードS-MANCHESTER-１が入力され、他
方側端子には第２フリップフロップ１２から出力する同
期クロック信号ＣＬＯＣＫ−１が入力されて、排他的論
理和されたＮＲＺコードＮＲＺー１が検出される。次い
で、第３フリップフロップ１５には１０Ｍｂｐｓの非同
期マンチェスターコードとインバーター１４で反転され
た２０Ｍｈｚのクロック信号ＣＬＯＣＫ−Ｒとが入力さ
れ、反転された２０Ｍｈｚのクロック信号ＣＬＯＣＫ−
Ｒの上昇エッジから非同期マンチェスターコードをサン
プリングして同期マンチェスターコードS-MANCHESTER-
２を出力し、第４フリップフロップ１６はそれら反転さ
れた２０Ｍｈｚのクロック信号ＣＬＯＣＫーＲにより反
転出力される同期クロック信号を入力端子Ｄにホールデ
ィングし、１／２分周された１０Ｍｈｚの同期クロック
信号ＣＬＯＣＫ−２を出力する。従って、排他的ＯＲゲ
ート１７の一方側端子には前記第３フリップフロップ１
５から出力する同期マンチェスターコードS-MANCHESTER
-２が入力され、他方側端子には前記第４フリップフロ
ップ１６から出力する同期クロック信号ＣＬＯＣＫ−２
が入力されて、排他的論理和されたＮＲＺコードＮＲＺ
ー２が検出される。
【００２８】次いで、公差チェック部２００のバッファ
ー２１は２０Ｍｈｚのクロック信号ＣＬＯＣＫ−Ｒを緩
衝増幅して出力し、第５フリップフロップ２２は該バッ
ファー２１からの出力２０Ｍｈｚクロック信号ＣＬＯＣ
Ｋ−Ｒと前記第１フリップフロップ１１からの出力同期
マンチェスターコードS-MANCHESTER-１とを受けて、該
２０Ｍｈｚクロック信号ＣＬＯＣＫ−Ｒの上昇エッジか
ら同期マンチェスターコードS-MANCHESTER-１のビット
値を１ビットずつ順次シフトさせる。且つ、第６フリッ
プフロップ２３は前記バッファー２１から出力する２０
Ｍｈｚのクロック信号により第５フリップフロップ２２
でシフトされた同期マンチェスターコードＳーMANCHEST
ER-1を受けてビット値を１ビットずつ順次シフトさせ
る。叉、第７フリップフロップ２４は前記バッファー２
１から出力する２０Ｍｈｚクロック信号ＣＬＯＣＫ−Ｒ
により第６フリップフロップ２３でシフトされた同期マ
ンチェスターコードS-MANCHESTER-１を受け、ビット値
を１ビットずつ順次シフトさせる。
ー２１は２０Ｍｈｚのクロック信号ＣＬＯＣＫ−Ｒを緩
衝増幅して出力し、第５フリップフロップ２２は該バッ
ファー２１からの出力２０Ｍｈｚクロック信号ＣＬＯＣ
Ｋ−Ｒと前記第１フリップフロップ１１からの出力同期
マンチェスターコードS-MANCHESTER-１とを受けて、該
２０Ｍｈｚクロック信号ＣＬＯＣＫ−Ｒの上昇エッジか
ら同期マンチェスターコードS-MANCHESTER-１のビット
値を１ビットずつ順次シフトさせる。且つ、第６フリッ
プフロップ２３は前記バッファー２１から出力する２０
Ｍｈｚのクロック信号により第５フリップフロップ２２
でシフトされた同期マンチェスターコードＳーMANCHEST
ER-1を受けてビット値を１ビットずつ順次シフトさせ
る。叉、第７フリップフロップ２４は前記バッファー２
１から出力する２０Ｍｈｚクロック信号ＣＬＯＣＫ−Ｒ
により第６フリップフロップ２３でシフトされた同期マ
ンチェスターコードS-MANCHESTER-１を受け、ビット値
を１ビットずつ順次シフトさせる。
【００２９】次いで、それら第５フリップフロップ２
２、第６フリップフロップ２３及び第７フリップフロッ
プ２４でシフトされた同期マンチェスターコードS-MANC
HESTER-１のビット値が全てＮＡＮＤゲート２５に入力
され、該ＮＡＮＤゲート２５は受信されたマンチェスタ
ーコードのデューティ比が公差をはずれた場合、ビット
値１、１、１を検出する。且つ、ゲート２７はそれら第
５フリップフロップ２２、第６フリップフロップ２３及
び第７フリップフロップ２４でシフトされた同期マンチ
ェスターコードS-MANCHESTER-１のビット値を全て受
け、受信されたマンチェスターコードのデューティ比が
公差をはずれた場合、ビット値０、０、０を検出して出
力する。即ち、図３及び図４に示したように、伝送され
た非同期マンチェスターコードのビットセル中央から発
生する遷移が１０ｎｓ先に発生するか、叉は後に発生す
ると、同期マンチェスターコードS-MANCHESTER-１のビ
ット値が１００ｎｓ以上”ハイＨ”叉は”ローＬ”状態
の波形に維持されるため、その場合の１、１、１状態及
び０、０、０状態を検出して、マルチプレクサー部３０
０の出力を制御させ、正しくサンプリングされた同期マ
ンチェスターコードを選択させる。
２、第６フリップフロップ２３及び第７フリップフロッ
プ２４でシフトされた同期マンチェスターコードS-MANC
HESTER-１のビット値が全てＮＡＮＤゲート２５に入力
され、該ＮＡＮＤゲート２５は受信されたマンチェスタ
ーコードのデューティ比が公差をはずれた場合、ビット
値１、１、１を検出する。且つ、ゲート２７はそれら第
５フリップフロップ２２、第６フリップフロップ２３及
び第７フリップフロップ２４でシフトされた同期マンチ
ェスターコードS-MANCHESTER-１のビット値を全て受
け、受信されたマンチェスターコードのデューティ比が
公差をはずれた場合、ビット値０、０、０を検出して出
力する。即ち、図３及び図４に示したように、伝送され
た非同期マンチェスターコードのビットセル中央から発
生する遷移が１０ｎｓ先に発生するか、叉は後に発生す
ると、同期マンチェスターコードS-MANCHESTER-１のビ
ット値が１００ｎｓ以上”ハイＨ”叉は”ローＬ”状態
の波形に維持されるため、その場合の１、１、１状態及
び０、０、０状態を検出して、マルチプレクサー部３０
０の出力を制御させ、正しくサンプリングされた同期マ
ンチェスターコードを選択させる。
【００３０】次いで、ＯＲゲート２８の一方側端子には
前記ＮＡＮＤゲート２５の検出信号がインバーター２６
を通って入力され、他方側端子には前記ＮＯＲゲート２
７からの出力検出信号が入力されて、マンチェスターコ
ードのデューティ比が公差をはずれているかが検出さ
れ、第８フリップフロップ２９のクロック端子に出力さ
れる。次いで、該第８フリップフロップ２９は前記ＯＲ
ゲート２８の検出信号により電源電圧Ｖｃｃを制御信号
としてマルチプレクサー部３００の第１マルチプレクサ
ー３１及び第２マルチプレクサー３２のストローブ端子
Ｓに夫々出力する。即ち、前記ＯＲゲート２８の出力値
が”１”の場合、前記第８フリップフロップ２９は前記
マンチェスターコードの各ビット値を下降エッジから検
出するようにハイレベルの制御信号を非反転出力し、該
ＯＲゲート２８の出力値が０で同期されたマンチェスタ
ーコードのデューティ比が正常の場合は、該マンチェス
ターコードの各ビット値を上昇エッジから検出するよう
にローレベルの制御信号を非反転出力する。
前記ＮＡＮＤゲート２５の検出信号がインバーター２６
を通って入力され、他方側端子には前記ＮＯＲゲート２
７からの出力検出信号が入力されて、マンチェスターコ
ードのデューティ比が公差をはずれているかが検出さ
れ、第８フリップフロップ２９のクロック端子に出力さ
れる。次いで、該第８フリップフロップ２９は前記ＯＲ
ゲート２８の検出信号により電源電圧Ｖｃｃを制御信号
としてマルチプレクサー部３００の第１マルチプレクサ
ー３１及び第２マルチプレクサー３２のストローブ端子
Ｓに夫々出力する。即ち、前記ＯＲゲート２８の出力値
が”１”の場合、前記第８フリップフロップ２９は前記
マンチェスターコードの各ビット値を下降エッジから検
出するようにハイレベルの制御信号を非反転出力し、該
ＯＲゲート２８の出力値が０で同期されたマンチェスタ
ーコードのデューティ比が正常の場合は、該マンチェス
ターコードの各ビット値を上昇エッジから検出するよう
にローレベルの制御信号を非反転出力する。
【００３１】次いで、マルチプレクサー部３００の第１
マルチプレクサー３１の入力端子Ｉ0 には前記排他的Ｏ
Ｒゲート１３から出力したＮＲＺコードＮＲＺ−１が入
力され、他の入力端子Ｉ1 は前記排他的ＯＲゲート１７
から出力したＮＲＺコードＮＲＺ−２が入力され、スト
ローブ端子Ｓには前記第８フリップフロップ２９からの
出力制御信号が入力されて、該第８フリップからの制御
信号がローレベルであると前記２０Ｍｈｚの受信クロッ
ク信号ＣＬＯＣＫ−Ｒの上昇エッジから検出したＮＲＺ
コードＮＲＺ−１を出力し、該第８フリップフロップ２
９からの制御信号がハイレベルであると、前記反転され
た２０Ｍｈｚの受信クロック信号ＣＬＯＣＫ−Ｒの下降
エッジから検出したＮＲＺコードＮＲＺー２を夫々出力
する。且つ、第２マルチプレクサー３２の入力端子には
前記第２フリップフロップ１２から出力した１０Ｍｈｚ
の同期クロック信号ＣＬＯＣＫ−１が入力され、他の入
力端子Ｉ1 には前記第４フリップフロップ１６から出力
した１０Ｍｈｚの同期クロック信号ＣＬＯＣＫ−２が入
力され、ストローブ端子Ｓに前記第８フリップフロップ
からローレベルの制御信号が入力すると、前記同期クロ
ック信号ＣＬＯＣＫ−１を出力し、ストローブ端子Ｓに
ハイレベルの制御信号が入力すると、前記同期クロック
信号ＣＬＯＣＫ−２を夫々出力する。この場合、該スト
ローブ端子Ｓに入力する制御信号がハイレベルである
と、同期ビット検出部４００の第９フリップフロップ４
２は前記第１マルチプレクサー３１から出力するＮＲＺ
コードＮＲＺ−２を入力端子Ｄから受け、前記第２マル
チプレクサー３２から出力する同期クロック信号ＣＬＯ
ＣＫ−２をインバーター４１を通ってクロック端子から
受け、該同期クロック信号ＣＬＯＣＫ−２により前記Ｎ
ＲＺコードＮＲＺ−２のビット値を１ビットずつ順次非
反転出力する。且つ、第１０フリップフロップ４３はイ
ンバーター４１で反転された同期クロック信号ＣＬＯＣ
Ｋ−２をクロック端子から受け、第９フリップフロップ
４２からシフトされたＮＲＺコードＮＲＺ−２のビット
値を順次受けて、前記反転された同期クロック信号ＣＬ
ＯＣＫ−２により前記ＮＲＺコードＮＲＺ−２のビット
値を１ビットずつ順次非反転出力する。次いで、ＮＡＮ
Ｄゲート４４は前記第９フリップフロップ４２から出力
するＮＲＺコードＮＲＺ−２のビット値を一方側端子か
ら受け、前記第１０フリップフロップ４３から出力する
ＮＲＺコードＮＲＺ−２のビット値を他方側端子から受
けて、同期ビット値１、１が検出されるとき、ローレベ
ルの同期ビット検出信号を出力する。次いで、該ローレ
ベルの同期ビット検出信号はインバーター４５でハイレ
ベルに反転された後第１１フリップフロップ４６のクロ
ック端子に入力され、該第１１フリップフロップ４６は
前記インバーター４５の出力にクロッキングされて入力
端子Ｄに印加する電源電圧Ｖｃｃを同期信号ＳＹＮＣと
して第２ディコーディング部５００に非反転出力する。
マルチプレクサー３１の入力端子Ｉ0 には前記排他的Ｏ
Ｒゲート１３から出力したＮＲＺコードＮＲＺ−１が入
力され、他の入力端子Ｉ1 は前記排他的ＯＲゲート１７
から出力したＮＲＺコードＮＲＺ−２が入力され、スト
ローブ端子Ｓには前記第８フリップフロップ２９からの
出力制御信号が入力されて、該第８フリップからの制御
信号がローレベルであると前記２０Ｍｈｚの受信クロッ
ク信号ＣＬＯＣＫ−Ｒの上昇エッジから検出したＮＲＺ
コードＮＲＺ−１を出力し、該第８フリップフロップ２
９からの制御信号がハイレベルであると、前記反転され
た２０Ｍｈｚの受信クロック信号ＣＬＯＣＫ−Ｒの下降
エッジから検出したＮＲＺコードＮＲＺー２を夫々出力
する。且つ、第２マルチプレクサー３２の入力端子には
前記第２フリップフロップ１２から出力した１０Ｍｈｚ
の同期クロック信号ＣＬＯＣＫ−１が入力され、他の入
力端子Ｉ1 には前記第４フリップフロップ１６から出力
した１０Ｍｈｚの同期クロック信号ＣＬＯＣＫ−２が入
力され、ストローブ端子Ｓに前記第８フリップフロップ
からローレベルの制御信号が入力すると、前記同期クロ
ック信号ＣＬＯＣＫ−１を出力し、ストローブ端子Ｓに
ハイレベルの制御信号が入力すると、前記同期クロック
信号ＣＬＯＣＫ−２を夫々出力する。この場合、該スト
ローブ端子Ｓに入力する制御信号がハイレベルである
と、同期ビット検出部４００の第９フリップフロップ４
２は前記第１マルチプレクサー３１から出力するＮＲＺ
コードＮＲＺ−２を入力端子Ｄから受け、前記第２マル
チプレクサー３２から出力する同期クロック信号ＣＬＯ
ＣＫ−２をインバーター４１を通ってクロック端子から
受け、該同期クロック信号ＣＬＯＣＫ−２により前記Ｎ
ＲＺコードＮＲＺ−２のビット値を１ビットずつ順次非
反転出力する。且つ、第１０フリップフロップ４３はイ
ンバーター４１で反転された同期クロック信号ＣＬＯＣ
Ｋ−２をクロック端子から受け、第９フリップフロップ
４２からシフトされたＮＲＺコードＮＲＺ−２のビット
値を順次受けて、前記反転された同期クロック信号ＣＬ
ＯＣＫ−２により前記ＮＲＺコードＮＲＺ−２のビット
値を１ビットずつ順次非反転出力する。次いで、ＮＡＮ
Ｄゲート４４は前記第９フリップフロップ４２から出力
するＮＲＺコードＮＲＺ−２のビット値を一方側端子か
ら受け、前記第１０フリップフロップ４３から出力する
ＮＲＺコードＮＲＺ−２のビット値を他方側端子から受
けて、同期ビット値１、１が検出されるとき、ローレベ
ルの同期ビット検出信号を出力する。次いで、該ローレ
ベルの同期ビット検出信号はインバーター４５でハイレ
ベルに反転された後第１１フリップフロップ４６のクロ
ック端子に入力され、該第１１フリップフロップ４６は
前記インバーター４５の出力にクロッキングされて入力
端子Ｄに印加する電源電圧Ｖｃｃを同期信号ＳＹＮＣと
して第２ディコーディング部５００に非反転出力する。
【００３２】次いで、第２ディコーディング部５００の
ラッチ素子５１は前記第１１フリップフロップ４６から
出力するハイレベルの同期信号ＳＹＮＣにより前記第１
マルチプレクサー３１から出力するＮＲＺコードＮＲＺ
−２を出力してＮＲＺデータを算出し、ラッチ素子５２
は前記第１１フリップフロップ４６から出力するハイレ
ベルの同期信号ＳＹＮＣにより前記第２マルチプレクサ
ー３２から出力する同期クロック信号ＣＬＯＣＫ−２を
出力して同期受信クロック信号Ｒｘ−ＣＬＫを算出し、
システムに必要なＮＲＺデータと同期受信クロック信号
Ｒｘ−ＣＬＫとをＬＡＮ制御部（図示されず）に出力す
る。
ラッチ素子５１は前記第１１フリップフロップ４６から
出力するハイレベルの同期信号ＳＹＮＣにより前記第１
マルチプレクサー３１から出力するＮＲＺコードＮＲＺ
−２を出力してＮＲＺデータを算出し、ラッチ素子５２
は前記第１１フリップフロップ４６から出力するハイレ
ベルの同期信号ＳＹＮＣにより前記第２マルチプレクサ
ー３２から出力する同期クロック信号ＣＬＯＣＫ−２を
出力して同期受信クロック信号Ｒｘ−ＣＬＫを算出し、
システムに必要なＮＲＺデータと同期受信クロック信号
Ｒｘ−ＣＬＫとをＬＡＮ制御部（図示されず）に出力す
る。
【００３３】叉、前記ストローブ端子Ｓに入力する制御
信号がローレベルであると、前記同期ビット検出部４０
０の第９フリップフロップ４２は前記第１マルチプレク
サー３１から出力するＮＲＺコードＮＲＺ−１を入力端
子Ｄから受け、前記第２マルチプレクサー３２から出力
する同期クロック信号ＣＬＯＣＫ−１をインバーター４
１を通ってクロック端子から受けて、該同期クロック信
号ＣＬＯＣＫ−１により前記ＮＲＺコードＮＲＺ−１の
ビット値を１ビットずつ順次非反転出力する。次いで、
第１０フリップフロップ４３はインバーター４１で反転
された同期クロック信号ＣＬＯＣＫ−１をクロック端子
から受け、第９フリップフロップ４２でシフトされたＮ
ＲＺコードＮＲＺ−１のビット値を順次受けて、該反転
された同期クロック信号ＣＬＯＣＫ−１により前記ＮＲ
ＺコードＮＲＺ−１のビット値を１ビットずつ順次非反
転出力する。次いで、ＮＡＮＤゲート４４は前記第９フ
リップフロップ４２から出力するＮＲＺコードＮＲＺ−
１のビット値を一方側端子から受け、前記第１０フリッ
プフロップ４３から出力するＮＲＺコードＮＲＺ−１の
ビット値を他方側端子から受けて、同期ビット値１、１
の検出されるとき、ローレベルの信号を出力する。次い
で、該ローレベルの信号はインバーター４５でハイレベ
ルに反転された後、第１１フリップフロップ４６のクロ
ック端子に入力され、該第１１フリップフロップ４６は
入力されたハイレベル信号により電源電圧Ｖｃｃを同期
検出信号として第２ディコーディング部５００に出力す
る。
信号がローレベルであると、前記同期ビット検出部４０
０の第９フリップフロップ４２は前記第１マルチプレク
サー３１から出力するＮＲＺコードＮＲＺ−１を入力端
子Ｄから受け、前記第２マルチプレクサー３２から出力
する同期クロック信号ＣＬＯＣＫ−１をインバーター４
１を通ってクロック端子から受けて、該同期クロック信
号ＣＬＯＣＫ−１により前記ＮＲＺコードＮＲＺ−１の
ビット値を１ビットずつ順次非反転出力する。次いで、
第１０フリップフロップ４３はインバーター４１で反転
された同期クロック信号ＣＬＯＣＫ−１をクロック端子
から受け、第９フリップフロップ４２でシフトされたＮ
ＲＺコードＮＲＺ−１のビット値を順次受けて、該反転
された同期クロック信号ＣＬＯＣＫ−１により前記ＮＲ
ＺコードＮＲＺ−１のビット値を１ビットずつ順次非反
転出力する。次いで、ＮＡＮＤゲート４４は前記第９フ
リップフロップ４２から出力するＮＲＺコードＮＲＺ−
１のビット値を一方側端子から受け、前記第１０フリッ
プフロップ４３から出力するＮＲＺコードＮＲＺ−１の
ビット値を他方側端子から受けて、同期ビット値１、１
の検出されるとき、ローレベルの信号を出力する。次い
で、該ローレベルの信号はインバーター４５でハイレベ
ルに反転された後、第１１フリップフロップ４６のクロ
ック端子に入力され、該第１１フリップフロップ４６は
入力されたハイレベル信号により電源電圧Ｖｃｃを同期
検出信号として第２ディコーディング部５００に出力す
る。
【００３４】次いで、該第２ディコーディング部５００
のラッチ素子３５１は、前記第１マルチプレクサー３１
から出力したＮＲＺコードＮＲＺ−１を受けて、第１１
フリップフロップ４６から出力するハイレベルの同期信
号ＳＹＮＣにより該ＮＲＺコードＮＲＺ−１を出力して
ＮＲＺデータを算出する。且つ、ラッチ素子５２は前記
第１１フリップフロップ４６から出力したハイレベルの
同期信号ＳＹＮＣにより前記第２マルチプレクサー３２
から入力する同期信号ＣＬＯＣＫー１を出力して同期受
信クロック信号Ｒｘ−ＣＬＫを算出し、従って、システ
ムに必要なＮＲＺデータと同期受信クロック信号Ｒｘ−
ＣＬＫとがＬＡＮ制御部（図示されず）に出力される。
のラッチ素子３５１は、前記第１マルチプレクサー３１
から出力したＮＲＺコードＮＲＺ−１を受けて、第１１
フリップフロップ４６から出力するハイレベルの同期信
号ＳＹＮＣにより該ＮＲＺコードＮＲＺ−１を出力して
ＮＲＺデータを算出する。且つ、ラッチ素子５２は前記
第１１フリップフロップ４６から出力したハイレベルの
同期信号ＳＹＮＣにより前記第２マルチプレクサー３２
から入力する同期信号ＣＬＯＣＫー１を出力して同期受
信クロック信号Ｒｘ−ＣＬＫを算出し、従って、システ
ムに必要なＮＲＺデータと同期受信クロック信号Ｒｘ−
ＣＬＫとがＬＡＮ制御部（図示されず）に出力される。
【００３５】
【発明の効果】以上、説明したように、本発明に係るマ
ンチェスターコードのディコーディング装置において
は、マンチェスターコードに同期を合わすためのＰＬＬ
（PHASE-LOCKED LOOP）及び遅延素子を用いずに、同期
マンチェスターコードの公差をチェックして同期信号を
検出し、ＮＲＺデータ及び同期受信クロック信号をディ
コーディングし得るようになっているため、従来よりも
チップのサイズが縮小され、ＬＡＮコントローラーの要
求する同期信号を迅速正確に検出し得るという効果があ
る。
ンチェスターコードのディコーディング装置において
は、マンチェスターコードに同期を合わすためのＰＬＬ
（PHASE-LOCKED LOOP）及び遅延素子を用いずに、同期
マンチェスターコードの公差をチェックして同期信号を
検出し、ＮＲＺデータ及び同期受信クロック信号をディ
コーディングし得るようになっているため、従来よりも
チップのサイズが縮小され、ＬＡＮコントローラーの要
求する同期信号を迅速正確に検出し得るという効果があ
る。
【図面の簡単な説明】
【図１】本発明に係るマンチェスターコードのディコー
ディング装置ブロック図である。
ディング装置ブロック図である。
【図２】本発明に係る受信された非同期マンチェスター
コードが理想的な遷移を行う場合の各部タイミング図で
ある。
コードが理想的な遷移を行う場合の各部タイミング図で
ある。
【図３】本発明に係る受信された非同期マンチェスター
コードが１０ｎｓ速く遷移する場合の各部タイミング図
である。
コードが１０ｎｓ速く遷移する場合の各部タイミング図
である。
【図４】本発明に係る受信された非同期マンチェスター
コードが１０ｎｓ遅く遷移する場合の各部タイミング図
である。
コードが１０ｎｓ遅く遷移する場合の各部タイミング図
である。
【図５】一般のマンチェスターコードの波形図である。
【図６】従来マンチェスターコードのディコーディング
装置ブロック図である。
装置ブロック図である。
【図７】従来マンチェスターコードの各部タイミング図
である。
である。
１１、１２、１５、１６、２２、２３、２４、２９、４
２、４３、４６、：フリップフロップ １３、１７：排他的ＯＲゲート １４、２６、４１、４５：インバーター ２１：バッファー ２５、４４：ＯＲゲート ２７：ＮＯＲゲート ２８：ＯＲゲート ３１：第１マルチプレクサー ３２：第２マルチプレクサー ５１、５２：ラッチ素子 １００：第１ディコーディング部 ２００：公差チェック部 ３００：マルチプレクサー ４００：同期ビット検出部 ５００：第２ディコーディング部
２、４３、４６、：フリップフロップ １３、１７：排他的ＯＲゲート １４、２６、４１、４５：インバーター ２１：バッファー ２５、４４：ＯＲゲート ２７：ＮＯＲゲート ２８：ＯＲゲート ３１：第１マルチプレクサー ３２：第２マルチプレクサー ５１、５２：ラッチ素子 １００：第１ディコーディング部 ２００：公差チェック部 ３００：マルチプレクサー ４００：同期ビット検出部 ５００：第２ディコーディング部
Claims (13)
- 【請求項１】マンチェスターコードをデコーディングす
る装置であって、 伝送される非同期マンチェスターコードをクロック信号
の遷移に同期させ、各同期マンチェスターコードをサン
プリングしてそれらクロック信号を分周し、各同期クロ
ック信号を算出した後、それら同期マンチェスターコー
ドと同期クロック信号とを排他的論理和し、各ＮＲＺコ
ードを算出する第１デコーディング部と、 該第１デコーディング部から同期マンチェスターコード
を受けて、前記クロック信号によりシフトされたビット
値を順次検出し、マンチェスターコードのビットセル中
央からの遷移に対する公差をチェックする公差チェック
部と、 該公差チェック部から出力する検出信号に応じて、前記
第１デコーディング部から入力するＮＲＺコードのうち
のいずれかと、前記第１デコーディング部から入力する
同期クロック信号のうちのいずれかとを選択的に出力す
るマルチプレクサー部と、 該マルチプレクサー部から出力するＮＲＺコードと同期
クロック信号とを受け、該同期クロック信号によりシフ
トされたＮＲＺコードのビット値を検出し、同期信号を
出力する同期信号検出部と、 前記マルチプレクサー部から出力するＮＲＺコードおよ
び同期クロック信号と、前記同期信号検出部から出力す
る同期信号とにより、ＮＲＺデータおよび同期受信クロ
ック信号を算出して出力する第２デコーディング部と、
を備えたマンチェスターコードのデコーディング装置。 - 【請求項２】前記第１ディコーディング部は、前記受信
クロック信号の上昇エッジから非同期マンチェスターコ
ードをサンプリングし、同期マンチェスターコードを出
力する第１フリップフロップと、 前記受信クロック信号により反転出力される同期クロッ
ク信号をホールディングし、分周された同期クロック信
号を出力する第２フリップフロップと、 前記第１フリップフロップから出力する同期マンチェス
ターコード及び前記第２フリップフロップから出力する
同期クロック信号を受けて、排他的論理和しＮＲＺコー
ドを検出する第１排他的ＯＲゲートと、 前記反転受信クロック信号の上昇エッジから前記非同期
マンチェスターコードをサンプリングし、同期マンチェ
スターコードを出力する第３フリップフロップと、 前記受信クロック信号により反転出力される同期クロッ
ク信号をホールディングし、分周された同期クロック信
号を出力する第４フリップフロップと、 前記第３フリップフロップから出力する同期マンチェス
ターコード及び第４フリップフロップから出力する同期
クロック信号を受け、排他的論理和してＮＲＺコードを
出力する第２排他的ＯＲゲートと、を備えた請求項１記
載のマンチェスターコードのディコーディング装置。 - 【請求項３】前記公差チェック部は、前記受信クロック
信号を受けて緩衝増幅し、出力するバッファーと、 前記第１フリップフロップから同期マンチェスターコー
ドを受けて該バッファー部から出力するクロック信号に
よりビット値を１ビットずつ順次シフトさせる第５フリ
ップフロップと、 該第５フリップフロップからシフトされた同期マンチェ
スターコードを受け、前記バッファーから出力されるク
ロック信号によりビット値を１ビットずつ順次シフトさ
せる第６フリップフロップと、 該第６フリップフロップからシフトされた同期マンチェ
スターコードを受け、前記バッファーから出力するクロ
ック信号により同期マンチェスターコードのビット値を
１ビットずつ順次シフトさせる第７フリップフロップ
と、 それら第５フリップフロップ、第６フリップフロップ及
び第７フリップフロップからシフトされたビット値を受
け、同期マンチェスターコードがデューティ比の公差を
外れたかを検出するＮＡＮＤゲートと、 該ＮＡＮＤゲートから出力した検出信号を反転するイン
バーターと、 それら第５フリップフロップ、第６フリップフロップ及
び第７フリップフロップの非反転端子からシフトされた
ビット値を受け、同期マンチェスターコードがデューテ
ィ比の公差を外れたかを検出するＮＯＲゲートと、 前記インバーターで反転された検出信号及び該ＮＯＲゲ
ートからの出力検出信号を受け、同期されたマンチェス
ターコードのデューティ比の公差をチェックするＯＲゲ
ートと、 該ＯＲゲートの出力信号により電源電圧を受け、前記公
差チェック部から出力する制御信号によりそれらＮＲＺ
コードを制御信号に非反転出力する第８フリップフロッ
プと、を備えた請求項１記載のマンチェスターコードの
ディコーディング装置。 - 【請求項４】前記マルチプレクサー部は、前記第１ディ
コーディング部の第１および第２排他的ＯＲゲートから
それぞれＮＲＺコードを選択的に出力する第１マルチプ
レクサーと、 前記第１ディコーディング部の第２フリップフロップお
よび第４フリップフロップから同期クロック信号を受
け、前記公差チェック部から出力する制御信号により同
期クロック信号を選択的に出力する第２マルチプレクサ
ーと、 を備えた請求項２記載のマンチェスターコードのディコ
ーディング装置。 - 【請求項５】前記同期信号検出部は、前記マルチプレク
サー部から出力する同期クロック信号を反転して出力す
るインバーターと、 該インバーターの反転同期クロック信号により前記マル
チプレクサー部から出力する同期クロック信号を反転し
て出力するインバーターと、 該インバーターの反転同期クロック信号により前記マル
チプレクサー部から出力するＮＲＺコードのビット値を
１ビットずつ順次シフトさせる第９フリップフロップ
と、 該第９フリップフロップからシフトされたＮＲＺコード
のビット値を前記インバーターからの反転同期クロック
信号により１ビットずつ順次シフトさせる第１０フリッ
プフロップと、 該第１０フリップフロップでシフトされたビット値と前
記第９フリップフロップから出力したビット値とを否定
論理積し、同期ビット値を検出するＮＡＮＤゲートと、 該ＮＡＮＤゲートの同期ビット検出信号を反転するイン
バータと、該インバーターの出力信号により電源電圧を
同期信号に出力する第１１フリップフロップと、 を備えた請求項４記載のマンチェスターコードのディコ
ーディング装置。 - 【請求項６】前記第２ディコーディング部は、前記第１
マルチプレクサーから出力するＮＲＺコードを受けて前
記第１１フリップフロップの同期信号によりＮＲＺデー
タを出力する第１ラッチ素子と、前記第２マルチプレク
サーから出力する同期クロック信号を受けて前記第１１
フリップフロップの同期信号により同期クロック信号を
出力する第２ラッチ素子と、を備えた請求項５記載のマ
ンチェスターコードのディコーディング装置。 - 【請求項７】前記同期クロック信号は、受信されたクロ
ック信号が１／２分周された信号である請求項２記載の
マンチェスターコードのディコーディング装置。 - 【請求項８】前記ＮＡＮＤゲートは、前記第５フリップ
フロップ、第６フリップフロップ及び第７フリップフロ
ップからシフトされた１ビット値を受け、ビット値１、
１、１を検出する請求項３記載のマンチェスターコード
のディコーディング装置。 - 【請求項９】前記ＮＯＲゲートは、前記第５フリップフ
ロップ、第６フリップフロップ及び第７フリップフロッ
プからシフトされた１ビット値を受け、ビット値０、
０、０を検出する請求項３記載のマンチェスターコード
のディコーディング装置。 - 【請求項１０】前記第１マルチプレクサーは、前記公差
チェック部からローレベルの制御信号が入力されると前
記第１排他的ＯＲゲートから入力するＮＲＺコードを出
力し、前記公差チェック部からハイレベルの制御信号が
入力されると前記第２排他的ＯＲゲートから入力するＮ
ＲＺコードを出力する請求項４記載のマンチェスターコ
ードのディコーディング装置。 - 【請求項１１】前記第２マルチプレクサーは、前記公差
チェック部からローレベルの制御信号が入力されると前
記第２フリップフロップから入力する同期クロック信号
を出力し、前記公差チェック部からハイレベルの制御信
号が入力されると前記第４フリップフロップから入力す
る同期クロック信号を出力する請求項４記載のマンチェ
スターコードのディコーディング装置。 - 【請求項１２】前記ＮＡＮＤゲートからビット値１、
１、１が検出されたときは、前記同期マンチェスターコ
ードのデューティ比が公差の５０％範囲内をはずれたと
判定する、請求項８記載のマンチェスターコードのディ
コーディング装置。 - 【請求項１３】前記ＮＯＲゲートからビット値０、０、
０が検出されたときは、前記同期マンチェスターコード
のデューティ比が公差の５０％範囲内をはずれたと判定
する、請求項８記載のマンチェスターコードのディコー
ディング装置。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR95P52882 | 1995-12-20 | ||
| KR1019950052882A KR0157923B1 (ko) | 1995-12-20 | 1995-12-20 | 맨체스터코드의 디코딩 장치 |
| US08/587,741 US5748123A (en) | 1995-12-20 | 1996-01-19 | Decoding apparatus for Manchester code |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09246975A JPH09246975A (ja) | 1997-09-19 |
| JP2805604B2 true JP2805604B2 (ja) | 1998-09-30 |
Family
ID=26631498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8030423A Expired - Fee Related JP2805604B2 (ja) | 1995-12-20 | 1996-02-19 | マンチェスターコードのディコーディング装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5748123A (ja) |
| JP (1) | JP2805604B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6987824B1 (en) | 2000-09-21 | 2006-01-17 | International Business Machines Corporation | Method and system for clock/data recovery for self-clocked high speed interconnects |
| GB0202189D0 (en) * | 2002-01-31 | 2002-03-20 | Zarlink Semiconductor Ab | Ultra low power adaptive pulse distance ratio decoder for coded data by feedback of output data |
| US6680679B2 (en) * | 2002-03-01 | 2004-01-20 | Anritsu Company | Method and apparatus for electrical conversion of non-return to zero encoded signal to return to zero encoded signal |
| CN100359834C (zh) * | 2005-07-25 | 2008-01-02 | 深圳市好易通科技有限公司 | 无线数字信令的编码及解码方法 |
| WO2007139424A1 (fr) * | 2006-05-30 | 2007-12-06 | Federalnoe Gosudarstvennoe Unitarnoe Predpriyatie 'rosysky Federalny Yaderny Tstentr - Vserossysky Nauchno-Issledovatelsky Institut Tekhnicheskoi Fiziki Akademika E.I. Zababakhina' | Procédé pour démoduler un signal dans un code manchester |
| US7633414B1 (en) * | 2008-06-27 | 2009-12-15 | Silicon Laboratories Inc. | Circuit and method for Manchester decoding with automatic leading phase discovery and data stream correction |
| US8982999B2 (en) * | 2012-09-30 | 2015-03-17 | Intel Corporation | Jitter tolerant receiver |
| FR2999837B1 (fr) * | 2012-12-14 | 2014-12-05 | Sagem Defense Securite | Procede de demodulation d'au moins une trame constituee d'une succession de bits codes selon un code manchester. |
| CN109861692B (zh) * | 2019-03-04 | 2023-05-23 | 北京瑞源芯科技有限公司 | 高速曼彻斯特编码的解码方法及装置 |
| CN113438052B (zh) * | 2021-06-15 | 2022-09-16 | 深圳市元征未来汽车技术有限公司 | 信号解码方法、装置、电子设备以及存储介质 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3979746A (en) * | 1975-04-28 | 1976-09-07 | The United States Of America As Represented By The Secretary Of The Navy | High-speed Manchester code demodulator |
| US4185273A (en) * | 1977-07-27 | 1980-01-22 | The United States Of America As Represented By The Secretary Of The Navy | Data rate adaptive control device for Manchester code decoders |
| US4292626A (en) * | 1979-08-23 | 1981-09-29 | Her Majesty The Queen In Right Of Canada, As Represented By The Minister Of National Defence | Manchester decoder |
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| GB8506100D0 (en) * | 1985-03-08 | 1985-04-11 | Int Computers Ltd | Decoder |
| GB8606028D0 (en) * | 1986-03-12 | 1986-04-16 | Int Computers Ltd | Decoder |
| US4788605A (en) * | 1987-03-30 | 1988-11-29 | Honeywell Inc. | Receive Manchester clock circuit |
| US4881059A (en) * | 1987-04-30 | 1989-11-14 | American Telephone And Telegraph Company | Manchester code receiver |
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| US5276716A (en) * | 1990-02-15 | 1994-01-04 | Advanced Micro Devices Inc. | Bi-phase decoder phase-lock loop in CMOS |
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-
1996
- 1996-01-19 US US08/587,741 patent/US5748123A/en not_active Expired - Lifetime
- 1996-02-19 JP JP8030423A patent/JP2805604B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09246975A (ja) | 1997-09-19 |
| US5748123A (en) | 1998-05-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980609 |
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| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| S631 | Written request for registration of reclamation of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313631 |
|
| S633 | Written request for registration of reclamation of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313633 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
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| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
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| S631 | Written request for registration of reclamation of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313631 |
|
| S633 | Written request for registration of reclamation of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313633 |
|
| R350 | Written notification of registration of transfer |
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|
| R250 | Receipt of annual fees |
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|
| S111 | Request for change of ownership or part of ownership |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110724 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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