CN115694481A

CN115694481A - 基于延时锁定环路的1.5分频器

Info

Publication number: CN115694481A
Application number: CN202110864348.5A
Authority: CN
Inventors: 钟英权; 李承哲
Original assignee: Jiyiwei Semiconductor Shanghai Co ltd
Current assignee: Jiyiwei Semiconductor Shanghai Co ltd
Priority date: 2021-07-29
Filing date: 2021-07-29
Publication date: 2023-02-03

Abstract

本申请涉及集成电路技术领域，公开了一种基于延时锁定环路的1.5分频器，包括：除1.5分频器和延时锁定环路，所述延时锁定环路包括压控延时单元、鉴相器、低通滤波器和误差放大器。所述除1.5分频器根据一对正相和反相时钟信号输出占空比为1/3，分频比为1.5的分频信号到所述鉴相器和所述压控延时单元，所述压控延时单元将所述分频信号延时一定时间输出到所述鉴相器。所述鉴相器对所述分频信号和延时的分频信号进行逻辑运算形成占空比为1/2的分频信号并转换为一对差分信号输出。所述一对差分信号依次经过所述低通滤波器和所述误差放大器输出到所述压控延时单元。

Description

基于延时锁定环路的1.5分频器

技术领域

本发明一般涉及集成电路技术领域，特别涉及一种基于延时锁定环路的1.5分频器。

背景技术

假设要频率综合器能够产生一个两倍频率范围的信号，那么需要设计一个两倍调谐频率范围的压控振荡器，但是要实现两倍调谐频率范围的压控振荡器一般很难实现，因为压控振荡器中调谐范围和压控振荡器的噪声往往存在着折中关系。在实际设计过程中，一般会需要两个压控振荡器来实现两倍调谐频率的覆盖范围，但是这样会大大增加电路设计的周期和电路所占用的面积。假设能够有一个输出占空比为50％的除1.5分频器，那就可以将压控振荡器的调谐范围减小三分之一，这样就可以通过一个谐振腔就可以满足设计目标。目前实现1.5分频器的方法有以下几种：

1.通过逻辑电路对信号进行三分频，然后对该信号通过基于环形振荡器的锁相环结构来实现2倍频，最终得到1.5分频的功能。环形振荡器的噪声性能很差，不适合使用在高速高精度应用中。并且由于基于锁相环技术的方案需要考虑环形振荡器的调谐范围、锁相环环路的稳定性等问题，大大增加了***的设计复杂度。

2.通过逻辑电路对信号进行三分频，然后通过亚谐波注入锁定的方式实现2分频，同样可以实现1.5分频的功能。但是这种方案以为需要一个额外的谐振腔，大大增加了环路的面积，并且注入锁定技术会带来比较大的spur，这会大大恶化输出信号的固定抖动，同时输出信号比较难实现50％占空比的输出。

3.通过输入时钟信号和三分之一输入时钟频率的信号进行混频，然后对混频得到的信号进行低通滤波可以得到三分之二输入时钟频率的信号，基于混频器结构的1.5分频器会有难以滤除的多余的杂散，大大恶化了输出信号的固定抖动，同时输出信号比较难实现50％占空比的输出，这些缺点限制了方案的广泛应用。

发明内容

本发明的目的在于提供一种基于延时锁定环路的1.5分频器，减小压控振荡器的调谐范围。

本申请公开了一种基于延时锁定环路的1.5分频器，包括：除1.5分频器和延时锁定环路，所述延时锁定环路包括压控延时单元、鉴相器、低通滤波器和误差放大器；

所述除1.5分频器根据一对正相和反相时钟信号输出占空比为1/3，分频比为1.5的分频信号到所述鉴相器和所述压控延时单元，所述压控延时单元将所述分频信号延时一定时间输出到所述鉴相器；

所述鉴相器对所述分频信号和延时的分频信号进行逻辑运算形成占空比为1/2的分频信号并转换为一对差分信号输出；

所述一对差分信号依次经过所述低通滤波器和所述误差放大器输出到所述压控延时单元。

在一个优选例中，所述除1.5分频器包括：

除3分频器，所述除3分频器包括第一触发器、第二触发器和第一与非逻辑，所述一对正相和反相时钟信号均耦合到所述第一触发器和所述第二触发器，所述第一触发器的输出端连接到所述第一与非逻辑的第一输入端，所述第一与非逻辑的输出端连接到所述第二触发器的输入端，所述第二触发器的输出端连接到所述第一与非逻辑的第二输入端和所述第一触发器的输入端；

倍频器，所述倍频器包括第三触发器、锁存器、第一或非逻辑、第二或非逻辑和第三或非逻辑，所述一对正相和反相时钟信号均耦合到所述第三触发器和所述锁存器，所述第一与非逻辑的输出端连接到所述锁存器的输入端，所述锁存器的输出端和所述正相时钟信号耦合到所述第二或非逻辑的两个输入端，所述第二触发器的输出端连接到所述第三触发器的输入端，所述第三触发器的输出端和所述反相时钟信号耦合到所述第一或非逻辑的两个输入端，所述第一或非逻辑的输出端和所述第二或非逻辑的输出端耦合到所述第三或非逻辑的两个输入端，所述第三或非逻辑输出所述占空比为1/3，分频比为1.5的分频信号。

在一个优选例中，所述第一触发器、所述第二触发器和所述第三触发器为D触发器。

在一个优选例中，所述鉴相器包括：第二与非逻辑、第一反相器、第二反相器和单端转差分单元，所述分频信号和所述延时的分频信号分别连接所述第二与非逻辑的两个输入端，所述第二与非逻辑的输出端连接所述第一反相器的输入端，所述第一反相器的输出端连接所述第二反相器的输入端和所述单端转差分单元的输入端，所述第二反相器和所述单端转差分单元分别输出所述一对差分信号。

在一个优选例中，所述鉴相器还包括：第三反相器和第四反相器，所述第三反相器的输入端和所述第四反相器的输出端连接所述第二反相器的输出端，所述第三反相器的输出端和所述第四反相器的输入端连接所述单端转差分单元的输出端。

在一个优选例中，所述低通滤波器提取所述一对差分信号的直流分量，所述差分放大器放大所述一对差分信号的直流分量的差值并输出延时控制信号到所述压控延时单元。

在一个优选例中，所述差分放大器为自动归零放大器、斩波放大器或失调校准放大器。

在一个优选例中，所述压控延时单元包括：第一至第四PMOS晶体管和第一至第四NMOS晶体管，所述第一至第三PMOS晶体管的源极均连接电源端，所述第三PMOS晶体管的栅极连接电源端，所述第一PMOS晶体管的栅极和漏极与所述第二PMOS晶体管的栅极相连并连接所述第一NOMS晶体管的漏极，所述第二和第三PMOS晶体管的漏极均连接所述第四PMOS晶体管的源极，所述第四PMOS晶体管的栅极和所述第四NMOS晶体管的栅极连接所述分频信号，所述第一至第三NMOS晶体管的源极均连接地端，所述第三NMOS晶体管的栅极连接地端，所述第一和第二NMOS晶体管的栅极连接所述延时控制信号，所述第二和第三NMOS晶体管的漏极均连接所述第四NMOS晶体管的源极，所述第四PMOS晶体管的漏极和所述第四NMOS晶体管的漏极连接第五反相器的输入端，所述第五反相器的输出端输出所述延时的分频信号。

在一个优选例中，所述延时控制信号控制所述压控延时单元的偏置电流大小。

在一个优选例中，所述压控延时单元将所述分频信号延时1/6周期。

相对于现有技术，本发明的基于延时锁定环路的1.5分频器具有以下有益效果：

1.由于延时锁定环路的环路稳定性比较好，比较方便设计人员设计，并且延时锁定环路可以有多种实现方式(比如通过数字控制环路来实现，也可以通过模拟控制环路来实现，可以让环路一直工作在背景校准的模式，可以让环路的工作在前向校准的模式)，可以适应不同场景的应用需求。

2.同时基于延时锁定环路的可以使用在高速高精度应用中，由于延时锁定环路中只需要延时单元和鉴相器模块工作在高频下，因此延时锁定环路可以实现很高的工作频率和很低的功耗。

3.通过延时锁定环路可以精确地实现占空比为50％的输出信号。

4.由于只需要调节六分之一的占空比大小，压控延时单元不会引入过多的噪声，因此输出抖动可以比较小。

5.该电路可以使用简单的模拟电路来实现，不需要大面积的无源电容和无源电感，因此大大减小了电路的面积，节约成本。

本说明书中记载了大量的技术特征，分布在各个技术方案中，如果要罗列出本申请所有可能的技术特征的组合(即技术方案)的话，会使得说明书过于冗长。为了避免这个问题，本说明书上述发明内容中公开的各个技术特征、在下文各个实施方式和例子中公开的各技术特征、以及附图中公开的各个技术特征，都可以自由地互相组合，从而构成各种新的技术方案(这些技术方案均应该视为在本说明书中已经记载)，除非这种技术特征的组合在技术上是不可行的。例如，在一个例子中公开了特征A+B+C，在另一个例子中公开了特征A+B+D+E，而特征C和D是起到相同作用的等同技术手段，技术上只要择一使用即可，不可能同时采用，特征E技术上可以与特征C相组合，则，A+B+C+D的方案因技术不可行而应当不被视为已经记载，而A+B+C+E的方案应当视为已经被记载。

附图说明

图1示出了本发明一实施例中基于延时锁定环路的1.5分频器的示意图。

图2示出了本发明一实施例中除1.5分频器的示意图。

图3示出了本发明一实施例中除3分频器示意图。

图4示出了本发明一实施例中倍频器示意图。

图5示出了本发明一实施例中除1.5分频器的波形示意图。

图6示出了本发明一实施例中鉴相器的示意图。

图7示出了本发明一实施例中鉴相器的波形示意图。

图8示出了本发明一实施例中压控延时单元的示意图。

具体实施方式

现在将描述本申请的各个方面和示例。以下描述提供了用于彻底理解和实现这些示例的描述的具体细节。然而，本领域技术人员将理解，可以在没有许多这些细节的情况下实践本申请。

另外，可能未详细示出或描述一些众所周知的结构或功能，以便简明扼要并避免不必要地模糊相关描述。

在下面给出的描述中使用的术语旨在以其最广泛的合理方式解释，即使它与本申请的某些特定示例的详细描述一起使用。以下甚至可以强调某些术语，然而，任何旨在以任何受限制的方式解释的术语将在本详细描述部分中明确且具体地定义。

本申请一实施方式提供了一种基于延时锁定环路的1.5分频器，图1示出了基于延时锁定环路的1.5分频器100的框图示意图。该1.5分频器100包括：除1.5分频器110和延时锁定环路120。所述延时锁定环路120包括压控延时单元121、鉴相器122、低通滤波器123和误差放大器124。除1.5分频器110分别连接到压控延时单元121和鉴相器122。压控延时单元121、鉴相器122、低通滤波器123和误差放大器124依次连接为环路。

所述除1.5分频器110根据一对正相和反相时钟信号clk，clkb输出占空比为1/3，分频比为1.5的分频信号1p5_out到所述鉴相器122和所述压控延时单元121，所述压控延时单元121将所述分频信号1p5_out延时一定时间输出到所述鉴相器122。

所述鉴相器122所述分频信号1p5_out和延时的分频信号1p5_delay进行逻辑运算形成占空比为1/2的分频信号并转换为一对差分信号outp，outn输出。

所述一对差分信号outp，outn依次经过所述低通滤波器123和所述误差放大器124输出到所述压控延时单元121。

在一个实施例中，图2示出了除1.5分频器110的框图，所述除1.5分频器110包括除3分频器111和倍频器112。除3分频器111耦合一对正相和反相时钟信号clk，clkb，产生三路分频信号D1，D2，D3，输出两路分频信号到倍频器112。倍频器112中一对正相和反相时钟信号clk，clkb对两路分频信号进行逻辑运算组成占空比为1/3，分频比1.5的分频信号1p5_out。

在一个实施例中，图3示出了除3分频器111的示意图。所述除3分频器111包括第一触发器1111、第二触发器1112和第一与非逻辑1113，所述一对正相和反相时钟信号clk，clkb均耦合到所述第一触发器1111和所述第二触发器1112，所述第一触发器1111的输出端连接到所述第一与非逻辑1113的第一输入端，所述第一与非逻辑1113的输出端连接到所述第二触发器1112的输入端，所述第二触发器1112的输出端连接到所述第一与非逻辑1113的第二输入端和所述第一触发器1111的输入端。

在一个实施例中，图4示出了倍频器112的示意图。所述倍频器112包括第三触发器1121、锁存器1122、第一或非逻辑1123、第二或非逻辑1124和第三或非逻辑1125，所述一对正相和反相时钟信号clk，clkb均耦合到所述第三触发器1121和所述锁存器1122，所述第一与非逻辑1113的输出端连接到所述锁存器1122的输入端(即，D2路分频信号输出到锁存器1122)，所述锁存器1122的输出端和所述正相时钟信号clk耦合到所述第二或非逻辑1124的两个输入端，所述第二触发器1112的输出端连接到所述第三触发器1121的输入端(即，D3路分频信号输出到第三触发器1121)，所述第三触发器1121的输出端和所述反相时钟信号clkb耦合到所述第一或非逻辑1123的两个输入端，所述第一或非逻辑1123的输出端和所述第二或非逻辑1124的输出端耦合到所述第三或非逻辑1125的两个输入端，所述第三或非逻辑1125输出所述占空比为1/3，分频比为1.5的分频信号1p5_out。图5示出了除1.5分频器110的波形示意图。

在一个实施例中，所述第一触发器1111、所述第二触发器1112和所述第三触发器1121为D触发器。

在一个实施例中，图6示出了鉴相器122的示意图。所述鉴相器122包括第二与非逻辑1221、第一反相器1222、第二反相器12223和单端转差分单元1224。所述分频信号1p5_out和所述延时的分频信号1p5_delay分别连接所述第二与非逻辑1221的两个输入端，所述第二与非逻辑1221的输出端连接所述第一反相器1222的输入端，所述第一反相器1222的输出端连接所述第二反相器1223的输入端和所述单端转差分单元1224的输入端，所述第二反相器1223和所述单端转差分单元1224分别输出所述一对差分信号outp，outn。图7示出了鉴相器122的波形示意图。

在一个实施例中，所述鉴相器122还包括：第三反相器1225和第四反相器1226，所述第三反相器1225的输入端和所述第四反相器1226的输出端连接所述第二反相器1223的输出端，所述第三反相器1225的输出端和所述第四反相器1226的输入端连接所述单端转差分单元1224的输出端。

继续参考图1所示，所述低通滤波器123提取所述一对差分信号outp，outn的直流分量，所述差分放大器124放大所述一对差分信号outp，outn的直流分量的差值并输出延时控制信号Vctrl到所述压控延时单元121。

在一个实施例中，所述差分放大器124为自动归零放大器、斩波放大器或失调校准放大器。假如对误差不敏感也可以用一般的放大器，上述几种只是低失调放大器的典型。

在一个实施例中，图8示出了压控延时单元121的示意图。所述压控延时单元124包括第一PMOS晶体管P1，第二PMOS晶体管P2，第三PMOS晶体管P3，第四PMOS晶体管，第一NMOS晶体管N1，第二NMOS晶体管N2，第三NMOS晶体管N3，第四NMOS晶体管N4和第五反相器1211，所述第一PMOS晶体管P1，第二PMOS晶体管P2和第三PMOS晶体管P3的源极均连接电源端，所述第三PMOS晶体管P3的栅极连接电源端，所述第一PMOS晶体管P1的栅极和漏极与所述第二PMOS晶体管P2的栅极相连并连接所述第一NOMS晶体管N1的漏极，所述第二PMOS晶体管P2和第三PMOS晶体管P3的漏极均连接所述第四PMOS晶体管P4的源极，所述第四PMOS晶体管P4的栅极和所述第四NMOS晶体管N4的栅极连接所述分频信号1p5_out，所述第一NMOS晶体管N1，第二NMOS晶体管N2和第三NMOS晶体管N3的源极均连接地端，所述第三NMOS晶体管N3的栅极连接地端，所述第一NMOS晶体管N1和第二NMOS晶体管N2的栅极连接所述延时控制信号Vctrl，所述第二NMOS晶体管N2和第三NMOS晶体管N3的漏极均连接所述第四NMOS晶体管N4的源极，所述第四PMOS晶体管P4的漏极和所述第四NMOS晶体管N4的漏极连接第五反相器1121的输入端，所述第五反相器1121的输出端输出所述延时的分频信号1p5_delay。

在一个实施例中，所述延时控制信号Vctrl控制所述压控延时单元121的偏置电流大小。

在一个实施例中，所述压控延时单元121将所述分频信号1p5_out延时1/6周期，即，延时的分频信号1p5_delay相对于分频信号1p5_out延时六分之一。

本申请中，将延时锁定环路应用于输出占空比为50％的1.5分频器中，利用延时锁定环路调节1.5分频器的输出占空比到50％。

下面对本申请基于延时锁定环路的1.5分频器的工作过程进行描述。

如图1所示，本电路的架构图由一个分频比为1.5的分频器和一个延时锁定环路组成，其中延时锁定环路包含了压控延时单元，鉴相器，低通滤波器，及误差放大器。当然图中的延时锁定环路也可以通过数字环路控制的方式来实现，本文中只是提供一种延时锁定环路的实施例子。

输出占空比为1/3的、分频比为1.5的分频器如图2中所示。该模块由两部分组成：一部分是除3分频器，另一部分是倍频器。其中图3为除3分频器的具体实现，图4为倍频器的具体实现。首先通过除3分频器产生3分频的信号，然后通过正相和反相时钟分别对两路重定时后的三分频信号进行选择，并且将被时钟选择后的两路信号通过或非逻辑门组成占空比为1/3的1.5分频输出信号，相当于对3分频信号进行倍频。具体各节点的信号波形如图5所示，其中T2,T4,T3,T5是输出信号为1p5_out1的倍频器112中节点的信号。本发明只提供了一种1.5分频的实施案例，当然通过其他逻辑电路来实现1.5分频的功能也是可行的。本发明的主要思想是用延时锁定环路来实现高速输出占空比为50％的1.5分频器应用。本发明可以使用其他的延时锁定环路结构来实现本发明的效果。

鉴相器模块如图6所示，首先将除1.5分频器模块得到的1p5_out信号和该信号延时后的1p5_delay信号进行“与”逻辑操作，这样可以实现将两个三分之一占空比的信号结合成二分之一占空比的信号，然后将信号进行单端转差分，该模块的差分输出信号作为1.5分频器的输出。鉴相器模块的具体波形如图7所示。应当理解，使用在具体电路中采用单端方式实现和采用差分方式实现应该都在本发明的权利保护范围之内。

对单端转差分模块输出的差分信号进行低通滤波得到该信号的直流分量，由此可以获得正相和反相输出信号的占空比信息，将正相和反相信号的直流分量输出到误差放大器的正相和反相输入端，即放大两者的占空比之差。假设正相输出信号的占空比为50％，那么反相输出信号的占空比也为50％,即两者低通后的直流分量相等，实现了输出占空比为50％的功能。

由于误差放大器的失调电压最后会以输出信号的占空比误差的形式体现在延时锁定环路中，因此需要采用低失调电压的误差放大器来减小输出信号的占空比误差，比如自动归零放大器、斩波放大器、失调校准放大器等，但是这也取决于应用场景(比如对输出占空比误差要求不高的应用环境中)。

压控延时单元的具体实现如图8所示，压控延时模块通过控制来实现压控延时单元中的偏置电流的大小，从而实现压控延时单元得延时大小的调整。应当理解，本申请还可以采用其他延时单元的方式来实现，比如采用数字控制的延时单元，以及通过调整延时单元的负载电容或者改变延时单元偏置电流的大小。

本申请中，采用延时单元来实现分频比为1.5的分频器的50％输出占空比的功能。

需要说明的是，在本专利的申请文件中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。本专利的申请文件中，如果提到根据某要素执行某行为，则是指至少根据该要素执行该行为的意思，其中包括了两种情况：仅根据该要素执行该行为、和根据该要素和其它要素执行该行为。多个、多次、多种等表达包括2个、2次、2种以及2个以上、2次以上、2种以上。

可以在本文中使用术语“耦合到”及其派生词。“耦合”可以表示两个或更多个元件直接物理或电接触。然而，“耦合”还可以意味着两个或更多个元件间接地彼此接触，但是仍然彼此协作或相互作用，并且可以意味着一个或多个其他元件在被称为彼此耦合的元素之间耦合或连接。

本说明书包括本文所描述的各种实施例的组合。对实施例的单独提及(例如“一个实施例”或“一些实施例”或“优选实施例”)不一定是指相同的实施例；然而，除非指示为是互斥的或者本领域技术人员很清楚是互斥的，否则这些实施例并不互斥。应当注意的是，除非上下文另外明确指示或者要求，否则在本说明书中以非排他性的意义使用“或者”一词。

在本说明书提及的所有文献都被认为是整体性地包括在本申请的公开内容中，以便在必要时可以作为修改的依据。此外应理解，以上所述仅为本说明书的较佳实施例而已，并非用于限定本说明书的保护范围。凡在本说明书一个或多个实施例的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本说明书一个或多个实施例的保护范围之内。

Claims

1.一种基于延时锁定环路的1.5分频器，其特征在于，包括：除1.5分频器和延时锁定环路，所述延时锁定环路包括压控延时单元、鉴相器、低通滤波器和误差放大器；其中，

2.根据权利要求1所述的基于延时锁定环路的1.5分频器，其特征在于，所述除1.5分频器包括：

3.根据权利要求2所述的基于延时锁定环路的1.5分频器，其特征在于，所述第一触发器、所述第二触发器和所述第三触发器为D触发器。

4.根据权利要求1所述的基于延时锁定环路的1.5分频器，其特征在于，所述鉴相器包括：第二与非逻辑、第一反相器、第二反相器和单端转差分单元，所述分频信号和所述延时的分频信号分别连接所述第二与非逻辑的两个输入端，所述第二与非逻辑的输出端连接所述第一反相器的输入端，所述第一反相器的输出端连接所述第二反相器的输入端和所述单端转差分单元的输入端，所述第二反相器和所述单端转差分单元分别输出所述一对差分信号。

5.根据权利要求4所述的基于延时锁定环路的1.5分频器，其特征在于，所述鉴相器还包括：第三反相器和第四反相器，所述第三反相器的输入端和所述第四反相器的输出端连接所述第二反相器的输出端，所述第三反相器的输出端和所述第四反相器的输入端连接所述单端转差分单元的输出端。

6.根据权利要求1所述的基于延时锁定环路的1.5分频器，其特征在于，所述低通滤波器提取所述一对差分信号的直流分量，所述差分放大器放大所述一对差分信号的直流分量的差值并输出延时控制信号到所述压控延时单元。

7.根据权利要求6所述的基于延时锁定环路的1.5分频器，其特征在于，所述差分放大器为自动归零放大器、斩波放大器或失调校准放大器。

8.根据权利要求6所述的基于延时锁定环路的1.5分频器，其特征在于，所述压控延时单元包括：第一至第四PMOS晶体管和第一至第四NMOS晶体管，所述第一至第三PMOS晶体管的源极均连接电源端，所述第三PMOS晶体管的栅极连接电源端，所述第一PMOS晶体管的栅极和漏极与所述第二PMOS晶体管的栅极相连并连接所述第一NOMS晶体管的漏极，所述第二和第三PMOS晶体管的漏极均连接所述第四PMOS晶体管的源极，所述第四PMOS晶体管的栅极和所述第四NMOS晶体管的栅极连接所述分频信号，所述第一至第三NMOS晶体管的源极均连接地端，所述第三NMOS晶体管的栅极连接地端，所述第一和第二NMOS晶体管的栅极连接所述延时控制信号，所述第二和第三NMOS晶体管的漏极均连接所述第四NMOS晶体管的源极，所述第四PMOS晶体管的漏极和所述第四NMOS晶体管的漏极连接第五反相器的输入端，所述第五反相器的输出端输出所述延时的分频信号。

9.根据权利要求8所述的基于延时锁定环路的1.5分频器，其特征在于，所述延时控制信号控制所述压控延时单元的偏置电流大小。

10.根据权利要求1所述的基于延时锁定环路的1.5分频器，其特征在于，所述压控延时单元将所述分频信号延时1/6周期。