CN111276482A - 半导体存储装置 - Google Patents

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Abstract

实施方式提供一种能够提高可靠性的半导体存储装置。实施方式的半导体存储装置包含：导电层，包含第1部分、及与其电连接的第2部分；第1接触插塞，与第1部分电连接；第1半导体层；第1绝缘层，设置于第2部分与第1半导体层之间、及第1部分与第1半导体层之间；第2接触插塞，在形成有第1绝缘层的区域内与第1半导体层连接；第1配线；及第1存储单元，为了在第1半导体层与第1配线之间存储信息，而设置于与第2部分隔开的位置。

Description

半导体存储装置
[相关申请案]
本申请案享有以日本专利申请案2018-227378号(申请日：2018年12月04日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
本发明的实施方式涉及一种半导体存储装置。
背景技术
作为半导体存储装置，已知有NAND(Not And，与非)型闪速存储器。
发明内容
本发明所要解决的问题是，提供一种能够提高可靠性的半导体存储装置。
实施方式的半导体存储装置包含：导电层，包含沿着第1方向延伸的第1部分、及与第1部分电连接且沿着与第1方向交叉的第2方向延伸的第2部分；第1接触插塞，沿着与第1方向及第2方向交叉的第3方向延伸，且与第1部分电连接；第1半导体层，沿着第2方向延伸；第1绝缘层，设置于第2部分与第1半导体层之间、及第1部分与第1半导体层之间；第2接触插塞，沿着第3方向延伸，且在形成有第1绝缘层的区域内与第1半导体层连接；第1配线，沿着第3方向延伸；及第1存储单元，设置于在第2方向上与第2部分隔开的位置，在第1半导体层与第1配线之间存储信息。
附图说明
图1是第1实施方式的半导体存储装置的框图。
图2是第1实施方式的半导体存储装置所具备的存储单元阵列的立体图。
图3是第1实施方式的半导体存储装置所具备的存储单元阵列的电路图。
图4是表示第1实施方式的半导体存储装置所具备的存储单元阵列中的选择栅极线SGDL的连接的电路图。
图5是表示第1实施方式的半导体存储装置所具备的存储单元阵列中的选择栅极线SGSL的连接的电路图。
图6是第1实施方式的半导体存储装置所具备的存储单元阵列中的半导体层的俯视图。
图7是第1实施方式的半导体存储装置所具备的存储单元阵列中的字线及源极线的俯视图。
图8是第1实施方式的半导体存储装置所具备的存储单元阵列中的位线的俯视图。
图9是表示第1实施方式的半导体存储装置所具备的存储单元阵列中的全局选择栅极线的示意图。
图10是图6的区域RA的放大图。
图11是图6的区域RB的放大图。
图12是沿着图10中的A1-A2的剖视图。
图13是沿着图10中的B1-B2的剖视图。
图14是沿着图10中的C1-C2的剖视图。
图15～图26是表示第1实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。
图27是针对第1实施方式的半导体存储装置，表示读出动作时的各配线的电压的存储单元阵列的电路图。
图28是针对第1实施方式的半导体存储装置，表示读出动作时的各配线的电压的存储单元阵列的俯视图。
图29是针对第1实施方式的半导体存储装置，表示写入动作时的各配线的电压的存储单元阵列的电路图。
图30是针对第1实施方式的半导体存储装置，表示写入动作时的各配线的电压的存储单元阵列的俯视图。
图31是针对第1实施方式的半导体存储装置，表示删除动作时的各配线的电压的存储单元阵列的电路图。
图32是针对第1实施方式的半导体存储装置，表示删除动作时的各配线的电压的存储单元阵列的俯视图。
图33是第2实施方式的第1例的半导体存储装置所具备的存储单元阵列的剖视图。
图34是第2实施方式的第2例的半导体存储装置所具备的存储单元阵列的剖视图。
图35是针对第2实施方式的第2例的半导体存储装置，表示读出动作时的字线的电压的存储单元阵列的剖视图。
图36是表示第3实施方式的半导体存储装置所具备的存储单元阵列中的全局选择栅极线的示意图。
图37是针对第4实施方式的半导体存储装置所具备的存储单元阵列，表示孔HL1的形成方法的图。
具体实施方式
下面，参照附图对实施方式进行说明。此外，在以下的说明中，对于具有大致相同的功能及构成的构成要素，标注相同的符号，重复的说明仅在必要情况下进行。另外，以下所示的各实施方式是例示用来将该实施方式的技术思想具体化的装置或方法，实施方式的技术思想并不将构成零件的材质、形状、构造、配置等特定为下述的材质、形状、构造、配置。实施方式的技术思想可以在权利要求书的范围内，施以各种变更。
1.第1实施方式
对第1实施方式的半导体存储装置进行说明。下面，作为半导体存储装置，列举存储单元晶体管三维积层于半导体衬底上方而成的三维积层型NAND型闪速存储器为例进行说明。
1.1构成
1.1.1半导体存储装置的整体构成
首先，使用图1对半导体存储装置的整体构成进行说明。图1是表示半导体存储装置的基本的整体构成的框图的一个例子。此外，在图1中，利用箭头线表示各块的连接的一部分，但块间的连接并不限定于此。
如图1所示，半导体存储装置1包含输入输出电路10、逻辑控制电路11、状态寄存器12、地址寄存器13、指令寄存器14、序列发生器15、就绪/忙碌电路16、电压产生电路17、存储单元阵列18、行解码器19、感测放大器20、数据寄存器21及列解码器22。
输入输出电路10控制与外部控制器2之间的信号DQ的输入输出。信号DQ例如包含数据DAT、地址ADD及指令CMD。更具体来说，输入输出电路10将从外部控制器2接收到的数据DAT发送到数据寄存器21，将地址ADD发送到地址寄存器13，将指令CMD发送到指令寄存器14。另外，输入输出电路10将从状态寄存器12接收到的状态信息STS、从数据寄存器21接收到的数据DAT、及从地址寄存器13接收到的地址ADD等发送到外部控制器2。
逻辑控制电路11从外部控制器2接收各种控制信号。而且，逻辑控制电路11根据所接收到的控制信号，控制输入输出电路10及序列发生器15。
状态寄存器12临时保存例如写入动作、读出动作及删除动作中的状态信息STS，通知外部控制器2动作是否已正常结束。
地址寄存器13临时保存所接收到的地址ADD。而且，地址寄存器13将行地址RADD传送到行解码器19，将列地址CADD传送到列解码器22。
指令寄存器14临时保存所接收到的指令CMD，并将其传送到序列发生器15。
序列发生器15控制半导体存储装置1整体的动作。更具体来说，序列发生器15根据所接收到的指令CMD，控制例如状态寄存器12、就绪/忙碌电路16、电压产生电路17、行解码器19、感测放大器20、数据寄存器21及列解码器22等，而执行写入动作、读出动作及删除动作等。
就绪/忙碌电路16根据序列发生器15的动作状况，将就绪/忙碌信号RBn发送到外部控制器2。
电压产生电路17根据序列发生器15的控制，产生写入动作、读出动作及删除动作所需的电压，并将所产生的电压供给到例如存储单元阵列18、行解码器19及感测放大器20等。行解码器19及感测放大器20将从电压产生电路17供给来的电压施加到存储单元阵列18内的存储单元晶体管。
存储单元阵列18具备包含与行及列建立有对应关系的多个非易失性存储单元晶体管(下面，也记作“存储单元”)的多个块BLK(BLK0～BLK3)。各个块BLK包含多个存储器单元MU。而且，各个存储器单元MU包含多个存储器集群MG。此外，存储单元阵列18内的块BLK、块BLK内的存储器单元MU、及存储器单元MU内的存储器集群MG的个数任意。关于存储单元阵列18的详情将在下文进行叙述。
行解码器19将行地址RADD解码。行解码器19基于解码结果，对存储单元阵列18施加必要的电压。
感测放大器20在读出动作时，感测从存储单元阵列18读出的数据。而且，感测放大器20将读出数据发送到数据寄存器21。另外，感测放大器20在写入动作时，将写入数据发送到存储单元阵列18。
数据寄存器21具备多个锁存电路。锁存电路临时保存写入数据或读出数据。
列解码器22在例如写入动作、读出动作及删除动作时，将列地址CADD解码，并根据解码结果，选择数据寄存器21内的锁存电路。
1.1.2存储单元阵列的整体构成
接着，使用图2对存储单元阵列18的整体构成进行说明。图2是存储单元阵列18的立体图。此外，在图2的例子中，省略了绝缘层的一部分。
如图2所示，存储单元阵列18包含多个半导体层31、多个字线柱WLP、多条字线WL、多个选择栅极SGD及SGS、多个接触插塞CSGD及CSGS、多条选择栅极线SGDL及SGSL、多条全局选择栅极线GSGDL、多个接触插塞CBL、多条位线BL、多个接触插塞CSL、及源极线SL。
半导体层31与下述1个存储器集群MG对应，作为形成多个存储单元晶体管MC以及选择晶体管ST1及ST2的通道层的工作区域而发挥功能。半导体层31沿着与半导体衬底平行的X方向延伸，在与半导体衬底垂直的Z方向上隔开(隔着未图示的绝缘层)而积层。另外，在Z方向上的各层中，多个半导体层31沿着与半导体衬底平行且与X方向交叉的Y方向排列。
在沿着Y方向配置的多个半导体层31之间，沿着X方向配置有在Z方向上延伸的多个字线柱WLP。换句话来说，沿着X方向配置的多个字线柱WLP、及沿着Z方向积层的多个半导体层31沿着Y方向交替配置。在字线柱WLP的上方，设置有沿着Y方向延伸的字线WL。在半导体层31的同层，字线柱WLP与半导体层31之间设置有阻挡绝缘膜、电荷储存层及隧道绝缘膜。
在1个字线柱WLP与半导体层31交叉的位置，设置有1个存储单元晶体管MC。因此，多个存储单元晶体管MC经由半导体层31，在X方向上连接。换句话来说，多个存储单元晶体管MC的通道在X方向上连接。
在沿着Z方向积层的多个半导体层31的X方向上的一端的附近区域中，设置有贯通沿着Z方向积层的多个半导体层31的接触插塞CBL。接触插塞CBL共通连接于沿着Z方向积层的多个半导体层31。与沿着Y方向配置的多个半导体层31对应地，设置有多个接触插塞CBL。在各接触插塞CBL上，设置有沿着X方向延伸的位线BL。多个接触插塞CBL分别连接于不同的位线BL。
在沿着Z方向积层的多个半导体层31的X方向上的另一端的附近区域中，设置有贯通沿着Z方向积层的多个半导体层31的接触插塞CSL。接触插塞CSL共通连接于沿着Z方向积层的多个半导体层31。与沿着Y方向配置的多个半导体层31对应地，设置有多个接触插塞CSL。在多个接触插塞CSL上，设置有沿着Y方向延伸的源极线SL。多个接触插塞CSL共通连接于源极线SL。
沿着Y方向，在配置于1层的多个半导体层31的X方向上的配置有接触插塞CBL的一端，分别隔着不同的绝缘层形成有个别的选择栅极SGD，形成于同一层的选择栅极SGD共通连接于沿着Y方向延伸的选择栅极线SGDL。由此，半导体层31与选择栅极线SGDL不电连接。同样地，沿着Y方向，在配置于1层的多个半导体层31的X方向上的配置有接触插塞CSL的另一端，分别隔着不同的绝缘层形成有个别的选择栅极SGS，形成于同一层的选择栅极SGS共通连接于沿着Y方向延伸的选择栅极线SGSL。由此，半导体层31与选择栅极线SGSL不电连接。与沿着Z方向积层的多个半导体层31同层地，分别积层有与各层的半导体层31对应的多条选择栅极线SGDL及SGSL。
在沿着Z方向积层的多个半导体层31、多条选择栅极线SGDL的下方，沿着XY平面，形成有多条全局选择栅极线GSGDL。
在选择栅极线SGDL与全局选择栅极线GSGDL的交点，配置有沿着Z方向延伸的接触插塞CSGD。多个接触插塞CSGD沿着Y方向配置。接触插塞CSGD具有与多条选择栅极线SGDL中任一条电连接的连接部。也就是说，接触插塞CSGD将任一条全局选择栅极线GSGDL与任一条选择栅极线SGDL电连接。在图2的例子中，沿着Y方向配置的多个接触插塞CSGD的连接部与各层的选择栅极SGD连接。
在沿着Z方向积层的多个半导体层31、选择栅极线SGSL的下方，沿着XY平面，形成有多条全局选择栅极线GSGSL(未图示)。
在选择栅极线SGSL与全局选择栅极线GSGSL的交点，配置有沿着Z方向延伸的接触插塞CSGS。多个接触插塞CSGS沿着Y方向配置。接触插塞CSGS具有与多条选择栅极线SGSL中任一条电连接的连接部。也就是说，接触插塞CSGS将任一条全局选择栅极线GSGSL与任一条选择栅极线SGSL电连接。
与1条选择栅极线SGDL及SGSL对应地，1个存储器单元MU中包含沿着Y方向配置的多个存储器集群MG(半导体层31)。另外，1个块BLK中包含共同拥有字线柱WLP的多个存储器单元MU。
1.1.3存储单元阵列的电路构成
接着，使用图3～图5对存储单元阵列18的电路构成进行说明。图3是存储单元阵列18的电路图。图4是表示选择栅极线SGDL与全局选择栅极线GSGDL的连接的电路图。图5是表示选择栅极线SGSL与全局选择栅极线GSGSL的连接的电路图。此外，图3的例子表示出了与沿着Z方向积层且共通连接于1个接触插塞CBL的多个半导体层31对应的多个存储器集群MG。图4的例子表示出了与沿着Z方向积层的多条选择栅极线SGDL各者连接的接触插塞CSGD及全局选择栅极线GSGDL。图5的例子表示出了与沿着Z方向积层的多条选择栅极线SGSL各者连接的接触插塞CSGS及全局选择栅极线GSGSL。下面，将与最上层的半导体层31(存储器集群MG)对应的选择栅极线记作SGDL1及SGSL1，将与最下层的半导体层31(存储器集群MG)对应的选择栅极线记作SGDLk(k为2以上的整数)及SGSLk。
如图3所示，存储单元阵列18包含多个存储器集群MG。存储器集群MG各自包含2个存储器串MSa及MSb、以及选择晶体管ST1及ST2。下面，在不限定存储器串MSa及MSb的情况下，记作存储器串MS。
存储器串MSa包含例如4个存储单元晶体管MCa0～MCa3。同样地，存储器串MSb包含例如4个存储单元晶体管MCb0～MCb3。下面，在不限定存储单元晶体管MCa0～MCa3及MCb0～MCb3的情况下，记作存储单元晶体管MC。
存储单元晶体管MC具备控制栅与电荷储存层，非易失地保存数据。此外，存储单元晶体管MC可以为对于电荷储存层使用介电膜的MONOS(Metal-Oxide-Nitride-Oxide-Silicon，金属-氧化物-氮化物-氧化物-硅)型，也可以为对于电荷储存层使用导电膜的浮动栅极(FG)型。另外，存储器串MS各者中包含的存储单元晶体管MC的个数可以为8个、16个、32个、48个、64个、96个、128个等，其数量也可以不作限定。
存储器串MSa中包含的存储单元晶体管MCa0～MCa3串联连接于其电流路径。同样地，存储器串MSb中包含的存储单元晶体管MCb0～MCb3串联连接于其电流路径。存储单元晶体管MCa0及MCb0的漏极共通连接于选择晶体管ST1的源极。存储单元晶体管MCa3及MCb3的源极共通连接于选择晶体管ST2的漏极。此外，存储器集群MG中包含的选择晶体管ST1及ST2的个数任意，只要各自为1个以上即可。
沿着Z方向配置的多个存储器集群MG的存储单元晶体管MC的栅极经由字线柱WLP，共通连接于1条字线WL。更具体来说，例如，沿着Z方向配置的多个存储单元晶体管MCa0的栅极共通连接于字线WLa0。同样地，存储单元晶体管MCa1、MCa2及MCa3的栅极分别连接于字线WLa1、WLa2及WLa3。存储单元晶体管MCb0～MCb3的栅极分别连接于字线WLb0～WLb3。
沿着Z方向配置的多个存储器集群MG的选择晶体管ST1的漏极经由接触插塞CBL，共通连接于1条位线BL。另外，沿着Z方向配置的多个存储器集群MG的选择晶体管ST1的(选择)栅极SGD分别连接于不同的选择栅极线SGDL。更具体来说，例如，与配置于最上层的存储器集群MG对应的选择晶体管ST1的(选择)栅极SGD1连接于选择栅极线SGDL1。与配置于最下层的存储器集群MG对应的选择晶体管ST1的(选择)栅极SGDk连接于选择栅极线SGDLk。
沿着Z方向配置的多个存储器集群MG的选择晶体管ST2的源极经由接触插塞CSL，共通连接于1条源极线SL。另外，沿着Z方向配置的多个存储器集群MG的选择晶体管ST2的(选择)栅极SGS分别连接于不同的选择栅极线SGSL。更具体来说，例如与配置于最上层的存储器集群MG对应的选择晶体管ST2的(选择)栅极SGS1连接于选择栅极线SGSL1，与配置于最上层的存储器集群MG对应的选择晶体管ST2的(选择)栅极SGSk连接于选择栅极线SGSLk。
接着，对选择栅极线SGDL、接触插塞CSGD及全局选择栅极线GSGDL的连接进行说明。下面，将与沿着Z方向积层的多条选择栅极线SGDL1～SGDLk各者对应的接触插塞CSGD分别记作CSGD1～CSGDk，将全局选择栅极线GSGDL记作GSGDL1～GSGDLk。
如图4所示，选择栅极线SGDL1经由接触插塞CSGD1，连接于全局选择栅极线GSGDL1。其他选择栅极线SGDL也同样如此。也就是说，沿着Z方向积层的多条选择栅极线SGDL经由不同的接触插塞CSGD，分别连接于不同的全局选择栅极线GSGDL。
接着，对选择栅极线SGSL、接触插塞CSGS及全局选择栅极线GSGSL的连接进行说明。下面，将与沿着Z方向积层的多条选择栅极线SGSL1～SGSLk各者对应的接触插塞CSGS分别记作CSGS1～CSGSk，将全局选择栅极线GSGSL记作GSGSL1～GSGSLk。
如图5所示，选择栅极线SGSL1经由接触插塞CSGS1，连接于全局选择栅极线GSGSL1。其他选择栅极线SGSL也同样如此。也就是说，沿着Z方向积层的多条选择栅极线SGSL经由不同的接触插塞CSGS，分别连接于不同的全局选择栅极线GSGSL。
1.1.4存储单元阵列的平面构成
接着，对存储单元阵列18的平面构成的一个例子进行说明。
1.1.4.1半导体层及选择栅极线的布局
首先，使用图6对最上层的半导体层31、以及选择栅极线SGDL及SGSL的布局进行说明。图6是最上层的半导体层31、以及选择栅极线SGDL及SGSL的俯视图。此外，在图6的例子中，省略了绝缘层的一部分。
如图6所示，存储单元阵列18包含存储单元区域、SGD区域、SGS区域、与选择栅极线SGDL对应的选择栅极接触区域、及与选择栅极线SGSL对应的选择栅极接触区域。在存储单元区域中，设置有存储单元晶体管MC，也就是说，在存储单元区域中，配置有字线柱WLP。SGD区域在X方向上与存储单元区域相邻而设，作为半导体层31与接触插塞CBL的连接区域而发挥功能。在SGD区域中，设置有选择晶体管ST1。SGS区域在X方向上与存储单元区域相邻而设，作为半导体层31与接触插塞CSL的连接区域而发挥功能。在SGS区域中，设置有选择晶体管ST2。与选择栅极线SGDL对应的选择栅极接触区域在X方向上与BL区域相邻而设，使得接触插塞CSGD与选择栅极线SGDL连接。与选择栅极线SGSL对应的选择栅极接触区域在X方向上与SL区域相邻而设，使得接触插塞CSGS与选择栅极线SGSL连接。此外，存储单元阵列18中包含的存储单元区域、SGD区域、SGS区域、与选择栅极线SGDL对应的选择栅极接触区域、及与选择栅极线SGSL对应的选择栅极接触区域的个数任意。
在存储单元区域中，沿着Y方向配置有在X方向上延伸的多个(在图6的例子中，为12个)半导体层31。在2个半导体层31之间，沿着X方向配置有多个(在图6的例子中，为12个)字线柱WLP。另外，字线柱WLP以在Y方向上成为错位排列的方式配置。例如，字线柱WLP1与WLP2在X方向上相邻而配置，字线柱WLP3在X方向上配置于字线柱WLP1与WLP2之间，在Y方向上配置于与字线柱WLP1及WLP2不同的位置。
在图6的例子中，设置于2个半导体层31之间、沿着X方向配置的12个字线柱WLP中，各为2个地配置于两端的字线柱WLP与虚设存储单元晶体管DMC(下面，也记作“虚设单元”)对应。也就是说，沿着X方向，依次配置有2个虚设存储单元晶体管DMC、8个存储单元晶体管MC、及2个虚设存储单元晶体管DMC。例如，虚设存储单元晶体管DMC用于将在存储单元区域中形成于半导体层31的存储单元晶体管MC的通道区域、以及在SGD区域及SGS区域中形成于半导体层31的选择晶体管ST1及ST2两者电连接时。此外，虚设存储单元晶体管DMC的个数任意，也可以为0个。
在SGD区域中的半导体层31的侧面，隔着栅极氧化膜设置有选择栅极线SGD(详见下文)。
另外，设置有与沿着Y方向配置的多个半导体层31分别连接的多个(在图6的例子中，为12个)接触插塞CBL。在图6的例子中，多个接触插塞CBL以沿着Y方向成为4排(列)错位排列的方式设置。也就是说，将在Y方向上相邻的4个接触插塞CBL一边改变X方向上的位置一边配置而成的4列图案沿着Y方向重复地配置。
对4排错位排列进行说明。例如，对于接触插塞CBL1～CBL4，一边使X方向上的位置依次位移，一边进行配置。更具体来说，与接触插塞CBL1相邻的接触插塞CBL2在X方向上，设置于与接触插塞CBL1不同的位置。与接触插塞CBL2相邻的接触插塞CBL3在X方向上，设置于与接触插塞CBL1及CBL2不同的位置。同样地，与接触插塞CBL3相邻的接触插塞CBL4在X方向上，设置于与接触插塞CBL1、CBL2及CBL3不同的位置。
这时，例如，以在X方向上，接触插塞CBL1与CBL2之间的距离、接触插塞CBL2与接触插塞CBL3之间的距离、及接触插塞CBL3与CBL4之间的距离大体相同的方式，配置接触插塞CBL1～CBL4。
在Y方向上重复这种4排错位排列。例如，在Y方向上与接触插塞CBL4相邻的接触插塞CBL5在X方向上，配置于与接触插塞CBL1相同的位置。
此外，在4排错位排列中，X方向上的接触插塞CBL1～CBL4的位置任意。例如，接触插塞CBL1～CBL4可以在X方向上，隔开相同的间隔而配置，也可以调换X方向上的接触插塞CBL1～CBL4的顺序。另外，接触插塞CBL的配置并不限定于4排错位排列。例如，多个接触插塞CBL可以沿着Y方向成一列配置，也可以为2排以上错位排列。
在SGS区域中的半导体层31的侧面，隔着栅极氧化膜设置有选择栅极线SGSL(详见下文)。
另外，沿着Y方向相邻的2个半导体层31被集束成1个，而共通连接于1个接触插塞CSL。在图6的例子中，2个半导体层31共通连接于1个接触插塞CSL，但并不限定于此。例如，可以在1个半导体层31设置1个接触插塞CSL，也可以使3个以上半导体层31集束，而共通连接于1个接触插塞CSL。
在与选择栅极线SGDL对应的选择栅极接触区域中，沿着Y方向设置有多个接触插塞CSGD。多个接触插塞CSGD贯通沿着Z方向积层的多条选择栅极线SGDL，且电连接于沿着Z方向积层的多条选择栅极线SGDL中任一条。
另外，在与选择栅极线SGDL对应的选择栅极接触区域中，设置有贯通沿着Z方向积层的多条选择栅极线SGDL的多个虚设柱HR。虚设柱HR的配置任意。虚设柱HR由绝缘层形成，且不与其他配线电连接。虚设柱HR在下述蚀刻步骤中，作为形成有空隙时支撑层间绝缘膜的支柱而发挥功能。
同样地，在与选择栅极线SGSL对应的选择栅极接触区域中，沿着Y方向设置有多个接触插塞CSGS。多个接触插塞CSGS贯通沿着Z方向积层的多条选择栅极线SGSL，且电连接于沿着Z方向积层的多条选择栅极线SGSL中任一条。
另外，在与选择栅极线SGSL对应的选择栅极接触区域中，和与选择栅极线SGDL对应的选择栅极接触区域同样地，设置有贯通沿着Z方向积层的多条选择栅极线SGSL的多个虚设柱HR。
1.1.4.2字线及源极线的布局
接着，对字线WL及源极线SL的布局进行说明。图7是字线WL及源极线SL的俯视图。图7的例子表示出了字线WL及源极线SL设置于同层的情况。此外，在图7的例子中，省略了绝缘层的一部分。
如图7所示，在存储单元区域中，沿着X方向配置有在Y方向上延伸的多条(在图7的例子中，为24条)字线WL。字线WL设置于字线柱WLP的上方，且与配置于下方的多个字线柱WLP电连接。图7的例子表示出了X方向上的2条字线WL的间距(间隔)是沿着X方向配置的2个字线柱WLP的间距的1/2的情况。此外，字线WL的间距可以任意设定。例如，字线WL的间距可以是字线柱WLP的间距的1/4。
另外，图7表示出了24条字线WL中各为2条地配置于两端的合计4条字线为虚设字线DWL的情况，但虚设字线DWL的条数及配置任意。例如，虚设字线DWL也可以为0条。
在SGS区域中，设置有沿着Y方向延伸的源极线SL。源极线SL设置于接触插塞CSL上，且与配置于下方的多个接触插塞CSL电连接。
1.1.4.3位线的布局
接着，使用图8对位线BL的布局进行说明。图8是位线BL的俯视图。图8的例子表示出了位线BL设置于字线WL及源极线SL的上方的情况。此外，在图8的例子中，省略了绝缘层的一部分。
如图8所示，沿着X方向延伸的多条(在图8的例子中，为33条)位线BL沿着Y方向配置于字线WL及源极线SL的上方。位线BL设置于接触插塞CBL上，且与配置于下方的多个接触插塞CBL电连接。图8的例子表示出了Y方向上的2条位线BL的间距(间隔)是Y方向上的2个接触插塞CBL的间距的1/4的情况。此外，位线BL的间距可以任意设定。例如，位线BL的间距可以是接触插塞CBL的间距的1/2。
1.1.4.4全局选择栅极线的布局
接着，使用图9对全局选择栅极线GSGDL及GSGSL的布局进行说明。图9是表示存储单元阵列18中的全局选择栅极线GSGDL及GSGSL的配置的示意图。例如，全局选择栅极线GSGDL及GSGSL设置于存储单元阵列18的最下层。此外，在图9的例子中，省略了绝缘层的一部分。
如图9所示，全局选择栅极线GSGDL包含沿着X方向延伸且连接于接触插塞CSGD的第1部分GSGDL_1、以及连接于第1部分GSGDL_1的端部且沿着Y方向延伸的2个第2部分GSGDL_2a及GSGDL_2b。更具体来说，包含连接于第1部分GSGDL_1的一端且沿着Y方向(图9的纸面的上方向)延伸的第2部分GSGDL_2a、及连接于第1部分GSGDL_1的另一端且沿着Y方向(图9的纸面的下方向)延伸的第2部分GSGDL_2b。换句话来说，沿着Y方向延伸的全局选择栅极线GSGDL在X方向上折曲，且连接于接触插塞CSGD。而且，全局选择栅极线GSGDL如果连接于接触插塞CSGD，那么在Y方向上折曲并延伸(下面，将这种形状记作“曲柄形状”)。
在多条全局选择栅极线GSGDL中，多个第1部分GSGDL_1沿着Y方向配置，多个第2部分GSGDL_2a及GSGDL_2b沿着X方向配置。
全局选择栅极线GSGSL也同样如此。
1.1.4.5存储单元区域、SGD区域及选择栅极接触区域的详情
接着，使用图10对存储单元区域、SGD区域、及与选择栅极线SGDL对应的选择栅极接触区域中的存储单元阵列18的平面构成的详情进行说明。图10是图6中的区域RA的放大图。此外，在图10的例子中，省略了绝缘层的一部分。进而，在图10的例子中，为了使说明简化，省略了虚设存储单元晶体管DMC。
如图10所示，在沿着Y方向配置的2个半导体层31之间，设置有存储槽MT，存储槽MT埋入有未图示的绝缘层。
在存储单元区域中的半导体层31的侧面，设置有绝缘层32。绝缘层32作为形成下述绝缘层36(隧道绝缘膜)及电荷储存层35时的蚀刻终止层而发挥功能。
另外，在存储单元区域中，以将存储槽MT分离的方式设置有多个字线柱WLP。字线柱WLP包含沿着Z方向延伸的导电层33、及与导电层33的侧面接触的绝缘层34。绝缘层34作为存储单元晶体管MC的阻挡绝缘膜而发挥功能。
在Y方向上，字线柱WLP与半导体层31之间以将绝缘层32分离的方式设置有电荷储存层35及绝缘层36。绝缘层36作为隧道绝缘膜而发挥功能。更具体来说，在XY平面上，沿着X方向的电荷储存层35的一侧面与字线柱WLP的绝缘层34接触，其他侧面(沿着X方向的另一侧面、及沿着X方向的2个侧面)与绝缘层36接触。而且，绝缘层36的侧面的一部分与半导体层31及绝缘层32接触。
因此，在导电层33与半导体层31之间，从导电层33向半导体层31依次形成有绝缘层34、电荷储存层35及绝缘层36。包含半导体层31的一部分、导电层33的一部分、绝缘层34的一部分、电荷储存层35及绝缘层36的区域(也记作半导体层31与字线柱WLP的交叉区域)作为存储单元晶体管MC而发挥功能。图10的例子中，在1个半导体层31中，半导体层31与设置于图10的纸面下侧的字线柱WLP的交叉区域作为存储单元晶体管MCa而发挥功能，半导体层31与设置于图10的纸面上侧的字线柱WLP的交叉区域作为存储单元晶体管MCb而发挥功能。另外，例如，与1个半导体层31对应的多个存储单元晶体管MCa从SGD区域向SGS区域依次记作MCa0、MCa1、…。存储单元晶体管MCb0、MCb1、…也同样如此。
在SGD区域中，设置有贯通半导体层31的导电层37。导电层37作为接触插塞CBL而发挥功能。在图10的例子中，半导体层31在与导电层37的连接区域中，具有圆形的形状。此外，与导电层37的连接区域中的半导体层31的形状任意。例如，连接区域的形状也可以为多角形。连接区域只要是如下形状即可：加工贯通半导体层31的接触插塞CBL的孔时，能够在XY平面上，确保用来避免由于制造差异等而导致接触插塞CBL的孔从半导体层31溢出的充足的裕度。
在SGD区域中，以包围半导体层31的侧面的方式，设置有绝缘层38，也就是说，设置有与X方向上的半导体层31的端部及沿着X方向的半导体层31的侧面接触的绝缘层38。绝缘层38作为选择晶体管ST1的栅极绝缘膜而发挥功能。绝缘层38的和与半导体层31接触的侧面相对向的侧面与导电层39接触。
导电层39作为选择栅极线SGDL而发挥功能。更具体来说，导电层39包含：第1部分(SGDL)，沿着Y方向延伸；及多个第2部分(SGD)，在SGD区域中，沿着X方向延伸，且沿着X方向的一侧面与绝缘层38接触，端部连接于导电层39的第1部分。
在SGD区域中，包含从存储单元区域到导电层37的半导体层31、绝缘层38、及导电层39的第2部分的区域作为选择晶体管ST1而发挥功能。更具体来说，导电层39的第2部分作为选择晶体管ST1的栅极电极而发挥功能，绝缘层38作为选择晶体管ST1的栅极绝缘膜而发挥功能，在半导体层31形成有选择晶体管ST1的通道。因此，与4排接触插塞CBL对应的选择晶体管ST1的栅极长度各不相同。
在选择栅极接触区域中，设置有贯通导电层39的第1部分的导电层40及绝缘层44。导电层40作为接触插塞CSGD而发挥功能。绝缘层44作为虚设柱HR而发挥功能。导电层40电连接于沿着Z方向积层的导电层39的第1部分中任一个部分。绝缘层42以与导电层40的侧面(下面，也记作“外表面”)接触的方式设置。绝缘层43以与绝缘层42的外表面相接的方式设置。
1.1.4.6存储单元区域、SGS区域及选择栅极接触区域的详情
接着，使用图11对存储单元区域、SGS区域、及与选择栅极线SGSL对应的选择栅极接触区域中的存储单元阵列18的平面构成的详情进行说明。图11是图6中的区域RB的放大图。此外，在图11的例子中，省略了绝缘层的一部分。此外，在图11的例子中，为了使说明简化，省略了虚设存储单元晶体管DMC。
如图11所示，2个半导体层31在SGS区域的附近共通连接，在SGS区域中，设置有贯通半导体层31的导电层45。导电层45作为接触插塞CSL而发挥功能。与图10同样地，在图11的例子中，半导体层31在与导电层45的连接区域中，具有圆形的形状。此外，导电层45也可以由与导电层37(接触插塞CBL)相同的导电材料构成。
在SGS区域中，与绝缘层38同样地，以包围半导体层31的侧面的方式，设置有绝缘层46。绝缘层46作为选择晶体管ST2的栅极绝缘膜而发挥功能。此外，绝缘层46也可以由与绝缘层38相同的绝缘材料构成。
绝缘层46的和与半导体层31接触的侧面相对向的侧面与导电层47接触。导电层47作为选择栅极线SGSL而发挥功能。更具体来说，导电层47包含：第1部分，沿着Y方向延伸；及多个第2部分，在SGS区域中，一侧面与绝缘层46接触，端部与导电层47的第1部分接触。此外，导电层47也可以由与导电层39(选择栅极线SGDL)相同的导电材料构成。
在SGS区域中，包含从存储单元区域到导电层45的半导体层31、绝缘层46、及导电层47的第2部分的区域作为选择晶体管ST2而发挥功能。更具体来说，导电层47的第2部分作为选择晶体管ST2的栅极电极而发挥功能，绝缘层46作为选择晶体管ST2的栅极绝缘膜而发挥功能，在半导体层31形成有选择晶体管ST1的通道。
在选择栅极接触区域中，设置有贯通导电层47的第1部分的导电层49及绝缘层44。导电层49作为接触插塞CSGD而发挥功能。导电层49电连接于沿着Z方向积层的导电层47的第1部分中任一个部分。和与选择栅极线SGDL对应的选择栅极接触区域同样地，以包围导电层49的方式设置有绝缘层42及43。此外，导电层49也可以由与导电层40(接触插塞CSGD)相同的导电材料构成。
1.1.5存储单元阵列的截面构成
接着，对存储单元阵列18的截面构成的一个例子进行说明。
1.1.5.1存储单元区域的截面构成
首先，使用图12对存储单元区域的截面构成进行说明。图12表示出了沿着图10中的A1-A2线的剖视图。
如图12所示，在半导体衬底50上，形成有绝缘层51。对于绝缘层51，例如使用氧化硅(SiO2)。绝缘层51中包含形成于半导体衬底50上的晶体管(未图示)及多个配线层(未图示)。在绝缘层51上，形成有存储单元阵列18。
更具体来说，在绝缘层51上，形成有绝缘层52。绝缘层52作为加工存储槽MT、及用于各种接触插塞等的孔时的蚀刻终止层而发挥功能。绝缘层52只要是能够获得对形成于上层的绝缘层53来说充分的蚀刻选择比的绝缘材料即可，例如使用氮化硅(SiN)等金属氮化物、或氧化铝(AlO)等金属氧化物的单层膜或者混合物或积层构造等。
在绝缘层52上，形成有绝缘层53。例如，对于绝缘层53，使用SiO2。在绝缘层53上，各层间插置有绝缘层53地，例如积层有9层半导体层31。也就是说，在绝缘层52上，例如交替积层有9层绝缘层53与9层半导体层31。此外，半导体层31的积层数任意。对于半导体层31，例如使用多晶硅。
在最上层的半导体层31上，形成有绝缘层54。对于绝缘层54，例如使用SiO2。
形成有贯通绝缘层54以及交替积层的9层半导体层31及9层绝缘层53从而底面到达绝缘层52的孔AH。在孔AH内，形成有字线柱WLP。在孔AH的侧面及底面，形成有绝缘层34，孔AH的内部埋入有导电层33。在绝缘层34与半导体层31之间，形成有与绝缘层34的侧面接触的电荷储存层35、及设置于电荷储存层35与半导体层31之间的绝缘层36。
对于导电层33，使用导电材料。导电材料例如可以为金属材料，也可以为添加有杂质的半导体材料。
对于绝缘层34，使用绝缘材料。关于绝缘材料，例如使用铝(Al)、铪(Hf)、钛(Ti)、锆(Zr)及镧(La)等的氧化物或氮化物等高介电常数膜，或者硅氧化物或硅氮氧化物等高耐压膜，或者它们的混合物或积层膜等。
对于电荷储存层35，例如使用硅，但也可以使用氮化硅、氮化钽(TaN)、氮化钛(TiN)等金属氮化物，钨(W)、钌(Ru)等的金属硅化合物、混合有金属微粒子的硅或绝缘膜等混合物或积层膜等。
对于绝缘层36，例如使用氧化硅(SiO2)、氮化硅(SiN)或氮氧化硅(SiON)的混合物或积层膜等。
另外，形成有贯通绝缘层54以及交替积层的9层半导体层31及9层绝缘层53从而底面到达绝缘层52的存储槽MT。存储槽MT内的内部埋入有绝缘层55。对于绝缘层55，例如使用SiO2。
在绝缘层55与半导体层31之间，形成有绝缘层32。对于绝缘层32，例如使用SiO2。
1.1.5.2SGD区域的截面构成
接着，使用图13对SGD区域的截面构成进行说明。图13表示出了沿着图10中的B1-B2线的剖视图。
如图13所示，与图12同样地，在绝缘层52上，例如交替积层有9层绝缘层53与9层半导体层31，在最上层的半导体层31上，形成有绝缘层54。
形成有贯通绝缘层54以及交替积层的9层半导体层31及9层绝缘层53从而底面到达绝缘层52的孔BH。在孔BH内，形成有接触插塞CBL。孔BH的内部埋入有导电层37。对于导电层37，使用导电材料。导电材料例如可以为金属材料，也可以为添加有杂质的半导体材料。
在SGD区域中，绝缘层55与半导体层31之间形成有与绝缘层55的侧面接触的导电层39、及设置于导电层39与半导体层31之间的绝缘层38。对于导电层39，使用导电材料。导电材料例如可以为金属材料，也可以为添加有杂质的Si等半导体。对于绝缘层38，例如使用SiO2。
1.1.5.3选择栅极接触区域的截面构成
接着，使用图14对与选择栅极线SGDL对应的选择栅极接触区域的截面构成进行说明。图14表示出了沿着图10中的C1-C2线的剖视图。
如图14所示，在绝缘层51的上表面附近，形成有沿着X方向延伸的多个导电层60。导电层60作为全局选择栅极线GSGDL而发挥功能。对于导电层60，例如使用金属材料、或添加有杂质的半导体等。
在绝缘层52上，例如交替积层有9层绝缘层53与9层导电层39。导电层39形成于与半导体层31相同的层。在最上层的导电层39上，形成有绝缘层54。
形成有贯通绝缘层54从而底面到达所积层的导电层39中任一层的多个孔HL1。在各导电层39上，形成有至少1个以上孔HL1。由此，孔HL1的个数为导电层39的层数以上。图14的例子表示出了底面到达从上层数第3层导电层39的孔HL1、底面达到从上层数第4层导电层39的孔HL1、及底面到达从上层数第5层导电层39的孔HL1。
在孔HL1的侧面及底面的一部分，形成有绝缘层43。对于绝缘层43，例如使用SiN。另外，在孔HL1内，形成有侧面与绝缘层43接触的绝缘层42。对于绝缘层42，例如使用SiO2。
形成有将孔HL1内贯通从而底面到达导电层60的孔HL2。在孔HL2的侧面的一部分，形成有绝缘层41，孔HL2的内部埋入有导电层40。
在孔HL1的底面附近，绝缘层43的一部分被去除，在导电层40，形成有向侧面突出的连接部57。连接部57的底面连接于导电层39。也就是说，导电层40(接触插塞CSGD)的底面电连接于导电层60(全局选择栅极线GSGDL)，且经由突出的连接部57，电连接于任一层导电层39(选择栅极线SGDL)。
例如，连接部57的上表面的高度位置低于设置于上方的导电层39的底面。
1.2存储单元阵列的制造方法
接着，使用图15～图30对存储单元阵列18的制造方法进行说明。图15～图26分别表示出了制造步骤中的最上层的半导体层31的上表面(半导体层上表面)、沿着A1-A2线的截面(A1-A2截面)、沿着B1-B2线的截面(B1-B2截面)、沿着C1-C2线的截面(C1-C2截面)、及沿着D1-D2线的截面(D1-D2截面)中某一个面。此外，在图15～图26的例子中，为了使说明简化，省略了SGS区域及与选择栅极线SGSL对应的选择栅极接触区域的制造方法，但SGD区域及与选择栅极线SGDL对应的阶梯区域相同，例如，同时形成。
如图15所示，首先，在半导体衬底50上，依次积层绝缘层51及52，在绝缘层52上，交替积层例如9层绝缘层53及9层半导体层31。然后，在最上层的半导体层31上，形成绝缘层54。
接着，在选择栅极接触区域中，通过干式蚀刻，形成贯通绝缘层51、9层半导体层31及9层绝缘层53从而底面到达绝缘层52的虚设柱HR的孔。
接着，执行将虚设柱HR附近的半导体层31的蚀刻速率增大的处理之后，向虚设柱HR的孔中埋入绝缘层44。对于绝缘层44，例如使用SiO2。
如图16所示，通过干式蚀刻，形成贯通绝缘层51、9层半导体层31及9层绝缘层53从而底面到达绝缘层52的存储槽MT。
如图17所示，通过湿式蚀刻，从开口的存储槽MT的侧面蚀刻半导体层31的一部分，而形成凹槽区域RS2。
接着，向凹槽区域RS2中埋入绝缘层32。更具体来说，形成共形的绝缘层32之后，将存储槽MT的侧面及底面、以及绝缘层54上的绝缘层32去除，而仅在凹槽区域RS2，形成绝缘层32。
接着，向存储槽MT内埋入绝缘层55。
如图18所示，通过干式蚀刻，将绝缘层55的一部分去除，而形成孔AH。
如图19所示，在孔AH的周边，形成绝缘层36及电荷储存层35。
更具体来说，首先，通过湿式蚀刻，将孔AH周边的绝缘层32去除。
接着，在露出的半导体层31的侧面，形成绝缘层36。接着，形成电荷储存层35，并向将绝缘层32的一部分去除而形成的凹槽区域RS3中埋入。
更具体来说，形成共形的电荷储存层35。
将孔AH的侧面及底面、以及绝缘层54上的电荷储存层35去除，而仅在凹槽区域RS3，形成电荷储存层35。
如图20所示，在孔AH的底面及侧面形成绝缘层34之后，向孔AH内部埋入导电层33。
如图21所示，在SGD区域(及未图示的SGS区域)中，将存储槽MT内的绝缘层54去除，而形成孔AH2。
如图22所示，在SGD区域(孔AH2区域)中，例如，通过湿式蚀刻将绝缘层32去除，而形成凹槽区域RS4。
接着，将露出于孔AH2侧面的半导体层31去除，但要以SGD区域的半导体层31残留，虚设柱HR附近的半导体层31不残存的方式，调整蚀刻量。虚设柱HR内的绝缘层44成为支撑，即便在沿着Z方向积层的多个绝缘层53的层间形成有空隙AG，也能够抑制图案崩塌。
如图23所示，在SGD区域中的露出于凹槽区域RS4的半导体层31的侧面，形成绝缘层38。
如图24所示，形成导电层39。
更具体来说，以向虚设柱HR周边的空隙AG及凹槽区域RS4中埋入的方式，形成导电层39。
接着，将存储槽MT的侧面(绝缘层53的侧面)及底面、以及绝缘层54上的导电层39去除。
如图25所示，向SGD区域的存储槽MT(孔AH2)中埋入绝缘层55。
如图26所示，形成接触插塞CBL。
更具体来说，在SGD区域中，形成贯通绝缘层54、9层半导体层31及9层绝缘层53从而底面到达绝缘层52的孔BH，并向内部埋入导电层37。
1.3读出动作中的各配线的电压
接着，使用图27及图28对读出动作中的各配线的电压进行说明。图27的例子是沿着Z方向积层且共通连接于1个接触插塞CBL的多个存储器集群MG的电路图，表示出了选择与最下层的选择栅极线SGDLk对应的存储器集群MG内的存储单元晶体管MCa1作为读出对象的情况。图28的例子是表示选择栅极线SGDLk及其对应的半导体层31的上表面以及字线WL的上表面的示意图。在图28的例子中，为了使说明简化，对1个半导体层31与1个接触插塞CSL对应的情况进行说明。
如图27所示，行解码器19对与被选择的存储器集群MG对应的选择栅极线SGDLk及SGSLk，分别施加栅极电位Vsgd_readselect及Vsgs_readselect。电位Vsgd_readselect及Vsgs_readselect是对于使该选择晶体管成为接通状态来说适当的电位。另外，行解码器19对与非选择的存储器集群MG对应的其他选择栅极线SGDL1～SGDL(k－1)施加栅极电位Vsgd_readunselect，对选择栅极线SGSL1～SGSL(k－1)施加栅极电位Vsgs_readunselect。电位Vsgd_readunselect及Vsgs_readunselect是对于使该选择晶体管成为断开状态来说适当的电位。由此，与被选择的存储器集群MG对应的选择晶体管ST1及ST2成为接通状态，与非选择的存储器集群MG对应的选择晶体管ST1及ST2成为断开状态。
行解码器19对与被选择的存储单元晶体管MCa1对应的选择字线WLa1施加读出电位Vsense。电位Vsense是与读出对象数据的阈值电平相应的电位。例如，在存储单元晶体管MCa1的阈值低于电位Vsense的情况下，存储单元晶体管MCa1成为接通状态，在高于电位Vsense的情况下，存储单元晶体管MCa1成为断开状态。
行解码器19在包含被选择的存储单元晶体管MCa1的存储器串MSa中，对与非选择的存储单元晶体管MCa0、MCa2及MCa3分别对应的字线WLa0、WLa1及WLa3施加电位Vread。电位Vread是无论存储单元晶体管MC的阈值为多少，都使存储单元晶体管MC成为接通状态的电位。也有电位Vread在非选择单元中一律相同的情况，但也有根据各个存储单元的阈值或相对于选择存储单元的位置等而个别调整成适当的值的情况。
另外，行解码器19在不包含存储单元晶体管MCa1的存储器串MSb中，对与非选择的存储单元晶体管MCb0～MCb3分别对应的字线WLb0～WLb3施加电位Vcounter。电位Vcounter是无论存储单元晶体管MC的阈值为多少，都使存储单元晶体管MC成为切断状态的电位。例如，电位Vcounter也可以为负电压。
在该状态下，感测放大器20对作为读出对象的位线BL施加电位Vbl_read。另外，对源极线SL施加电位Vsl_read。
如图28所示，在读出动作的情况下，一次性读出与连接于选择字线WLa1的多个字线柱WLP对应，且与被选择的选择栅极线SGDLk对应的多个存储单元晶体管MCa1的数据。
在与选择栅极线SGDLk对应的半导体层31中，例如，以斜线标示的区域作为形成导通区域也就是通道的区域而发挥功能。
更具体来说，在SGD区域及SGS区域中，半导体层31在隔着绝缘层38与分别被施加电位Vsgd_readselect及Vsgs_readselect的选择栅极线SGDLk及SGSLk相接的面的附近，形成有导通区域，且电连接于接触插塞CBL及CSL。
在存储单元区域中，半导体层31在与被施加电位Vread的非选择字线WL对应的非选择存储单元晶体管MC的附近，形成有导通区域，也就是说通道。在与被施加电位Vcounter的非选择字线WL对应的非选择存储单元晶体管MC的附近，未形成导通区域。
另外，在与被施加电位Vsense的选择字线WL对应的选择存储单元晶体管MC的附近，当选择存储单元晶体管MCa1为接通状态的情况下，形成有导通区域。另一方面，当选择存储单元晶体管MCa1为断开状态的情况下，未形成导通区域。
因此，在选择存储单元晶体管MCa1为接通状态的情况下，通过半导体层31的导通区域，接触插塞CBL与接触插塞CSL电连接。在选择存储单元晶体管MCa1为断开状态的情况下，接触插塞CBL与接触插塞CSL不电连接。
1.4写入动作中的各配线的电压
接着，使用图29及图30对读出动作中的各配线的电压进行说明。图29的例子是沿着Z方向积层且共通连接于1个接触插塞CBL的多个存储器集群MG的电路图，表示出了选择与最下层的选择栅极线SGDLk对应的存储器集群MG内的存储单元晶体管MCa1作为写入对象的情况。图30的例子是表示选择栅极线SGDLk及其对应的半导体层31的上表面以及字线WL的上表面的示意图。在图30的例子中，为了使说明简化，对1个半导体层31与1个接触插塞CSL对应的情况进行说明。
如图29所示，行解码器19对与被选择的存储器集群MG对应的选择栅极线SGDLk施加栅极电位Vsgd_progselect。电位Vsgd_progselect是对于使该选择晶体管成为接通状态来说适当的电位。
另外，行解码器19对与非选择的存储器集群MG对应的选择栅极线SGDL1～SGDL(k－1)施加栅极电位Vsgd_progunselect。行解码器19对与被选择的存储器集群MG对应的选择栅极线SGSLk、以及与非选择的存储器集群MG对应的其他选择栅极线SGSL1～SGSL(k－1)，施加栅极电位Vsgs_progunselect。电位Vsgd_progunselect及Vsgs_progunselect是对于使该选择晶体管成为断开状态来说适当的电位。由此，与被选择的存储器集群MG对应的选择晶体管ST2、以及与非选择的存储器集群MG对应的选择晶体管ST1及ST2成为断开状态。
行解码器19对与被选择的存储单元晶体管MCa1对应的选择字线WLa1施加写入电位Vprog，对非选择字线WLa0、WLa1及WLa3、以及WLb0～WLb3施加电位Vpass。电位Vprog是用来将电子注入电荷储存层35中的高电压。电位Vpass是无论存储单元晶体管MC的阈值为多少，都使存储单元晶体管MC成为通状态的电位。电位Vprog与电位Vpass存在Vprog＞Vpass的关系。
在该状态下，感测放大器20对作为写入对象的位线BL例如施加电位Vbl_progselect，对作为非写入对象的位线BL施加电位Vbl_progunselect。电位Vbl_progselect是使该选择栅极成为接通状态的电位。电位Vbl_progunselect是使该选择栅极成为断开状态的电位。由此，在与选择栅极线SGDLk对应的选择晶体管ST1中，与被施加电位Vbl_progunselect的接触插塞CBL对应的选择晶体管ST1成为断开状态，与被施加电位Vbl_progselect的接触插塞CBL对应的选择晶体管ST1成为接通状态。
如图30所示，在与选择字线WLa1及选择栅极线SGDL0对应，且接触插塞CBL被施加电位Vbl_progselect的存储单元晶体管MCa1中，执行写入动作。
更具体来说，在SGD区域及存储单元区域中的与被施加电位Vbl_progselect的接触插塞CBL对应的半导体层31，形成有导通区域，写入对象的存储单元晶体管MCa1与接触插塞CBL电连接。另一方面，在与被施加电位Vbl_progunselect的接触插塞CBL对应的半导体层31，未形成导通区域。因此，并非写入对象的存储单元晶体管MCa1成为浮动状态。
在该状态下，如果对连接于选择字线WLa1的字线柱WLP施加写入电位Vprog，那么在写入对象的存储单元晶体管MCa1中，电荷通过字线柱WLP与通道的电位差，向电荷储存层35中注入。另一方面，在非写入对象的存储单元晶体管MCa1中，通道的电位通过电位Vprog及Vpass的耦合而上升，因此电荷几乎不向电荷储存层35中注入。
1.5删除动作中的各配线的电压
接着，使用图31及图32对删除动作中的各配线的电压进行说明。图31的例子是沿着Z方向积层且共通连接于1个接触插塞CBL的多个存储器集群MG的电路图。图32的例子是表示选择栅极线SGDLk及其对应的半导体层31的上表面以及字线WL的上表面的示意图。在图32的例子中，为了使说明简化，对1个半导体层31与1个接触插塞CSL对应的情况进行说明。
在删除动作中，例如，选择1个块BLK中包含的存储单元晶体管MC作为删除对象。因此，在图31的例子中，选择沿着Z方向积层且共通连接于1个接触插塞CBL的各存储器集群MG中包含的存储单元晶体管MCa0～MCa3及MCb0～MCb3作为删除对象。
如图31所示，行解码器19对源极线SL施加电位Vera。电位Vera是用来将电子从电荷储存层35抽出的高电位。另外，行解码器19对与选择块BLK对应的选择栅极线SGDL及SGSL施加电位Vsg_eraseselect。电位Vsg_eraseselect是对于传送电位Vera来说适当的电位。
行解码器19对与选择块BLK对应的字线WL，施加使该存储单元具有合适的删除特性的电位Vwl_eraseselect。
如图32所示，在删除动作的情况下，对半导体层31与被选择的字线柱WLP之间施加删除电位Vera，从而删除各存储单元晶体管MC的数据。
1.6本实施方式的效果
如果是本实施方式的构成，那么可以提供一种能够提高可靠性的半导体存储装置。关于本效果，将加以详细叙述。
本实施方式的构成具有如下单元构造：多个存储单元晶体管MC串联连接而成的存储器串MS沿着与半导体衬底平行的XY平面形成，连接于字线WL的字线柱WLP沿着Z方向延伸。
因此，无论沿着Z方向积层的存储单元晶体管MC的个数为多少，都能够任意设定与1个存储器集群MG对应的半导体层31的长度，也就是存储器串MS的通道长度。因此，能够抑制存储器串MS中的通道电阻的增大，从而能够抑制单元电流的降低。由此，能够抑制误读出，从而能够提高半导体存储装置的可靠性。
进而，在本实施方式的构成中，能够形成贯通沿着Z方向积层的多条选择栅极线SGDL(或SGSL)，且与多条选择栅极线SGDL中任一条电连接的接触插塞CSGD(或CSGS)。
例如，在按(选择栅极线SGDL的积层数)×(沿着Y方向排列的位线BL的条数)的数量，分别形成有阶梯状的引出部，且在各个引出部之上设置有接触插塞的情况下，如果增加选择栅极线SGDL(半导体层31)的积层数，那么选择栅极接触区域的面积变大。因此，如果芯片面积有限制，那么选择栅极线SGDL(半导体层31)的积层数受到限制。相对于此，在本实施方式的构成中，无论Z方向上的积层数为多少，都能够保证选择栅极接触区域的面积固定，因此能够增加积层数。由此，能够增加每个芯片的比特数，从而能够降低比特成本。
进而，在本实施方式的构成中，能够将与沿着Y方向配置的多个半导体层31分别连接的多个接触插塞CBL错位排列成多列。由此，能够使Y方向上的半导体层31的间隔比不错位排列的情况下还致密。由此，能够抑制半导体存储装置的芯片面积增加。
进而，本实施方式的构成中，在1个半导体层31的沿着X方向延伸的2个侧面，分别设置有存储器串MS(存储单元晶体管MC)。由此，能够提高存储单元区域中的单元密度。
进而，如果是本实施方式的构成，那么能够将设置于存储单元区域的多个字线柱WLP错位排列。由此，能够使设置于半导体层31的相对向的侧面的2个存储单元晶体管MC的距离比例如沿着Y方向配置有多个字线柱WLP的情况下还宽。由此，能够抑制来自于相对向的存储器串MS的耦合等所造成的干涉，从而能够抑制误读出。
第2实施方式
接着，对第2实施方式进行说明。在第2实施方式中，关于积层有多个存储单元阵列的情况，说明2个例子。下面，以与第1实施方式不同的点为中心进行说明。
2.1第1例
首先，使用图33对第1例的存储单元阵列18的截面构造进行说明。此外，在图33的例子中，为了使说明简化，在半导体衬底50上，表示出了用于感测放大器20的1个晶体管。另外，在图33的例子中，省略了绝缘层的一部分。
如图33所示，在半导体衬底50上，例如形成有用于感测放大器20的晶体管，在半导体衬底50的上方，积层而设置有存储单元阵列18的第1梯层及第2梯层。第1梯层及第2梯层各自分别对应于第1实施方式中所说明的存储单元阵列18的构成。
更具体来说，在S/A区域中的半导体衬底50上，例如形成有用于感测放大器20的晶体管。例如，在晶体管的源极及漏极上，经由接触插塞C0～C1连接有多个配线层D0～D1。在晶体管的栅极电极上，经由接触插塞C0及C1连接有配线层D0及D1。
在与晶体管的源极或漏极其中一者对应的配线层D1上，形成有接触插塞CY，在接触插塞CY上，形成有配线层DY。
在配线层DY的同层，形成有全局选择栅极线GSGDL及GSGSL。
在全局选择栅极线GSGDL及GSGSL上，形成有绝缘层52，进而其上形成有第1梯层。
在第1梯层的字线柱WLP_1上，形成有与第1梯层对应的字线WL_1。在接触插塞CBL_1上，形成有接触插塞CH_1，在接触插塞CSL_1上，形成有源极线SL_1。接触插塞CSGD与第1梯层的选择栅极线SGDL中任一条及第2梯层的选择栅极线SGDL中任一条连接，且底面连接于全局选择栅极线GSGDL。同样地，接触插塞CSGS与第1梯层的选择栅极线SGSL中任一条及第2梯层的选择栅极线SGSL中任一条连接，且底面连接于全局选择栅极线GSGSL。
在第1梯层的字线WL的上方，形成有与第2梯层对应的绝缘层52，进而其上形成有第2梯层。
在第2梯层的字线柱WLP_2上，形成有与第2梯层对应的字线WL_2。
第2梯层的接触插塞CBL_2贯通绝缘层52，而形成于第1梯层的接触插塞CH_1上。在第2梯层的接触插塞CBL_2上，形成有与第2梯层对应的接触插塞CH_2，在接触插塞CH_2上，形成有接触插塞VY。在接触插塞VY上，形成有沿着X方向延伸的位线BL。也就是说，在1条位线BL上，连接有接触插塞CBL_1及CBL_2。
第2梯层的接触插塞CSL_2贯通绝缘层52，而形成于第1梯层的源极线SL_1上。在第2梯层的接触插塞CSL_2上，形成有源极线SL_2。也就是说，第1梯层的源极线SL_1与第2梯层的源极线SL_2共通连接。
在S/A区域中，形成有贯通存储单元阵列的第1梯层及第2梯层从而底面到达配线层DY的接触插塞CL。在接触插塞CL的侧面，形成有绝缘层，与半导体层31成为非电连接的状态。在接触插塞CL上，经由接触插塞VY及V1连接有配线层M0及M1。
2.2第2例
接着，对第2例的存储单元阵列18进行说明。
2.2.1存储单元阵列的构造
首先，使用图34对第2例的存储单元阵列18的截面构造进行说明。此外，在图34的例子中，为了使说明简化，在半导体衬底50上，表示出了用于感测放大器20的1个晶体管。另外，在图34的例子中，省略了绝缘层的一部分。下面，以与第1例不同的点为中心进行说明。
如图34所示，第2例是，在1个梯层中，字线WL以与字线柱WLP的上表面或下表面中任一个面相接的方式，在X方向上，交替配置于半导体层31的上方与下方。
更具体来说，在第1梯层中，字线WL_1a形成于绝缘层52上，且其上表面连接于字线柱WLP_1的底面。另一方面，字线WL_1b形成于字线柱WLP_1上。
第2梯层中的字线WL_2a及WL_2b的配置也与字线WL_1a及WL_1b的配置分别相同。
其他构成与第1例的图33相同。
2.2.2读出动作中的各配线的电压
接着，使用图35对读出动作中的各配线的电压进行说明。图35的例子表示出了在读出动作中，选择第1梯层中的一条字线WL_1b的情况。此外，在图35的例子中，为了使说明简化，省略了对位线BL、源极线SL、以及选择栅极线SGDL及SGSL施加的电压，它与第1实施方式的图27及图28相同。
如图35所示，行解码器19在第1梯层中，对非选择字线WL_1a施加电位Vcounter，对选择字线WL_1b施加电位Vsense，对非选择字线WL_1b施加电位Vread。
字线WL_1a与WL_1b交替配置于半导体层31的下方与上方的情况下，在读出动作中，被施加电位Vread(正电压)的字线WL与被施加电位Vcounter(例如，负电压)的字线WL相对于半导体层31分为上下而配置。
2.3本实施方式的构成
如果是本实施方式的构成，那么可以得到与第1实施方式相同的效果。
进而，如果是本实施方式的构成，那么无论沿着Z方向积层的存储单元晶体管MC的个数为多少，都能够任意设定与1个梯层对应的字线柱WLP的高度，从而能够抑制字线柱WLP的电阻增加。
进而，如果是本实施方式的第2例的构成，那么在X方向上，能够将多条字线WL交替配置于半导体层31的上方与下方。因此，在X方向上，能够使1层中的字线WL的配线间隔宽于字线柱WLP的间隔。另外，例如，在读出动作中，被施加电位Vread(正电压)的字线WL与被施加电位Vcounter(例如，负电压)的字线WL相对于半导体层31分为上下而配置。由此，能够减小1层中的字线WL的配线间电容。
3.第3实施方式
接着，对第3实施方式进行说明。在第3实施方式中，对全局选择栅极线GSGDL(及GSGSL)连接于与1条选择栅极线SGDL(及SGSL)连接的多个接触插塞CSGD(及CSGS)的情况进行说明。下面，以与第1及第2实施方式不同的点为中心进行说明。
3.1全局选择栅极线的布局
使用图36对全局选择栅极线GSGDL及GSGSL的布局进行说明。图36是表示存储单元阵列18中的全局选择栅极线GSGDL及GSGSL的配置的示意图。例如，全局选择栅极线GSGDL及GSGSL设置于存储单元阵列18的最下层。此外，在图36的例子中，表示出了1条全局选择栅极线GSGDL(及GSGSL)连接于2个接触插塞CSGD(及CSGS)的情况。或者，在图36的例子中，省略了绝缘层的一部分。
如图36所示，全局选择栅极线GSGDL包含：2个第1部分GSGDL_1a及GSGDL_1b，沿着X方向延伸，分别连接于2个接触插塞CSGD；第2部分GSGDL_2b，沿着Y方向延伸，将第1部分GSGDL_1a的一端与GSGDL_1b的一端连接；第2部分GSGDL_2a，沿着Y方向延伸，连接于第1部分GSGDL_1a的另一端；及第2部分GSGDL_2c，沿着Y方向延伸，连接于第1部分GSGDL_1b的另一端。
也就是说，全局选择栅极线GSGDL在XY平面上，一边反复折曲一边连接于2个接触插塞CSGD。换句话来说，全局选择栅极线GSGDL具有2个曲柄形状。
全局选择栅极线GSGSL也同样如此。
此外，连接于1条全局选择栅极线GSGDL(及GSGSL)的接触插塞CSGD(及CSGS)的个数也可以为3个以上。
3.2本实施方式的效果
可以将本实施方式的构成应用于第1及第2实施方式。
进而，如果是本实施方式的构成，那么能够设置多个连接于1条选择栅极线SGDL(或SGSL)的接触插塞CSGD(或CSGS)。由此，在连接于1条选择栅极线SGDL(或SGSL)的多个半导体层31中，能够减小接触插塞CSGD(或CSGS)到半导体层31的距离，也就是配线电阻的差异。
进而，在本实施方式的构成中，全局选择栅极线GSGDL(或GSGSL)与选择栅极线SGDL(或SGSL)经由多个接触插塞CSGD(或CSGS)并联连接。因此，能够减小选择栅极线SGDL(或SGSL)的实效配线电阻。
4.第4实施方式
接着，对第4实施方式进行说明。在第4实施方式中，对通过(n+1)次加工(光刻+蚀刻)形成与沿着Z方向积层的2n(n为任意整数)层导电层39各者对应的多个孔HL1的情况进行说明。此外，下面，只对在选择栅极线SGDL形成孔HL1的情况进行说明，但在选择栅极线SGSL形成孔HL1的情况也是相同的。
4.1孔HL1的形成方法
使用图37对孔HL1的形成方法进行说明。图37的例子是表示与沿着Z方向积层的16层(24层)导电层39_1～39_16各者对应的16个孔HL1的加工条件的表、及表示SGD区域的截面的图。此外，在图37的表中，“1”表示受到蚀刻的情况，“0”表示表面被抗蚀掩模加以保护从而未受到蚀刻的情况。或者，16层导电层39(选择栅极线SGDL)从上层往下依次记作39_1～39_16。
如图37所示，在本实施方式中，通过5次(4+1次)加工E0～E4形成底面分别到达16层导电层39_1～39_16的上表面的16个孔HL1。
首先，第1次加工E0中，对应于与导电层39_1～39_16对应的孔HL1，蚀刻设置于导电层39_1上的最上层的绝缘层54(硬质掩模HM)。这时，导电层39未受到蚀刻。也就是说，在加工E0中，蚀刻0层导电层39。
接着，第2次加工E1中，在与导电层39_2、39_4、39_6、39_8、39_10、39_12、39_14及39_16对应的孔HL1中，蚀刻1层(20层)导电层39。更具体来说，在孔HL1内，从上层往下依次蚀刻导电层39及绝缘层53。
接着，第3次加工E2中，在与导电层39_3、39_4、39_7、39_8、39_11、39_12、39_15及39_16对应的孔HL1中，蚀刻2层(21层)导电层39。更具体来说，蚀刻孔HL1内的2层导电层39及2层绝缘层53。
接着，第4次加工E3中，在与导电层39_5、39_6、39_7、39_8、39_13、39_14、39_15及39_16对应的孔HL1中，蚀刻4层(22层)导电层39。更具体来说，蚀刻孔HL1内的4层导电层39及4层绝缘层53。
接着，第5次加工E4中，在与导电层39_9、39_10、39_11、39_12、39_13、39_14、39_15及39_16对应的孔HL1中，蚀刻8层(23层)导电层39。更具体来说，蚀刻孔HL1内的8层导电层39及8层绝缘层53。
此外，加工E1～E4的顺序可以任意设定。例如按照E4→E3→E2→E1的顺序，将蚀刻量较多的步骤放在前面，由此能够确保更加稳定的加工裕度。
4.2本实施方式的效果
可以将本实施方式的构成应用于第1～第3实施方式。
进而，如果是本实施方式的构成，那么在孔HL1的加工中，能够将要加以蚀刻的导电层39(选择栅极线SGDL)的层数以2的乘方增加。由此，比起按与导电层39的层数相当的次数反复执行加工而逐一形成孔HL1的情况，能够减少加工的次数。由此，能够减少半导体存储装置的制造步骤数，从而能够降低制造成本。
5.变化例等
所述实施方式的半导体存储装置包含：导电层(39)，包含沿着第1方向(Y方向)延伸的第1部分、及与第1部分(39)电连接且沿着与第1方向交叉的第2方向(X方向)延伸的第2部分(39)；第1接触插塞(CSGD)，沿着与第1方向及第2方向交叉的第3方向(Z方向)延伸，且与第1部分电连接；第1半导体层(31)，沿着第2方向延伸；第1绝缘层(38)，设置于第2部分与第1半导体层之间、及第1部分与第1半导体层之间；第2接触插塞(37、CBL)，沿着第3方向(Z方向)延伸，在形成有第1绝缘层的区域(SGD区域)内与第1半导体层连接；第1配线(CWL)，沿着第3方向延伸；及第1存储单元，设置于在第2方向上与第2部分隔开的位置，在第1半导体层与第1配线之间存储信息。
通过应用所述实施方式，可以提供一种能够提高可靠性的半导体存储装置。此外，实施方式并不限定于上文所说明的方式，而可施以各种变化。
或者，所述实施方式中的“连接”，也包括中间插置有例如晶体管或电阻等其他零件而间接连接的状态。
已经说明了本发明的若干个实施方式，但这些实施方式只是作为例子提出的，并不意图限定发明的范围。这些新颖的实施方式可以采用其他各种方式来实施，在不脱离发明主旨的范围内，可以进行各种省略、替换、变更。这些实施方式及其变化包含于发明的范围或主旨中，并且包含于权利要求书所记载的发明及其同等的范围内。
[符号的说明]
1 半导体存储装置
2 外部控制器
10 输入输出电路
11 逻辑控制电路
12 状态寄存器
13 地址寄存器
14 指令寄存器
15 序列发生器
16 就绪/忙碌电路
17 电压产生电路
18 存储单元阵列
19 行解码器
20 感测放大器
21 数据寄存器
22 列解码器
31 半导体层
32、34、36、38、41～44、46、51～55、70 绝缘层
33、37、39、40、45、47、49、60 导电层
35 电荷储存层
50 半导体衬底
57 连接部

Claims (20)

1.一种半导体存储装置，具备：
导电层，包含沿着第1方向延伸的第1部分、及与所述第1部分电连接且沿着与所述第1方向交叉的第2方向延伸的第2部分；
第1接触插塞，沿着与所述第1方向及所述第2方向交叉的第3方向延伸，且与所述第1部分电连接；
第1半导体层，沿着所述第2方向延伸；
第1绝缘层，设置于所述第2部分与所述第1半导体层之间、及所述第1部分与所述第1半导体层之间；
第2接触插塞，沿着所述第3方向延伸，且在形成有所述第1绝缘层的区域内与所述第1半导体层连接；
第1配线，沿着所述第3方向延伸；及
第1存储单元，设置于在所述第2方向上与所述第2部分隔开的位置，在所述第1半导体层与所述第1配线之间存储信息。
2.根据权利要求1所述的半导体存储装置，其中
所述第1存储单元包含：
第2绝缘层，设置于所述第1配线与所述第1半导体层之间；
电荷储存层，设置于所述第1配线与所述第2绝缘层之间；及
第3绝缘层，设置于所述第1配线与所述电荷储存层之间。
3.根据权利要求1所述的半导体存储装置，其中
所述第1绝缘层设置于所述第2部分的朝向所述第1方向的面与其相对向的所述第1半导体层的朝向所述第1方向的面之间、及所述第1部分的朝向所述第2方向的面与其相对向的所述第1半导体层之间。
4.根据权利要求1所述的半导体存储装置，还包含：
第2半导体层，与所述第1半导体层在所述第1方向上相邻，且沿着所述第2方向延伸；
第4绝缘层；及
第2存储单元，设置于在所述第1方向上与所述第1存储单元隔开的位置，在所述第1配线与所述第2半导体层之间存储信息；且
所述导电层还包含与所述第2部分在所述第1方向上隔开且沿着所述第2方向延伸的第3部分，
第4绝缘层设置于所述第2半导体层与所述第3部分之间、及所述第2半导体层与所述第1部分之间。
5.根据权利要求1所述的半导体存储装置，还具备：
第2导电层，包含沿着所述第1方向延伸的第4部分、及沿着所述第2方向延伸的第5部分；
第3接触插塞，沿着所述第3方向(Z方向)延伸，且与所述第4部分电连接；
第5绝缘层，设置于所述第5部分与所述第1半导体层之间、及所述第4部分与所述第1半导体层之间；及
第4接触插塞，沿着所述第3方向延伸，且在形成有所述第5绝缘层的区域内与所述第1半导体层连接。
6.根据权利要求4所述的半导体存储装置，还具备：
第2配线，设置于所述第1半导体层与所述第2半导体层之间，与所述第1配线在所述第2方向上相邻，且沿着所述第3方向延伸；
第3存储单元，设置于在所述第2方向上与所述第1存储单元隔开的位置，在所述第2配线与所述第1半导体层之间存储信息；及
第4存储单元，设置于在所述第2方向上与所述第2存储单元隔开的位置，在所述第2配线与所述第2半导体层之间存储信息。
7.根据权利要求6所述的半导体存储装置，还具备：
第3配线，在所述第2方向上，配置于所述第1配线与所述第2配线之间，在所述第1方向上，配置于不同的位置，且沿着所述第3方向延伸；及
第5存储单元，设置于在所述第2方向上与所述第1存储单元及所述第3存储单元隔开的位置，在所述第3配线与所述第2半导体层之间存储信息。
8.根据权利要求1所述的半导体存储装置，还具备
与所述第1配线电连接且沿着所述第1方向延伸的第4配线。
9.根据权利要求1所述的半导体存储装置，还具备
与所述第2接触插塞电连接且沿着所述第2方向延伸的第5配线。
10.根据权利要求5所述的半导体存储装置，还具备
与所述第4接触插塞电连接且沿着所述第1方向延伸的第6配线。
11.一种半导体存储装置，具备：
第1半导体层，沿着与半导体衬底平行的第1方向延伸；
第2半导体层，沿着与半导体衬底平行的所述第1方向延伸，在与所述半导体衬底垂直的第2方向上设置于所述第1半导体层的上方；
第3及第4半导体层，在与所述第1及第2方向交叉的第3方向上，与所述第1及第2半导体层分别相邻而配置，且沿着所述第1方向延伸；
第1配线，设置于所述第1半导体层与所述第3半导体层之间、及所述第2半导体层与所述第4半导体层之间，且沿着所述第2方向延伸；
第1存储单元，在所述第1半导体层与所述第1配线之间存储信息；
第2存储单元，在所述第2半导体层与所述第1配线之间存储信息；
第3存储单元，在所述第3半导体层与所述第1配线之间存储信息；
第4存储单元，在所述第4半导体层与所述第1配线之间存储信息；
第1～第4绝缘层，在第1区域中，与所述第1～第4半导体层的侧面分别接触；
第1导电层，在所述第1区域中，侧面与所述第1及第3绝缘层接触；及
第2导电层，在所述第1区域中，侧面与所述第2及第4绝缘层接触，且设置于所述第1导电层的上方。
12.根据权利要求11所述的半导体存储装置，其中
所述第1区域包含所述第1至第4半导体层的一端，
所述第1绝缘层在所述第1区域中，与所述第1半导体层的所述一端的侧面、及从所述一端沿着所述第1方向延伸的所述第1半导体层的侧面的一部分接触，
所述第2绝缘层在所述第1区域中，与所述第2半导体层的所述一端的侧面、及从所述一端沿着所述第1方向延伸的所述第2半导体层的侧面的一部分接触，
所述第3绝缘层在所述第1区域中，与所述第3半导体层的所述一端的侧面、及从所述一端沿着所述第1方向延伸的所述第3半导体层的侧面的一部分接触，
所述第4绝缘层在所述第1区域中，与所述第4半导体层的所述一端的侧面、及从所述一端沿着所述第1方向延伸的所述第4半导体层的侧面的一部分接触，
所述第1导电层包含：第1部分，沿着所述第3方向延伸，且与所述第1及第3绝缘层的一部分接触；及多个第2部分，沿着所述第1方向延伸，一端连接于所述第1部分，且与沿着所述第1方向延伸的所述第1或第3绝缘层的侧面接触；且
所述第2导电层包含：第3部分，沿着所述第3方向延伸，与所述第2及第4绝缘层的一部分接触，且设置于所述第1导电层的所述第1部分的上方；及多个第4部分，沿着所述第1方向延伸，一端连接于所述第3部分，且与沿着所述第1方向延伸的所述第2或第4绝缘层的侧面接触。
13.根据权利要求12所述的半导体存储装置，还具备：
第1接触插塞，沿着所述第2方向延伸，且与所述第1导电层的所述第1部分电连接；及
第2接触插塞，沿着所述第2方向延伸，且与所述第2导电层的所述第3部分电连接。
14.根据权利要求11所述的半导体存储装置，还具备：
第1晶体管，在所述第1区域中，包含所述第1半导体层的一部分、所述第1导电层的一部分、所述第1绝缘层的一部分；
第2晶体管；在所述第1区域中，包含所述第2半导体层的一部分、所述第2导电层的一部分、所述第2绝缘层的一部分；
第3晶体管，在所述第1区域中，包含所述第3半导体层的一部分、所述第1导电层的一部分、所述第3绝缘层的一部分；及
第4晶体管，在所述第1区域中，包含所述第4半导体层的一部分、所述第3导电层的一部分、所述第4绝缘层的一部分。
15.根据权利要求11所述的半导体存储装置，还具备：
第5绝缘层，设置于所述第1半导体层与所述第1配线之间；
电荷储存层，设置于所述第5绝缘层与所述第1配线之间；及
第6绝缘层，设置于所述电荷储存层与所述第1配线之间。
16.根据权利要求11所述的半导体存储装置，还具备：
第3接触插塞，设置于所述第1区域内，沿着所述第2方向延伸，贯通所述第1及第2半导体层，且分别连接于所述第1及第2半导体层；及
第4接触插塞，设置于所述第1区域内，沿着所述第2方向延伸，贯通所述第3及第4半导体层，且分别连接于所述第3及第4半导体层。
17.根据权利要求16所述的半导体存储装置，其中
所述第4接触插塞在所述第1及第3方向上，配置于与所述第3接触插塞不同的位置。
18.根据权利要求13所述的半导体存储装置，其中
所述第1接触插塞包含至少在所述第1方向上突出的连接部，且
所述连接部的底面连接于所述第1导电层的上表面。
19.根据权利要求13所述的半导体存储装置，其中
所述第1接触插塞贯通所述第1及第2导电层，且不与所述第2导电层电连接，所述第2接触插塞贯通所述第1及第2导电层，且不与所述第1导电层电连接。
20.根据权利要求11所述的半导体存储装置，还具备：
第2配线，沿着所述第2方向延伸；
第5存储单元，在所述第1半导体层与所述第2配线之间存储信息；及
第6存储单元，在所述第2半导体层与所述第2配线之间存储信息；且
所述第1及第2半导体层配置于所述第1配线与所述第2配线之间。
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