CN110838319A - 半导体存储装置 - Google Patents

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Abstract

实施方式的半导体存储装置具有：第1配线层，包含沿第1方向延伸的第1电极、及沿第2方向延伸且与第1电极的一端相接的第2电极；第2配线层，包含与第1电极在第2方向上相邻地配置且沿第1方向延伸的第3电极、及沿第2方向延伸且与第3电极的一端相接的第4电极；第1半导体层，设置在第1电极与第3电极之间，且沿与半导体衬底垂直的第3方向延伸；第1存储部，设置在第1半导体层与第1电极之间；第2存储部，设置在第1半导体层与第3电极之间；及第1位线，设置在第1半导体层的上方，沿第1方向延伸，且与第1半导体层电连接。

Description

半导体存储装置
相关申请案
本申请案享有以美国临时专利申请案62/712,573号(申请日：2018年7月31日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
实施方式主要涉及一种半导体存储装置。
背景技术
作为半导体存储装置，已知有NAND(Not AND，与非)型闪速存储器。
发明内容
实施方式提供一种能够提高可靠性的半导体存储装置。
实施方式的半导体存储装置具有：半导体衬底；第1配线层，位于半导体衬底上方，且包含第1电极及第2电极，所述第1电极沿与半导体衬底平行的第1方向延伸，所述第2电极沿与第1方向交叉且与半导体衬底平行的第2方向延伸，并且与第1电极的一端相接；第2配线层，包含第3电极及第4电极，所述第3电极与第1电极在第2方向上相邻地配置，与所述第1电极不电连接且沿第1方向延伸，所述第4电极沿第2方向延伸且与第3电极的一端相接；第1半导体层，设置在第1电极与第3电极之间，且沿与半导体衬底垂直的第3方向延伸；第1存储部，设置在第1半导体层与第1电极之间；第2存储部，设置在第1半导体层与第3电极之间；及第1位线，设置在第1半导体层的上方，沿第1方向延伸，且与第1半导体层电连接。
附图说明
图1是第1实施方式的半导体存储装置的框图。
图2是第1实施方式的半导体存储装置所具备的存储单元阵列的电路图。
图3是第1实施方式的半导体存储装置所具备的存储单元阵列的俯视图。
图4是图3的区域RA的俯视图。
图5是沿着图3的A1-A2线的存储单元阵列的剖视图。
图6是沿着图3的B1-B2线的存储单元阵列的剖视图。
图7～15是表示第1实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。
图16是第2实施方式的半导体存储装置所具备的存储单元阵列的电路图。
图17是第2实施方式的半导体存储装置所具备的存储单元阵列的俯视图。
图18是沿着图17的A1-A2线的存储单元阵列的剖视图。
图19是沿着图17的B1-B2线的存储单元阵列的剖视图。
图20～25是表示第2实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。
图26是第3实施方式的半导体存储装置所具备的存储单元阵列的俯视图。
图27是沿着图26的A1-A2线的存储单元阵列的剖视图。
图28是沿着图26的D1-D2线的存储单元阵列的剖视图。
图29～33是表示第3实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。
图34是第4实施方式的半导体存储装置所具备的存储单元阵列的沿着A1-A2线的剖视图。
图35是第4实施方式的半导体存储装置所具备的存储单元阵列的沿着D1-D2线的剖视图。
图36是第4实施方式的半导体存储装置所具备的存储单元阵列中的存储器柱的剖视图。
图37～39是表示第4实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。
具体实施方式
1.第1实施方式
对第1实施方式的半导体存储装置进行说明。以下，作为半导体存储装置，列举在半导体衬底上方三维地积层存储单元晶体管而成的三维积层型NAND型闪速存储器为例进行说明。
1.1构成
1.1.1半导体存储装置的整体构成
首先，利用图1对半导体存储装置的整体构成进行说明。图1是表示半导体存储装置的整体构成的框图。此外，图1中，利用箭头线表示各区块间的连接的一部分，但区块间的连接并不限定于这些。
如图1所示，半导体存储装置1大致包含存储器核心部10与周边电路部20。
存储器核心部10包含存储单元阵列11、行解码器12、及感测放大器13。
存储单元阵列11具备多个区块BLK。在图1的例子中，表示3个区块BLK0～BLK2，但它的数量不受限定。区块BLK与分别沿行方向及列方向延伸的配线建立关联，且包含三维地配置的多个存储单元晶体管。
行解码器12将从未图示的外部控制器接收到的行地址解码。然后，行解码器12基于解码结果选择存储单元阵列11的行方向。更具体来说，对用来选择行方向的各种配线赋予电压。
感测放大器13在数据的读出时，感测从任一区块BLK读出的数据。另外，在数据的写入时，将与写入数据对应的电压赋予至存储单元阵列11。
周边电路部20包含定序器21及电压产生电路22。
定序器21控制半导体存储装置1整体的动作。更具体来说，定序器21当基于来自外部控制器的命令执行写入动作、读出动作、及删除动作时，控制电压产生电路22、行解码器12、及感测放大器13等。
电压产生电路22产生写入动作、读出动作、及删除动作所需的各种电压，并供给至行解码器12及感测放大器13等。
1.1.2存储单元阵列的电路构成
接下来，利用图2对存储单元阵列11的电路构成进行说明。图2表示1个区块BLK中的存储单元阵列11的电路图。
如图2所示，区块BLK包含多个串单元SU(SU0、SU1、…)。另外，各串单元SU包含多个存储器组MG。各存储器组MG包含并联连接的2个存储器串MSa及MSb。以下，在不限定存储器串MSa及MSb的情况下，表述为存储器串MS。
存储器串MSa包含例如8个存储单元晶体管MCa0～MCa7、以及选择晶体管STa1及STa2。同样地，存储器串MSb包含例如8个存储单元晶体管MCb0～MCb7、以及选择晶体管STb1及STb2。以下，在不限定存储单元晶体管MCa0～MCa7及MCb0～MCb7的情况下，表述为存储单元晶体管MC。另外，在不限定选择晶体管STa1及STb1的情况下，表述为选择晶体管ST1，在不限定选择晶体管STa2及STb2的情况下，表述为选择晶体管ST2。
存储单元晶体管MC包含控制栅极与电荷蓄积层，将数据非易失地保存。此外，存储单元晶体管MC可为对电荷蓄积层使用绝缘层的MONOS(Metal-Oxide-Nitride-Oxide-Silicon，金属-氧化物-氮化物-氧化物-硅)型，也可为对电荷蓄积层使用导电层的FG(Floating Gate，浮栅)型。以下，在本实施方式中，以MONOS型为例进行说明。另外，各个存储器串MS中包含的存储单元晶体管MC的个数可为16个或32个、48个、64个、96个、128个等，它的数量不受限定。进而，各个存储器串MS中包含的选择晶体管ST1及ST2的个数为任意，只要分别有1个以上即可。
存储器串MS中包含的存储单元晶体管MC以及选择晶体管ST1及ST2分别串联连接。更具体来说，存储器串MSa中，按照选择晶体管STa2、存储单元晶体管MCa0～MCa7、及选择晶体管STa1的顺序将各自的电流路径串联连接。存储器串MSb也同样，按照选择晶体管STb2、存储单元晶体管MCb0～MCb7、及选择晶体管STb1的顺序将各自的电流路径串联连接。而且，1个存储器组MG中包含的选择晶体管STa1的漏极与选择晶体管STb1的漏极共通连接于多条位线BL(BL0、…、BL(N－1)，其中，(N－1)为2以上的整数)中的任一条。多条位线BL由感测放大器13独立地控制。另外，1个存储器组MG中包含的选择晶体管STa2的源极与选择晶体管STb2的源极共通连接于源极线SL。
串单元SU内的多个选择晶体管STa1的栅极共通连接于选择栅极线SGDa，多个选择晶体管STb1的栅极共通连接于选择栅极线SGDb。更具体来说，串单元SU0内的多个选择晶体管STa1的栅极共通连接于选择栅极线SGDa0，多个选择晶体管STb1的栅极共通连接于选择栅极线SGDb0。同样地，串单元SU1内的多个选择晶体管STa1的栅极共通连接于选择栅极线SGDa1，多个选择晶体管STb1的栅极共通连接于选择栅极线SGDb1。以下，在不限定选择栅极线SGDa及SGDb的情况下，表述为选择栅极线SGD。各选择栅极线SGD由行解码器12独立地控制。
同一区块BLK内的多个选择晶体管STa2的栅极共通连接于选择栅极线SGSa，多个选择晶体管STb2的栅极共通连接于选择栅极线SGSb。选择栅极线SGSa及SGSb例如可共通连接于行解码器12，也可由行解码器12独立地控制。以下，在不限定选择栅极线SGSa及SGSb的情况下，表述为选择栅极线SGS。
同一区块BLK内的多个存储单元晶体管MCa0～MCa7及MCb0～MCb7的控制栅极分别共通连接于针对每一区块BLK所设置的字线WLa0～WLa7及WLb0～WLb7。字线WLa0～WLa7及WLb0～WLb7由行解码器12独立地控制。以下，在不限定字线WLa及WLb的情况下，表述为字线WL。
区块BLK例如为数据的删除单位，同一区块BLK内包含的存储单元晶体管MC所保存的数据被一次性删除。另外，写入动作及读出动作是对1个串单元SU的共通连接于1条字线WL的多个存储单元晶体管MC一次性进行。
在存储单元阵列11内，配置在同一列的多个存储器组MG的选择晶体管STa1的漏极及STb1的漏极共通连接于任一条位线BL。也就是说，位线BL在多个串单元SU间将各串单元SU的1个存储器组MG共通连接。串单元SU包含连接于不同的位线BL且连接于同一选择栅极线SGD的多个存储器组MG。另外，区块BLK包含使字线WL共通的多个串单元SU。而且，存储单元阵列11包含使位线BL共通的多个区块BLK。在存储单元阵列11内，在半导体衬底上方积层选择栅极线SGS、字线WL、及选择栅极线SGD，由此三维地积层存储单元晶体管MC。
1.1.3存储单元阵列的平面构成
接下来，利用图3及4对存储单元阵列11的平面构成进行说明。图3是表示串单元SU0的一部分的俯视图。图4是图3中的区域RA的放大图。此外，在图3的例子中，省略位线BL的一部分及层间绝缘膜，在图4的例子中，省略层间绝缘膜。
如图3所示，串单元SU0包含设置着在单元阵列内将单元阵列上配线层与单元阵列下配线层接线的接点CP1的区域(以下，表述为插塞区域)、单元区域及阶梯区域。更具体来说，沿着与半导体衬底平行的X方向，从串单元SU0的一端朝向另一端依次配置着阶梯区域、单元区域、及插塞区域。此外，阶梯区域可设置在串单元SU的两端，单元区域及插塞区域可沿着X方向设置多个。
在存储单元阵列11中，在与半导体衬底垂直的Z方向上积层着作为选择栅极线SGS发挥功能的配线层33、作为字线WL0～WL7发挥功能的配线层34-0～34-7、及作为选择栅极线SGD发挥功能的配线层35。而且，各配线层由利用绝缘材料填埋的存储器沟槽MT分离为2个。更具体来说，例如，配线层35由存储器沟槽MT分离为2个，且各自作为选择栅极线SGDa0及SGDb0发挥功能。同样地，配线层34-0～34-7由存储器沟槽MT分离为2个，且各自作为字线WLa0～WLa7及WLb0～WLb7发挥功能。配线层33由存储器沟槽MT分离为2个，且各自作为选择栅极线SGSa及SGSb发挥功能。
配线层33、34-0～34-7、及35分别包含夹于划分区块的狭缝SLT与存储器沟槽MT之间且沿X方向延伸的电极HW、及与半导体衬底平行且与X方向正交的Y方向的夹于存储器沟槽MT之间的多个电极FNG。
电极HW设置在沿X方向延伸的串单元SU的侧面。更具体来说，在图3的例子中，例如选择栅极线SGDa0的电极HW设置在沿X方向延伸的串单元SU0的一个侧面(纸面上侧)，选择栅极线SGDb0的电极HW设置在沿X方向延伸的串单元SU0的对向的侧面(纸面下侧)。
多个电极FNG设置在单元区域。电极FNG是与半导体衬底平行的板，且Y方向上的一个端部与电极HW连接，另一个端部通过存储器沟槽MT与附近的电极HW分断。更具体来说，与选择栅极线SGDa0对应的多个电极FNG、及与选择栅极线SGDb0对应的多个电极FNG沿着X方向由存储器沟槽MT分断，交替地连接于纸面上侧及下侧的电极HW。也就是说，选择栅极线SGDa0的电极FNG与选择栅极线SGDb0的电极FNG沿着X方向交替地配置。配线层33及34-0～34-7、也就是选择栅极线SGS及字线WL0～WL7也同样。因此，存储器沟槽MT在单元区域具有沿X方向延伸的矩形的波型形状。
在单元区域中，以将存储器沟槽MT分离的方式形成着多个与存储器组MG对应的存储器柱MP。关于存储器柱MP的构造的详情，将在下文进行叙述。在图3的例子中，椭圆形的存储器柱MP的长轴方向与存储器沟槽MT正交，且由存储器沟槽MT分断。存储器柱MP沿着Y方向配置成8列。而且，与存储器沟槽MT直行的8个存储器柱MP沿着X方向交错排列地配置。
在各存储器柱MP的上方，形成着与存储器柱MP电连接的配线层VL。在配线层VL的上方，设置着沿Y方向延伸的多条位线BL，配线层VL经由接触插塞CP2电连接于任一条位线BL。更具体来说，在沿着Y方向配置的8个存储器柱MP、即8个配线层VL的上方，配置着同样沿Y方向延伸的8条位线BL。而且，8个配线层VL经由接触插塞CP2连接于互不相同的位线BL。
在插塞区域中，在由存储器沟槽MT包围的内部区域形成着多个接触插塞CP1。而且，接触插塞CP1的侧面由绝缘层43覆盖。接触插塞CP1贯通存储单元阵列11，将设置在存储单元阵列11的上方的未图示的配线与设置在存储单元阵列11的下方的未图示的电路(例如，行解码器12或感测放大器13等)电连接。插塞区域通过被存储器沟槽MT包围而与狭缝SLT绝缘，因此不会进行金属置换。由此，即使在该区域形成接触插塞CP1，也不会与字线WL以及选择栅极线SGD及SGS电连接。此外，配置在内部区域内的接触插塞CP1的个数为任意。而且，插塞区域中未被存储器沟槽MT包围的外侧的区域、也就是沿X方向延伸的串单元SU0的侧面的配线层32、以及配线层33、34-0～34-7、及35通过下述置换步骤而从狭缝SLT侧导电化，成为电极HW。
在阶梯区域中，配线层33、34-0～34-7、及35的端部沿着X方向呈阶梯状地引出(以下，将引出部称为“阶面”)。各阶面连接于对应的电极HW。也就是说，电极HW连接阶面与电极FNG。图3的例子表示以下情况：在串单元SU0的一个端部形成着与选择栅极线SGSa、字线WLa0～WLa7、及选择栅极线SGDa0对应的阶面，在未图示的另一个端部形成着与选择栅极线SGSb、字线WLb0～WLb7、及选择栅极线SGDb0对应的阶面。在各阶面上形成着接触插塞CP3。也就是说，阶面作为与接触插塞CP3的连接部发挥功能。接触插塞CP3将阶面与未图示的上层的配线电连接。例如，接触插塞CP3的上端经由形成在存储单元阵列11的上方的配线层及接触插塞CP1而连接于形成在存储单元阵列11的下方的行解码器12。
另外，以与沿X方向延伸的串单元SU0的2个侧面分别相接的方式，设置着沿X方向延伸的2个狭缝SLT。狭缝SLT由绝缘材料填埋，狭缝SLT的侧面与配线层33、34-0～34-7、及35的侧面相接。
接下来，对存储器柱MP及配线层VL的详情进行说明。如图4所示，在沿Y方向延伸的选择栅极线SGDa0与选择栅极线SGDb0之间，形成着存储器沟槽MT及存储器柱MP。在存储器柱MP的侧面，依次形成着阻挡绝缘膜36、电荷蓄积层37、隧道绝缘膜38、半导体层39，存储器柱MP的内部由核心层40填埋。在存储器柱MP的上方，形成着与半导体层39电连接的配线层VL。在配线层VL上形成着接触插塞CP2，配线层VL经由接触插塞CP2而连接于任一条位线BL。
沿着Y方向配置的多个存储器柱MP连接于互不相同的位线BL。因此，在例如沿着Y方向配置着8个存储器柱MP的情况下，在存储器柱MP上配置至少8条位线BL。因此，存储器柱MP的X方向上的直径依存于位线BL的配线宽度及配线间隔。与此相对，存储器柱MP的Y方向上的直径越小越佳，以抑制串单元SU的面积增加。因此，优选存储器柱MP呈位线BL延伸的Y方向的直径短于X方向的直径的椭圆形状。另外，在X方向上的存储器柱MP的端部，为了充分确保配线层VL与接触插塞CP2的连接区域，也优选配线层VL的X方向的长度设为存储器柱MP的X方向的直径以上。
例如，包含选择栅极线SGDa0和与它相接的存储器柱MP的阻挡绝缘膜36、电荷蓄积层37、隧道绝缘膜38、及半导体层39的一部分的区域作为选择晶体管STa1发挥功能。包含选择栅极线SGDb0和与它相接的存储器柱MP的阻挡绝缘膜36、电荷蓄积层37、隧道绝缘膜38、及半导体层39的一部分的区域作为选择晶体管STb1发挥功能。配置在选择栅极线SGD的下层的字线WL及选择栅极线SGS也同样。另外，包含配置在选择栅极线SGDa0的下层的字线WLa7和与它相接的存储器柱MP的阻挡绝缘膜36、电荷蓄积层37、隧道绝缘膜38、及半导体层39的一部分的区域作为存储单元晶体管MCa7、也就是1个存储部发挥功能。同样地，包含配置在选择栅极线SGDb0的下层的字线WLb7和与它相接的存储器柱MP的阻挡绝缘膜36、电荷蓄积层37、隧道绝缘膜38、及半导体层39的一部分的区域作为存储单元晶体管MCb7发挥功能。其它字线(WLa0～WLa6、WLb0～WLb6)也同样。
1.1.4存储单元阵列的截面构成
接下来，利用图5及6对存储单元阵列11的截面构成进行说明。图5是沿着图3所示的A1-A2线的存储单元阵列11的剖视图。图6是沿着图3所示的的B1-B2线的存储单元阵列11的剖视图。此外，为了简化说明，在图5及6的例子中，省略接触插塞CP2及位线BL。
如图5所示，在半导体衬底30上形成着绝缘层31。绝缘层31例如使用氧化硅膜(SiO2)。绝缘层31中包含形成在半导体衬底30上的晶体管(未图示)及多个配线层(未图示)。配线层41是所述多个配线层的最上层的配线层。在绝缘层31上形成着存储单元阵列11。更具体来说，在图5的例子中，在单元区域及阶梯区域中，在绝缘层31上形成着作为源极线发挥功能的配线层32。配线层32包含导电材料，例如可使用钨(W)或氮化钛(TiN)等金属材料、或Si等半导体。在配线层32上，在各个层间介置绝缘层31积层着作为选择栅极线SGS发挥功能的配线层33、作为字线WL0～WL7发挥功能的配线层34-0～34-7、及作为选择栅极线SGD发挥功能的配线层35。也就是说，配线层33、34-0～34-7、及35在Z方向上隔开地配置。配线层33、34-0～34-7、及35包含导电材料，例如可使用W或TiN等金属材料、或Si等半导体。以下，在本实施方式中，对配线层33、34-0～34-7、及35使用W及TiN的情况进行说明。TiN作为形成W时的障壁层或密接层发挥功能。
在单元区域中，沿着X方向交替地形成着贯通配线层33、34-0～34-7、及35且底面与配线层32相接的存储器柱MP及存储器沟槽MT。存储器柱MP形成在孔AH内。更具体来说，在单元区域中，为了形成存储器柱MP而形成着贯通配线层33、34-0～34-7、及35且底面到达至配线层32的孔AH。在孔AH的侧面依次积层着阻挡绝缘膜36、电荷蓄积层37、隧道绝缘膜38。在孔AH内，形成着侧面与隧道绝缘膜38相接且底面与配线层32相接的半导体层39，半导体层39的内部由核心层40填埋。进而，在核心层40上形成着半导体层39B作为盖层。阻挡绝缘膜36、隧道绝缘膜38、及核心层40例如使用SiO2。电荷蓄积层37例如使用氮化硅膜(SiN)。半导体层39及39B例如使用多晶硅(多晶Si)。
在存储器柱MP上，形成着与半导体层39B电连接的接触插塞CP4，进而，在接触插塞CP4上形成着配线层VL。接触插塞CP4及配线层VL包含导电材料。以下，在本实施方式中，对利用钛(Ti)、TiN、及W一并形成接触插塞CP4及配线层VL的情况进行说明。例如，Ti在与半导体层39B的界面形成硅化物层，用来降低与半导体层39B的界面处的电阻值。
存储器沟槽MT沿Y方向延伸，内部例如由SiO2填埋。
在插塞区域中，形成配线层33、34-0～34-7、35、及42时使用的10层牺牲层50在第Z方向上隔开地积层。而且，在插塞区域中，形成着贯通所述10层牺牲层50的接触插塞CP1。接触插塞CP1的底面与形成在配线层32的下层的配线层41相接，接触插塞CP1的侧面由绝缘层43覆盖。绝缘层43例如使用SiO2等。牺牲层50例如使用SiN等。用于牺牲层50的SiN在下述置换步骤中也不被蚀刻。
此外，也可置换插塞区域的牺牲层50。这种情况下，通过绝缘层43，接触插塞CP1不与所置换的配线层电连接。
配线层41连接于未图示的电路、例如行解码器12或感测放大器13等。如上所述，配线层41是位于存储单元阵列11之下且形成在半导体衬底30上的周边电路(未图示)的最上层的配线层。接触插塞CP1的底面的高度位置低于配线层32的底面，接触插塞CP1的上表面的高度位置高于配线层35的上表面。接触插塞CP1包含导电材料，例如可使用W、Ti、或TiN等金属材料、或Si等半导体等。在接触插塞CP1上，形成着用来与未图示的上层的配线连接的接触插塞V0。接触插塞V0包含导电材料。以下，本实施方式中，对接触插塞V0使用Ti、TiN、及W的情况进行说明。
在阶梯区域中，配线层33、34-0～34-7、及35沿着X方向呈阶梯状地引出而形成阶面。在各阶面上形成着接触插塞CP3。接触插塞CP3包含导电材料。以下，本实施方式中，对接触插塞CP3使用W及TiN的情况进行说明。
如图6所示，在单元区域中，沿Y方向延伸的存储器沟槽MT由存储器柱MP分离。在图6的例子中，相对于存储器沟槽MT配置在纸面左侧的配线层33、34-0～34-7、及35分别作为选择栅极线SGSa、字线WLa0～WLa7、及选择栅极线SGDa0发挥功能。另一方面，相对于存储器沟槽MT配置在纸面右侧的配线层33、34-0～34-7、及35分别作为选择栅极线SGSb、字线WLb0～WLb7、及选择栅极线SGDb0发挥功能。
在串单元SU的Y方向上的侧面形成着沿X方向延伸的狭缝SLT。狭缝SLT的底面到达至配线层32的上表面。配线层33、34-0～34-7、及35的侧面分别与狭缝SLT的侧面相接。狭缝SLT的内部例如由SiO2填埋。
1.2存储单元阵列的形成方法
接下来，利用图7～15对存储单元阵列11的形成方法进行说明。图7～15分别表示利用图3、5、及6说明的串单元SU0的平面、沿着A1-A2线的截面(以下，称为“A1-A2截面”)、及沿着B1-B2的截面(以下，称为“B1-B2截面”)。
以下，本实施方式中，对以牺牲层50形成相当于配线层33、34-0～34-7、及35的构造之后，利用导电材料填埋将牺牲层50去除所形成的空隙而形成配线层33、34-0～34-7、及35的方法(以下，称为“置换”)进行说明。以下，对使用SiN作为牺牲层50且使用W及TiN的积层膜作为导电材料的情况进行说明。此外，牺牲层50并不限定于SiN。例如也可为氮氧化硅膜(SiON)，只要为能够充分获得与绝缘层31(例如SiO2)的湿蚀刻的选择比的材料即可。进而，也可在阶梯区域配置多个未图示的虚设柱HR。虚设柱HR处于电气上非导通状态，是作为支撑物而形成使得将牺牲层50去除而形成空隙时空隙不被压坏的柱。
如图7所示，在半导体衬底30的上方，介置绝缘层31而形成配线层41。在配线层41的上层形成绝缘层31之后，形成配线层32。接着，在配线层32的上方，在各个层间介置绝缘层31而形成与配线层33、34-0～34-7、及35对应的10层牺牲层50。此时，在阶梯区域中，以10层牺牲层50成为阶梯状的方式进行加工。然后，在最上层的牺牲层50上进而形成绝缘层31，并通过例如CMP(chemical mechanical polishing，化学机械平坦化)使表面平坦化。
如图8所示，形成底面到达至配线层32的存储器沟槽MT之后，利用SiO2填埋存储器沟槽MT的内部。
如图9所示，形成存储器柱MP。更具体来说，首先，加工底面到达至配线层32的孔AH。接着，依次积层阻挡绝缘膜36、电荷蓄积层37、及隧道绝缘膜38。接着，将孔AH的底面及绝缘层31(即表面)上的阻挡绝缘膜36、电荷蓄积层37、及隧道绝缘膜38通过干蚀刻去除，在孔AH的侧面形成阻挡绝缘膜36、电荷蓄积层37、及隧道绝缘膜38的积层构造。接着，依次积层半导体层39及核心层40，将孔AH内暂且填埋。接着，将表面及孔AH内的一部分核心层40去除。此处，在AH内形成凹处。接着，沉积半导体层39B而将凹处填埋，再次将表面的多余的半导体层39B去除，仅在核心层40上形成半导体层39B的盖层。此外，也可不形成盖层。另外，存储器沟槽MT及孔AH的形成并不限于所述方法，也考虑如下方法：先形成孔AH之后，以将孔AH分断的方式形成存储器沟槽MT。
如图10所示，形成接触插塞CP1。更具体来说，通过干蚀刻形成与接触插塞CP1对应的孔之后，通过ALD(atomic layer deposition，原子层沉积)将SiO2成膜，将孔AH底部的SiO2通过RIE(reactive ion etching，反应离子蚀刻)去除之后，通过CVD(chemical vapordeposition，化学气相沉积)依次积层TiN与W，将孔内填埋。接着，将绝缘层31上的TiN与W去除。
如图11所示，形成绝缘层31将存储器柱MP、存储器沟槽MT及接触插塞CP1的上表面被覆之后，形成底面到达至配线层32的狭缝SLT。此处，各牺牲层50的侧面露出于狭缝SLT内。
如图12所示，进行置换，形成配线层33、34-0～34-7、及35之后，利用SiO2填埋狭缝SLT。更具体来说，首先，进行例如使用磷酸(H3PO4)的湿蚀刻。由此，从狭缝SLT蚀刻牺牲层50(SiN)，形成空隙。接着，依次形成TiN及W而将空隙填埋。接着，将狭缝SLT的侧面及表面的绝缘层31上的TiN及W去除，形成配线层33、34-0～34-7、及35。接着，利用SiO2填埋狭缝SLT。
如图13所示，加工与接触插塞V0、CP4、及CP3对应的孔。此外，加工各孔的顺序不受限定。各孔可一并地加工，也可个别地加工。
如图14所示，形成与配线层VL对应的槽图案。
如图15所示，积层障壁层(例如Ti或TiN)及W之后，将绝缘层31上的障壁层及W去除，一并形成接触插塞V0、CP4、及CP3、以及配线层VL。
1.3本实施方式的效果
如果是本实施方式的构成，那么能够提高可靠性。对本效果进行详细叙述。
例如，在配线层33、34-0～34-7、及35的各个分离为沿X方向延伸的多个配线层的情况下，也就是在形成沿X方向延伸的多个存储器沟槽MT的情况下，插塞区域中的存储器沟槽MT宽度及存储器沟槽MT间距离由于必须确保接触插塞CP1形成区域、及必须在隔着插塞区域的2个单元区域间将字线WL以及选择栅极线SGD及SGS分别连接，所以比单元区域中的存储器沟槽MT宽度及存储器沟槽MT间距离窄。因此，在插塞区域中，配线层(牺牲层50)的图案在存储器沟槽MT形成时倒塌的可能性变高。另外，在形成沿X方向延伸的多个配线层的情况下，在存储器沟槽MT上形成孔形状的狭缝SLT而进行牺牲层50的置换。因此，牺牲层50的蚀刻、以及利用TiN及W进行的空隙的填埋变得不充分，产生配线层的形成不良的可能性变高。进而，因为沿着存储器沟槽MT配置的多个存储器柱MP而各配线层的有效配线宽度变窄，所以，有字线WL以及选择栅极线SGD及SGS的配线电阻变高的倾向。
与此相对，本实施方式的构成中，配线层33、34-0～34-7、及35分别包含沿X方向延伸的电极HW及沿Y方向延伸的多个电极FNG。而且，可在单元区域中将同层的2个配线层的电极FNG沿着X方向交替地配置，在2个电极FNG间沿着Y方向配置多个存储器柱MP。由此，不用在插塞区域中将配线层33、34-0～34-7、及35通过存储器沟槽MT分离为多个，因此，能够抑制配线宽度及配线间距离变窄，而可降低图案倒塌的可能性。
进而，如果是本实施方式的构成，那么能够在与电极HW对应的牺牲层50的侧面形成狭缝SLT而实施置换，因此，能够从并非孔而呈线形状的大面积供给湿蚀刻用的溶液(H3PO4)，所以能够抑制因牺牲层50的去除及空隙的填埋不足引起的配线层的形成不良。
进而，如果是本实施方式的构成，那么在电极HW上不形成存储器柱MP，而能够确保电极HW的配线宽度，因此能够抑制配线电阻增加。
进而，由于能够抑制配线层33、34-0～34-7、及35的配线电阻增加，所以能够抑制配线层33、34-0～34-7、及35中的电压施加时的升压期间增加。因此，能够抑制半导体存储装置的处理速度降低。
2.第2实施方式
接下来，对第2实施方式进行说明。在第2实施方式中，对形成与2个串单元SU对应的存储器沟槽MT的情况进行说明。以下，仅对与第1实施方式的不同之处进行说明。
2.1存储单元阵列的电路构成
首先，利用图16对存储单元阵列11的电路构成进行说明。图16表示1个区块BLK中的存储单元阵列11的电路图。
如图16所示，存储器组MG包含2个存储器串MSa及MTb与全局选择晶体管GST1。更具体来说，存储器串MSa及MSb的构成与第1实施方式的图2相同。选择晶体管STa1的漏极与选择晶体管STb1的漏极共通连接于全局选择晶体管GST1的源极。全局选择晶体管GST1的漏极连接于任一条位线BL。
串单元SU内的多个全局选择晶体管GST1的栅极共通连接于全局选择栅极线GSGD。更具体来说，串单元SU0内的多个全局选择晶体管GST1的栅极共通连接于全局选择栅极线GSGD0。同样地，串单元SU1内的多个全局选择晶体管GST1的栅极共通连接于全局选择栅极线GSGD1。各全局选择栅极线GSGD由行解码器12独立地控制。
串单元SU0及SU1内的多个选择晶体管STa1的栅极共通连接于选择栅极线SGDa0。同样地，串单元SU0及SU1内的多个选择晶体管STb1的栅极共通连接于选择栅极线SGDb0。
因此，在选择串单元SU0的存储器串MSa的情况下，对全局选择栅极线GSGD0及选择栅极线SGDa0施加高电平的电压。由此，将串单元SU0的全局选择晶体管GST1及选择晶体管STa1设为接通状态。在选择串单元SU0的存储器串MSb的情况下，对全局选择栅极线GSGD0及选择栅极线SGDb0施加高电平的电压。由此，将串单元SU0的全局选择晶体管GST1及选择晶体管STb1设为接通状态。同样地，在选择串单元SU1的存储器串MSa的情况下，对全局选择栅极线GSGD1及选择栅极线SGDa0施加高电平的电压，在选择串单元SU1的存储器串MSb的情况下，对全局选择栅极线GSGD1及选择栅极线SGDb0施加高电平的电压。
2.2存储单元阵列的平面构成
接下来，利用图17对存储单元阵列11的平面构成进行说明。图17是表示串单元SU0及SU1的一部分的俯视图。此外，在图17的例子中，省略位线BL的一部分及层间绝缘膜。
如图17所示，在本实施方式中，串单元SU0与SU1共有字线WL以及选择栅极线SGD及SGS，针对串单元SU0及SU1设置着1个存储器沟槽MT。存储器沟槽MT将作为选择栅极线SGS发挥功能的配线层33、作为字线WL0～WL7发挥功能的配线层34-0～34-7、及作为选择栅极线SGD发挥功能的配线层35分离为2个。配线层33、34-0～34-7、及35与第1实施方式同样地，分别包含电极HW与多个电极FNG。另外，存储器沟槽MT以在单元区域中将多个电极FNG分别分离的方式具有矩形的波型形状。
在配线层35的上方，形成着作为全局选择栅极线GSGD发挥功能的配线层42。配线层42由沿X方向延伸的狭缝GST及狭缝SLT分离为2个，且各自作为全局选择栅极线GSGD0及GSGD1发挥功能。
在单元区域中，在沿Y方向延伸的电极FNG之间形成着贯通配线层33、34-0～34-7、35、及42的存储器柱MP。更具体来说，沿着Y方向配置着与串单元SU0对应的8个存储器柱MP及与串单元SU1对应的8个存储器柱MP，且各自沿着X方向交错排列地配置。
本实施方式中，在插塞区域整体形成着配线层33、34-0～34-7、35、及42。而且，接触插塞CP1的侧面由绝缘层43覆盖，以使配线层33、34-0～34-7、35、及42与接触插塞CP1不相接。
在阶梯区域，分别设置着与全局选择栅极线GSGD、字线WL、以及选择栅极线SGD及SGS对应的阶面。
在串单元SU0及SU1中，在沿X方向延伸且不与狭缝GST相接的侧面设置着狭缝SLT。
2.3存储单元阵列的截面构成
接下来，利用图18及19对存储单元阵列11的截面构成进行说明。图18是沿着图17所示的A1-A2线的存储单元阵列11的剖视图。图19是沿着图17所示的B1-B2线的存储单元阵列11的剖视图。此外，为了简化说明，在图18及19的例子中，省略接触插塞CP2及位线BL。
如图18所示，在存储器沟槽MT上形成着配线层42。配线层42包含导电材料，例如可使用W或TiN等金属材料、或Si等半导体。以下，在本实施方式中，对与配线层33、34-0～34-7、及35同样地配线层42使用W及TiN的情况进行说明。配线层42与配线层33、34-0～34-7、及35同样地，例如通过置换形成。
在单元区域中，形成着贯通配线层33、34-0～34-7、35、及42且底面与配线层32相接的存储器柱MP。
在插塞区域中，形成着贯通配线层33、34-0～34-7、35、及42且底面与配线层41相接的接触插塞CP1，接触插塞CP1的侧面由绝缘层43覆盖。绝缘层43例如使用SiO2。此外，与第1实施方式同样地，配线层41成为包含形成在半导体衬底30上的晶体管的周边电路的最上配线层。
在阶梯区域中，配线层33、34-0～34-7、35、及42沿着X方向呈阶梯状地引出而形成阶面。在各阶面上形成着接触插塞CP3。
如图19所示，配线层42由狭缝GST分离。在图19的例子中，相对于狭缝GST配置在纸面左侧的配线层42作为全局选择栅极线GSGD0发挥功能。另一方面，相对于狭缝GST配置在纸面右侧的配线层42作为全局选择栅极线GSGD1发挥功能。
在纸面左侧的串单元SU0的侧面、及纸面右侧的串单元SU1的侧面形成着沿X方向延伸的狭缝SLT。配线层33、34-0～34-7、35、及42分别与狭缝SLT的侧面相接。
2.4存储单元阵列的形成方法
接下来，利用图20～25对存储单元阵列11的形成方法进行说明。图20～25分别表示利用图17～19说明的串单元SU0及SU1的平面、A1-A2截面、及B1-B2截面。
以下，在本实施方式中，对通过置换形成配线层33、34-0～34-7、35、及42的情况进行说明。
如图20所示，与第1实施方式的图7及8同样地，形成与配线层33、34-0～34-7、及35对应的10层牺牲层50之后，形成存储器沟槽MT。
如图21所示，形成与配线层42对应的牺牲层50之后，形成绝缘层31。此时，在阶梯区域中，11层牺牲层50呈阶梯状地引出。
如图22所示，形成存储器柱MP及接触插塞CP1。更具体来说，首先，像利用第1实施方式的图9所说明的那样形成存储器柱MP。接着，加工与接触插塞CP1对应的孔，在孔的侧面形成绝缘层43。然后，将孔内利用TiN与W填埋而形成接触插塞CP1。
如图23所示，形成绝缘层31将存储器柱MP及接触插塞CP1的上表面被覆之后，加工形成底面到达至配线层32的狭缝SLT。接着，进行置换，形成配线层33、34-0～34-7、35、及42。接着，利用例如SiO2填埋狭缝SLT。
如图24所示，加工形成狭缝GST，将配线层42分离之后，利用例如SiO2填埋狭缝GST内部。
如图25所示，像利用第1实施方式的图13～15所说明的那样，一并形成接触插塞V0、CP4、及CP3、以及配线层VL。
2.5本实施方式的效果
如果是本实施方式的构成，那么可获得与第1实施方式相同的效果。
进而，如果是本实施方式的构成，那么针对多个串单元SU形成2个狭缝SLT，因此能够抑制存储单元阵列11中的狭缝SLT的面积增加。因此，能够抑制芯片面积的增加。
此外，在本实施方式中，对2个串单元SU共有选择栅极线SGD的构成进行了说明，但也可以是3个以上的串单元SU共有选择栅极线SGD。
3.第3实施方式
接下来，对第3实施方式进行说明。在第3实施方式中，对利用不同材料形成第1实施方式中说明的电极HW与电极FNG的情况进行说明。以下，仅对与第1实施方式的不同之处进行说明。
3.1存储单元阵列的平面构成
首先，利用图26对存储单元阵列11的平面构成进行说明。图26是表示串单元SU0的一部分的俯视图。此外，在图26的例子中，省略位线BL及层间绝缘膜。
如图26所示，在本实施方式中，第1实施方式中说明的电极HW与电极FNG的导电材料不同。配线层53、54-0～54-7、及55相当于第1实施方式中说明的配线层33、34-0～34-7、及35的电极HW，配线层63、64-0～64-7、及65相当于第1实施方式中说明的配线层33、34-0～34-7、及35的电极FNG及阶面。
3.2存储单元阵列的截面构成
接下来，利用图27及28对存储单元阵列11的截面构成进行说明。图27是沿着图26所示的A1-A2线的存储单元阵列11的剖视图。图28是图26所示的沿Y方向延伸的存储器沟槽MT上未配置的沿着D1-D2线的存储单元阵列11的剖视图。此外，为了简化说明，在图28及图29的例子中，省略接触插塞CP2及位线BL。
如图27所示，在配线层32上，在Z方向上隔开地积层着作为选择栅极线SGS的电极FNG发挥功能的配线层63、作为字线WL0～WL7的电极FNG发挥功能的配线层64-0～64-7、及作为选择栅极线SGD的电极FNG发挥功能的配线层65。配线层63、64-0～64-7、及65包含导电材料，例如使用多晶Si。
本实施方式的存储器柱MP包含绝缘层52、阻挡绝缘膜36、电荷蓄积层37、隧道绝缘膜38、半导体层39及39B、及核心层40。绝缘层52例如使用氧化铝(AlOX)。更具体来说，在孔AH的侧面依次积层着绝缘层52、阻挡绝缘膜36、电荷蓄积层37、隧道绝缘膜38。在孔AH内，形成着侧面与隧道绝缘膜38相接且底面与配线层32相接的半导体层39，半导体层39的内部由核心层40填埋。进而，在核心层40上形成着半导体层39B作为盖层。
在插塞区域中，形成着贯通配线层63、64-0～64-7、及65且底面与配线层41相接的接触插塞CP1，接触插塞CP1的侧面由绝缘层43覆盖。
如图28所示，在Z方向上隔开地积层着作为选择栅极线SGS的电极HW发挥功能的配线层53、作为字线WL0～WL7的电极HW发挥功能的配线层54-0～54-7、及作为选择栅极线SGD的电极HW发挥功能的配线层55。配线层53、54-0～54-7、及55分别与配线层63、64-0～64-7、及65的侧面相接。配线层53、54-0～54-7、及55包含导电材料，使用例如Ti、TiN、及W的积层膜。
3.3存储单元阵列的形成方法
接下来，利用图29～33对存储单元阵列11的形成方法进行说明。图29～33分别表示利用图26～28说明的串单元SU0的平面、A1-A2截面、及沿着D1-D2的截面(以下，称为“D1-D2截面”)。
如图29所示，在配线层32的上方，在各个层间介置绝缘层31而形成配线层63、64-0～64-7、及65。此时，在阶梯区域中，以配线层63、64-0～64-7、及65成为阶梯状的方式进行加工。然后，在配线层65上进而形成绝缘层31，并使表面平坦化。接着，加工存储器沟槽MT，利用例如SiO2填埋存储器沟槽MT的内部。
如图30所示，与第1实施方式的图9～11同样地，形成存储器柱MP及接触插塞CP1。接着，形成绝缘层31之后，加工底面到达至配线层32的狭缝SLT。此时，配线层63、64-0～64-7、及65的侧面露出于狭缝SLT内。
如图31所示，通过湿蚀刻，从狭缝SLT蚀刻配线层63、64-0～64-7、及65的端部，在形成电极HW的区域形成空隙GP。
如图32所示，依次形成Ti、TiN、及W而填埋空隙GP。接着，将狭缝SLT的侧面及表面的绝缘层31上的Ti、TiN、及W去除，形成配线层53、54-0～54-7、及55。
如图33所示，利用SiO2填埋狭缝SLT。接着，与第1实施方式的图13～15同样地，形成接触插塞V0、CP4、及CP3、以及配线层VL。
3.4本实施方式的效果
如果是本实施方式的构成，那么可获得与第1实施方式相同的效果。
进而，如果是本实施方式的构成，那么通过对电极HW使用低电阻的材料，能够抑制配线电阻增加。更具体来说，例如即使在对电极FNG使用电阻高于W的多晶Si的情况下，通过对电极HW使用低电阻的W等金属材料，也能够抑制从阶面到存储器柱MP为止的配线电阻的增加。
此外，也可将第2实施方式与第3实施方式组合。
4.第4实施方式
接下来，对第4实施方式进行说明。在第4实施方式中，对在第3实施方式中说明的存储单元阵列11中在配线间形成气隙的情况进行说明。以下，对与第3实施方式的不同之处进行说明。
4.1存储单元阵列的截面构成
首先，利用图34～36对存储单元阵列11的截面构成进行说明。图34是沿着图26所示的A1-A2线的存储单元阵列11的剖视图。图35是沿着图26所示的D1-D2线的存储单元阵列11的剖视图。图36是图35的区域RB中的存储器柱MP的放大图。此外，为了简化说明，在图34及35的例子中，省略接触插塞CP2及位线BL。
如图34及35所示，在配线层63、64-0～64-7、及65的层间、及配线层53、54-0～54-7、及55的层间形成着气隙AG。
在插塞区域中，交替地积层着10层配线层63、64-0～64-7、及65、及形成气隙AG时使用的9层牺牲层73。插塞区域的牺牲层73在下述气隙AG的形成步骤中也不被蚀刻。此外，也可将插塞区域的牺牲层73同样去除而在插塞区域形成气隙AG。
而且，形成着贯通配线层63、64-0～64-7、及65及9层牺牲层73且底面与配线层41相接的接触插塞CP1，接触插塞CP1的侧面由绝缘层43覆盖。
其它构成与第3实施方式的图27及28相同。
如图36所示，配线层54-6、54-7、及55中，上表面、底面、及与配线层64-6、64-7、及65分别相接的侧面由障壁层70被覆，且内部由导电层71填埋。例如，障壁层70使用Ti及TiN，导电层71使用W。配线层64-6、64-7、及65沿Y方向延伸，且与存储器柱MP的绝缘层52分别相接。而且，以被覆存储器柱MP、配线层64-6、64-7、及65、以及配线层54-6、54-7、及55的方式形成绝缘层72，在由绝缘层72及狭缝SLT包围的区域形成着气隙AG。绝缘层72例如使用SiO2。
4.2存储单元阵列的形成方法
接下来，利用图37～39对存储单元阵列11的形成方法进行说明。
如图37所示，在配线层32上形成绝缘层31之后，交替地积层10层配线层63、64-0～64-7、及65与9层牺牲层73。牺牲层73例如使用SiN。然后，在阶梯区域中，以配线层63、64-0～64-7、及65成为阶梯状的方式进行加工。接着，在配线层65上进而形成绝缘层31之后，加工存储器沟槽MT，利用例如SiO2填埋存储器沟槽MT的内部。
如图38所示，与第3实施方式的图32同样地，形成配线层53、54-0～54-7、及55之后，将牺牲层73通过湿蚀刻去除而形成气隙AG。
如图39所示，形成未图示的绝缘层72之后，利用SiO2填埋狭缝SLT。
4.3本实施方式的效果
如果是本实施方式的构成，那么可获得与第1实施方式相同的效果。
进而，如果是本实施方式的构成，那么能够在选择栅极线SGS与字线WL之间、字线WL间、字线WL与选择栅极线SGD之间形成气隙。由此，可降低字线WL的配线间电容而减少RC(Resistor-Capacitor，电阻-电容)延迟。因此，可提高半导体存储装置的处理能力。
进而，如果是本实施方式的构成，那么通过形成气隙，可减少字线WL间的漏电流而提高耐压。因此，可提高半导体存储装置的可靠性。
进而，如果是本实施方式的构成，那么可降低字线WL的配线间电容，因此，可减小Z方向上的字线WL的间隔。由此，可使半导体存储装置高集成化。
此外，也可将第1及第2实施方式与第4实施方式组合。也就是说，在第1及第2实施方式中也可形成气隙。
5变化例等
所述实施方式的半导体存储装置包含：半导体衬底(30)；第1配线层(WLa7)，位于半导体衬底上方，且包含第1电极(FNG)及第2电极(HW)，所述第1电极(FNG)沿与半导体衬底平行的第1方向(Y方向)延伸，所述第2电极(HW)沿与第1方向交叉且与半导体衬底平行的第2方向(X方向)延伸，并且与第1电极的一端相接；第2配线层(WLb7)，包含第3电极(FNG)及第4电极(HW)，所述第3电极(FNG)与第1电极在第2方向上相邻地配置且沿第1方向延伸，所述第4电极(HW)沿第2方向延伸且与第3电极的一端相接；第1半导体层(39)，设置在第1电极与第3电极之间且沿与半导体衬底垂直的第3方向(Z方向)延伸；第1存储部(MCa7)，设置在第1半导体层与第1电极之间；第2存储部(MCb7)，设置在第1半导体层与第3电极之间；及第1位线(BL)，设置在第1半导体层的上方，沿第1方向延伸且与第1半导体层电连接。
通过应用所述实施方式，可提供一种能够提高可靠性的半导体存储装置。此外，实施方式并不限定于所述说明的方式，可进行各种变化。
进而，第1至第4实施方式能够在可能的范围内进行组合。
进而，所述实施方式中的“连接”也包含中间介置例如晶体管或电阻等其它某个构件而间接地连接的状态。
已对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而提出的，并不意图限定发明的范围。这些新颖的实施方式能以其它多种方式实施，能够在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。

Claims (18)

1.一种半导体存储装置，具有：
半导体衬底；
第1配线层，位于半导体衬底上方，且包含第1电极及第2电极，所述第1电极沿与所述半导体衬底平行的第1方向延伸，所述第2电极沿与所述第1方向交叉且与所述半导体衬底平行的第2方向延伸，并且与所述第1电极的一端相接；
第2配线层，包含第3电极及第4电极，所述第3电极与所述第1电极在所述第2方向上相邻地配置，与所述第1电极不电连接，且沿所述第1方向延伸，所述第4电极沿所述第2方向延伸，且与所述第3电极的一端相接；
第1半导体层，设置在所述第1电极与所述第3电极之间，且沿与所述半导体衬底垂直的第3方向延伸；
第1存储部，设置在所述第1半导体层与所述第1电极之间；
第2存储部，设置在所述第1半导体层与所述第3电极之间；及
第1位线，设置在所述第1半导体层的上方，沿所述第1方向延伸，且与所述第1半导体层电连接。
2.根据权利要求1所述的半导体存储装置，其还具有：
第2半导体层，设置在所述第1电极与所述第3电极之间，且沿所述第3方向延伸；
第3存储部，设置在所述第1电极与所述第2半导体层之间；
第4存储部，设置在所述第3电极与所述第3半导体层之间；及
第2位线，设置在所述第1及第2半导体层的上方，与所述第1位线相邻，沿所述第1方向延伸，且与所述第2半导体层电连接。
3.根据权利要求2所述的半导体存储装置，其中
所述第1配线层还包含第5电极，所述第5电极与所述第3电极在所述第2方向上相邻地配置，沿所述第1方向延伸，且一端与所述第2电极相接，
所述第2配线层还包含第6电极，所述第6电极与所述第5电极在所述第2方向上相邻地配置，沿所述第1方向延伸，且一端与所述第4电极相接。
4.根据权利要求3所述的半导体存储装置，其还具有：
多个第3半导体层，设置在所述第3电极与所述第5电极之间，沿所述第3方向延伸，且沿着所述第1方向配置；及
多个第4半导体层，设置在所述第5电极与所述第6电极之间，沿所述第3方向延伸，且沿着所述第1方向配置。
5.根据权利要求1所述的半导体存储装置，其中所述第1及第2存储部分别包含第1绝缘层、电荷蓄积层、及第2绝缘层。
6.根据权利要求1所述的半导体存储装置，其还具有第3配线层，所述第3配线层设置在所述半导体衬底与所述第1及第2配线层之间，沿所述第1方向延伸，且上表面与所述第1半导体层的底面相接。
7.根据权利要求1所述的半导体存储装置，其中所述第1半导体层具有所述第1方向上的直径比所述第2方向上的直径长的圆筒形状。
8.根据权利要求1所述的半导体存储装置，其还具有：
第1插塞，设置在所述第1半导体层上；及
第3配线层，设置在所述第1插塞上，与所述第1位线电连接，且沿所述第1方向延伸。
9.根据权利要求8所述的半导体存储装置，其中所述第3配线层的所述第1方向上的长度比所述第1半导体层的所述第1方向上的长度长。
10.根据权利要求1所述的半导体存储装置，其中
所述第1配线层还包含第1连接部，所述第1连接部沿所述第1方向延伸，端部连接于所述第2电极的端部，且在上表面连接着第1插塞，
所述第2配线层还包含第2连接部，所述第2连接部沿所述第1方向延伸，端部连接于所述第4电极的端部，且在上表面连接着第2插塞。
11.根据权利要求6所述的半导体存储装置，其还具有：
多个第1绝缘层，隔开地积层在所述半导体衬底上方；
第1插塞，贯通所述多个第1绝缘层，在所述第1方向上设置在所述第2电极与所述第1电极之间，上表面位于与所述第1半导体层的上表面相同的高度，且底面位于所述第3配线层的下层；及
第2绝缘层，设置在所述第1插塞的侧面。
12.根据权利要求6所述的半导体存储装置，其还具有第1插塞，所述第1插塞贯通所述第1电极，侧面由第1绝缘层覆盖，上表面位于与所述第1半导体层的上表面相同的高度，且底面位于所述第3配线层的下层。
13.根据权利要求2所述的半导体存储装置，其还具有：
第3配线层，设置在所述第1配线层的上方，且包含设置在所述第1电极的上方的第5电极及设置在所述第2电极的上方的第6电极；
第4配线层，设置在所述第2配线层的上方，且包含设置在所述第3电极的上方的第7电极及设置在所述第4电极的上方的第8电极；
第5配线层，设置在所述第1及第2配线层的上方，沿所述第1方向延伸，且贯通于所述第1半导体层；
第6配线层，设置在所述第1及第2配线层的上方，沿所述第1方向延伸，与所述第3配线层在所述第2方向上相邻，且贯通于所述第2半导体层；
第1晶体管，设置在所述第5电极与所述第1半导体层之间；
第2晶体管，设置在所述第5电极与所述第2半导体层之间；
第3晶体管，设置在所述第6电极与所述第1半导体层之间；
第4晶体管，设置在所述第6电极与所述第2半导体层之间；
第3晶体管，设置在所述第5配线层与所述第1半导体层之间；及
第4晶体管，设置在所述第6配线层与所述第2半导体层之间。
14.根据权利要求13所述的半导体存储装置，其中
在选择所述第1存储部的情况下，对所述第3及第5配线层施加第1逻辑电平的电压，对所述第4及第6配线层施加第2逻辑电平的电压，
在选择所述第2存储部的情况下，对所述第4及第5配线层施加所述第1逻辑电平的电压，对所述第3及第6配线层施加所述第2逻辑电平的电压，
在选择所述第3存储部的情况下，对所述第3及第6配线层施加所述第1逻辑电平的电压，对所述第4及第5配线层施加所述第2逻辑电平的电压，
在选择所述第4存储部的情况下，对所述第4及第6配线层施加所述第1逻辑电平的电压，对所述第3及第5配线层施加所述第2逻辑电平的电压。
15.根据权利要求14所述的半导体存储装置，其中所述第1至第4晶体管当施加所述第1逻辑电平的电压时设为接通状态，当施加所述第2逻辑电平的电压时设为断开状态。
16.根据权利要求1所述的半导体存储装置，其中所述第1及第3电极使用第1导电材料，所述第2及第4电极使用与所述第1导电材料不同的第2导电材料。
17.根据权利要求16所述的半导体存储装置，其中所述第1导电材料包含硅，所述第2导电材料包含钨。
18.根据权利要求1所述的半导体存储装置，其中所述第1配线层包含在所述第3方向上隔开地积层的多个第3配线层，且在所述多个第3配线层之间设置着气隙。
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