CN111276394A - 一种分离栅mosfet的制作方法 - Google Patents

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Abstract

本发明公开了一种分离栅MOSFET的制作方法，包括步骤：步骤一、选取表面形成有硅外延层的硅衬底，并依次淀积第一氧化层、氮化硅层、第二氧化层；步骤二、对硅外延层表面刻蚀形成沟槽；步骤三、去除第二氧化层；步骤四、形成分离栅氧化层；步骤五、在沟槽内形成分离栅多晶硅；步骤六、使分离栅多晶硅暴露于分离栅氧化层外；步骤七、去除分离栅多晶硅高出分离栅氧化层的部分；步骤八、去除氮化硅层和第一氧化层；步骤九、热氧化形成栅极氧化层，同时在分离栅多晶硅顶部形成多晶硅间隔离氧化层；步骤十、形成栅极多晶硅。本发明优化了多晶硅间隔离氧化层的形状，增加了其厚度，能够在栅极多晶硅和分离栅多晶硅之间形成良好的隔离，达到了降低漏电与降低寄生电容的效果。

Description

一种分离栅MOSFET的制作方法
技术领域
本发明涉及半导体技术领域，具体为一种分离栅MOSFET的制作方法。
背景技术
沟槽功率MOSFET是继平面VDMOS之后新发展起来的一种高效开关器件，由于其有输入阻抗高，驱动电流小，开关速度快，高温特性好等优点被广泛应用于电力电子领域。高击穿电压，大电流，低导通电阻是功率MOSFET最为关键的指标，击穿电压和导通电阻值相关，在MOSFET设计过程中，不能同时获得高击穿电压和低导通电阻，需要在两者之间相互平衡。
为了尽可能的获得较高的击穿电压和较低的导通电阻，一种新型分离栅结构MOSFET器件应运而生，其相比普通沟槽MOSFET结构，主要特点是增加了一个与源极短接的深沟槽分离栅，然后利用分离栅之间的横向电场起到提高器件耐压的作用。
如图1所示，目前这种分离栅结构MOSFET器件有如下缺点：
1、源极与栅极之间的多晶硅间隔离氧化层(IPO，inter-poly oxide)绝缘不良，导致栅极源极漏电流Igss增加；
2、源极与栅极之间的重叠面积过大，以及多晶硅间隔离氧化层厚度不足，导致源极与栅极之间的电容Cgs大幅增加。
造成上述缺点的主要原因在于，在现有技术的生产工艺中，如图2A至图2D所示，在湿法腐蚀去除沟槽侧壁的分离栅氧化层后，分离栅多晶硅表面会高于分离栅氧化层，在分离栅多晶硅的两侧会形成凹陷结构，导致后续在形成栅氧化层和多晶硅间隔离氧化层时，由于形成的多晶硅间隔离氧化层的厚度很薄，从而会形成“ㄇ”型，使得源极和栅极之间的绝缘不良、重叠面积过大，从而造成上述缺点。
发明内容
本发明的目的在于提供一种分离栅MOSFET的制作方法，通过优化分离栅多晶硅与栅极多晶硅之间的多晶硅间隔离氧化层的形状，增加其厚度，以提升分离栅MOSFET的性能和可靠性。
为解决上述技术问题，本发明提供了一种分离栅MOSFET的制作方法，包括如下步骤：
步骤一、选取表面形成有硅外延层的硅衬底，在所述硅外延层上依次淀积第一氧化层、氮化硅层、第二氧化层；
步骤二、采用光刻工艺，对第二氧化层、氮化硅层、第一氧化层及硅外延层进行刻蚀，形成沟槽；
步骤三、去除第二氧化层；
步骤四、以热氧化方式在所述沟槽内生长氧化层，在所述沟槽底部和侧壁形成分离栅氧化层；热氧化过程会消耗掉沟槽侧壁的硅，使得沟槽的宽度增加。
步骤五、在所述分离栅氧化层形成的沟槽内沉积多晶硅，并对多晶硅进行回刻，在所述沟槽内形成分离栅多晶硅；
步骤六、以湿法腐蚀方式去除位于氮化硅层表面的分离栅氧化层以及位于分离栅多晶硅顶部的沟槽侧壁的分离栅氧化层，以使分离栅多晶硅暴露于分离栅氧化层外；
步骤七、以干法刻蚀方式去除分离栅多晶硅高出分离栅氧化层的部分；硅外延层表面因为有氮化硅层的保护，在做干法刻蚀时，不会影响硅外延层表面与沟槽侧壁的形状；
步骤八、去除氮化硅层和第一氧化层；
步骤九、以热氧化方式在沟槽内生长氧化层，在沟槽侧壁形成栅极氧化层，同时在分离栅多晶硅顶部形成多晶硅间隔离氧化层；
步骤十、在栅极氧化层和多晶硅间隔离氧化层形成的沟槽内沉积多晶硅，并对多晶硅进行回刻，在所述沟槽内形成栅极多晶硅。
进一步地，所述硅衬底具有第一导电类型的重掺杂，所述硅衬底的背面用于形成漏极，所述硅外延层具有第一导电类型的轻掺杂，所述硅外延层用于形成分离栅MOSFET的漂移区。
进一步地，在所述硅外延层中形成有第二导电类型的阱区，所述栅极多晶硅穿过所述阱区，所述栅极多晶硅从侧面覆盖所述阱区并用于在所述阱区侧面形成沟道。
进一步地，步骤四中，所述分离栅氧化层延伸到所述沟槽外部的所述氮化硅层表面。
进一步地，步骤四还包括：通过化学气相沉积(CVD)方式在所述分离栅氧化层上再沉积一层氧化层，以增加所述分离栅氧化层的厚度。
进一步地，在步骤五和/或步骤十中，以低压力化学气相沉积(LPCVD)方式沉积多晶硅。
进一步地，步骤八中，以湿法腐蚀方式去除氮化硅层和第一氧化层。
进一步地，步骤九中，所述热氧化方式为低温湿法氧化方式，温度低于850℃。温度低于850℃的低温湿氧方式能够让多晶硅与单晶硅上生长的氧化层的厚度比值大于4:1，即分离栅多晶硅顶部生长的多晶硅间隔离氧化层的厚度与沟槽侧壁上生长的栅极氧化层的厚度比值大于4：1，使得多晶硅间隔离氧化层的厚度明显增加，优化了分离栅多晶硅与栅极多晶硅之间的结构。
进一步地，所述第一氧化层的厚度为
Figure BDA0002386695280000031
和/或所述氮化硅层的厚度为
Figure BDA0002386695280000032
和/或所述第二氧化层的厚度为
Figure BDA0002386695280000033
进一步地，所述沟槽的深度为2-6μm
与现有技术相比，本发明具有如下有益效果：
(1)本发明采用温度低于850℃的低温湿法氧化方式能够让多晶硅与单晶硅上生长的氧化层的厚度比值大于4:1，使得多晶硅间隔离氧化层的厚度大于四倍的栅极氧化层厚度，优化了多晶硅间隔离氧化层的形状，增加了其厚度，能够在栅极多晶硅和分离栅多晶硅之间形成良好的隔离，达到了降低漏电与降低寄生电容的效果。
(2)本发明在去除分离栅多晶硅高于分离栅氧化层的部分之后，再采用热氧化方式同时生长多晶硅间隔离氧化层和栅极氧化层，可避免多晶硅间隔离氧化层与栅极氧化层之间产生孔洞而降低器件的可靠性，影响器件的工艺参数。
(3)本发明可一次成型满足工艺需求的多晶硅间隔离氧化层和栅极氧化层，不需要对多晶硅间隔离氧化层或栅极氧化层进行进一步加工，有效简化了工艺步骤。
(4)通过在硅外延层表面设置第一氧化层-氮化硅层-第二氧化层的氧化物-氮化物-氧化物(ONO)结构，不仅能够作为硬掩膜，提高掩膜强度，还能够保护沟槽侧壁与硅外延层表面不受刻蚀影响，提高了工艺的稳定性，保证了器件的成品率。在以热氧化方式在沟槽内生长分离栅氧化层时，热氧化过程会消耗掉沟槽侧壁硅外延层的硅，使得氮化硅层在沟槽的顶部阻挡住沟槽的侧壁，对沟槽的侧壁进行保护，在后续干法刻蚀去除分离栅多晶硅高出分离栅氧化层的部分时，氮化硅层能够保护沟槽侧壁与硅外延层表面不受刻蚀影响。
附图说明
图1为现有技术中的分离栅MOSFET的结构示意图；
图2A至图2D为现有技术中分离栅MOSFET的制造方法各步骤中的器件结构示意图；
图3A至图3J为本发明实施例方法的各步骤中的器件结构示意图；
图4为不执行步骤七时的器件结构示意图。
图中：1、硅衬底；2、硅外延层；3、第一氧化层；4、氮化硅层；5、第二氧化层；6、沟槽；7、分离栅氧化层；8、分离栅多晶硅；9、栅极氧化层；10、多晶硅间隔离氧化层；11、栅极多晶硅；12、正面金属层；13、背面金属层；14、阱区；15、源区；16、层间膜；17、孔洞。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图3A至3E所示，是本发明实施例方法的各步骤的器件结构示意图，本发明实施例分离栅MOSFET的制作方法包括如下步骤：
步骤一、如图3A所示，选取表面形成有硅外延层2的硅衬底1，在所述硅外延层上依次淀积第一氧化层3、氮化硅层4、第二氧化层5。较佳地，所述第一氧化层的厚度为
Figure BDA0002386695280000051
和/或所述氮化硅层的厚度为
Figure BDA0002386695280000052
和/或所述第二氧化层的厚度为
Figure BDA0002386695280000053
所述硅衬底1具有第一导电类型的重掺杂，所述硅衬底1的背面用于形成漏极，所述硅外延层2具有第一导电类型的轻掺杂，所述硅外延层2用于形成分离栅MOSFET的漂移区。
步骤二、如图3B所示，采用光刻工艺，对第二氧化层5、氮化硅层4、第一氧化层3及硅外延层2进行刻蚀，形成沟槽6。较佳地，所述沟槽的深度为2-6μm。
步骤三、如图3C所示，通过干法刻蚀或湿法腐蚀方式，去除第二氧化层5。
步骤四、如图3D所示，以热氧化方式在所述沟槽6内生长氧化层，在所述沟槽6底部和侧壁形成一层厚的分离栅氧化层7。热氧化过程会消耗掉沟槽6侧壁硅外延层2的硅，使得沟槽6的宽度增加。需要注意的是，可通过CVD方式在所述分离栅氧化层7上再沉积一层氧化层，以增加所述分离栅氧化层7的厚度，所述分离栅氧化层7延伸到所述沟槽6外部的所述氮化硅层4表面。
步骤五、如图3E所示，在所述分离栅氧化层7形成的沟槽6内沉积多晶硅，并对多晶硅进行回刻，在所述沟槽6内形成分离栅多晶硅8。较佳地，以LPCVD方式沉积上述多晶硅。
步骤六、如图3F所示，以湿法腐蚀方式去除位于氮化硅层4表面的分离栅氧化层7以及位于分离栅多晶硅8顶部的沟槽6侧壁的分离栅氧化层7，使得分离栅多晶硅8暴露于分离栅氧化层7外。
步骤七、如图3G所示，以干法刻蚀方式去除分离栅多晶硅8高出分离栅氧化层7的部分。步骤六中，通过湿法腐蚀方式去除了硅外延层2表面的氧化层，以及沟槽6上部侧壁的氧化层，硅外延层2和沟槽6的单晶硅部分暴露在外，在传统工艺中，若以干法刻蚀方式去除分离栅多晶硅8高出分离栅氧化层7的部分，容易对沟槽6的内壁造成损坏，从而破坏器件结构。在本实施例中，通过在硅外延层2表面沉积氧化物-氮化物-氧化物(ONO)结构，在经过步骤四热氧化处理后，热氧化过程会消耗掉沟槽6侧壁的硅，沟槽6的宽度会增加，使得氮化硅层4在沟槽6的顶部阻挡住沟槽6的侧壁，对沟槽6的侧壁进行保护；再经过步骤六的湿法腐蚀方式处理之后，硅外延层2表面及沟槽6顶部仍然有氮化硅层4作为保护，在进行干法刻蚀时，不会影响硅外延层2表面及沟槽6侧壁的形状。
步骤八、如图3H所示，以湿法腐蚀方式，去除氮化硅层4和第一氧化层3。
步骤九、如图3I所示，以温度低于850℃的低温湿法氧化方式在沟槽6内生长氧化层，在沟槽6侧壁形成栅极氧化层9，同时在分离栅多晶硅8顶部形成多晶硅间隔离氧化层10。温度低于850℃的低温湿氧方式能够让多晶硅与单晶硅上生长的氧化层的厚度比值大于4:1，即分离栅多晶硅8顶部生长的多晶硅间隔离氧化层10的厚度与沟槽6侧壁上生长的栅极氧化层9的厚度比值大于4：1，使得多晶硅间隔离氧化层10的厚度明显增加，改善了多晶硅间隔离氧化层10的形貌。在生长过程中，分离栅多晶硅8表面因被消耗而逐渐变成圆弧状，使得多晶硅间隔离氧化层10也具有较为平滑的圆弧形貌，明显改善了传统工艺形成的“ㄇ”型的多晶硅间隔离氧化层10。
需要注意的是，如果不执行步骤七，去除分离栅多晶硅8高出分离栅氧化层7的部分，在执行步骤九时，由于多晶硅间隔离氧化层10的厚度为栅极氧化层9的4倍以上，会导致如图4所示的情况，多晶硅间隔离氧化层10的底部与栅极氧化层9之间容易产生孔洞17，导致后续在填充栅极多晶硅11时，栅极多晶硅11无法填满孔洞17，降低了器件的可靠性，影响了器件的工艺参数。
步骤十、如图3J所示，在栅极氧化层9和多晶硅间隔离氧化层10形成的沟槽6内沉积多晶硅，并对多晶硅进行回刻，在所述沟槽6内形成栅极多晶硅11。较佳地，以LPCVD方式沉积上述多晶硅。
分离栅MOSFET的其它结构采用现有方法形成，如在所述硅外延层2中形成有第二导电类型阱区14，在阱区14中形成源区15，所述栅极多晶硅11穿过所述阱区，所述栅极多晶硅11从侧面覆盖所述阱区14并用于在所述阱区14侧面形成沟道。所述栅极多晶硅11从侧面覆盖源区15和阱区14，且被栅极多晶硅11侧面覆盖的阱区14的表面用于形成连接源区15和底部硅外延层2沟道。
形成层间膜16将器件覆盖，形成接触孔和正面金属层12，正面金属层12通过接触孔和源区15接触引出源极，正面金属层12通过接触孔和栅极多晶硅11接触引出栅极；形成背面金属层13引出漏极。
对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

Claims (10)

1.一种分离栅MOSFET的制作方法，其特征在于，包括如下步骤：
步骤一、选取表面形成有硅外延层的硅衬底，在所述硅外延层上依次淀积第一氧化层、氮化硅层、第二氧化层；
步骤二、采用光刻工艺，对第二氧化层、氮化硅层、第一氧化层及硅外延层进行刻蚀，形成沟槽；
步骤三、去除第二氧化层；
步骤四、以热氧化方式在所述沟槽内生长氧化层，在所述沟槽底部和侧壁形成分离栅氧化层；
步骤五、在所述分离栅氧化层形成的沟槽内沉积多晶硅，并对多晶硅进行回刻，在所述沟槽内形成分离栅多晶硅；
步骤六、以湿法腐蚀方式去除位于氮化硅层表面的分离栅氧化层以及位于分离栅多晶硅顶部的沟槽侧壁的分离栅氧化层，以使分离栅多晶硅暴露于分离栅氧化层外；
步骤七、以干法刻蚀方式去除分离栅多晶硅高出分离栅氧化层的部分；
步骤八、去除氮化硅层和第一氧化层；
步骤九、以低温湿法氧化方式在沟槽内生长氧化层，在沟槽侧壁形成栅极氧化层，同时在分离栅多晶硅顶部形成多晶硅间隔离氧化层；
步骤十、在栅极氧化层和多晶硅间隔离氧化层形成的沟槽内沉积多晶硅，并对多晶硅进行回刻，在所述沟槽内形成栅极多晶硅。
2.根据权利要求1所述的制作方法，其特征在于，步骤一中，所述硅衬底具有第一导电类型的重掺杂，所述硅衬底的背面用于形成漏极，所述硅外延层具有第一导电类型的轻掺杂，所述硅外延层用于形成分离栅MOSFET的漂移区。
3.根据权利要求2所述的制作方法，其特征在于，在所述硅外延层中形成有第二导电类型的阱区，所述栅极多晶硅穿过所述阱区，所述栅极多晶硅从侧面覆盖所述阱区并用于在所述阱区侧面形成沟道。
4.根据权利要求1所述的制作方法，其特征在于，步骤四中，所述分离栅氧化层延伸到所述沟槽外部的所述氮化硅层表面。
5.根据权利要求1所述的制作方法，其特征在于，步骤四还包括：通过化学气相沉积方式在所述分离栅氧化层上再沉积一层氧化层，以增加所述分离栅氧化层的厚度。
6.根据权利要求1所述的制作方法，其特征在于，在步骤五和/或步骤十中，以低压力化学气相沉积方式沉积多晶硅。
7.根据权利要求1所述的制作方法，其特征在于，步骤八中，以湿法腐蚀方式去除氮化硅层和第一氧化层。
8.根据权利要求1所述的制作方法，其特征在于，步骤九中，所述低温湿法氧化方式的温度低于850℃。
9.根据权利要求1所述的制作方法，其特征在于，所述第一氧化层的厚度为
Figure FDA0002386695270000021
和/或所述氮化硅层的厚度为
Figure FDA0002386695270000022
和/或所述第二氧化层的厚度为
Figure FDA0002386695270000023
10.根据权利要求1所述的制作方法，其特征在于，所述沟槽的深度为2-6μm。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113078067A (zh) * 2021-03-30 2021-07-06 电子科技大学 一种沟槽分离栅器件的制造方法
CN113725078A (zh) * 2021-09-11 2021-11-30 捷捷微电(上海)科技有限公司 一种分离栅mosfet的制作方法
CN113782444A (zh) * 2021-09-13 2021-12-10 济南市半导体元件实验所 一种底部厚氧沟槽mosfet器件的制造方法
CN113851523A (zh) * 2021-09-02 2021-12-28 深圳市威兆半导体有限公司 一种屏蔽栅mosfet及制作方法
CN113972269A (zh) * 2020-07-24 2022-01-25 和舰芯片制造(苏州)股份有限公司 一种sgt功率mosfet的制备方法
CN114068687A (zh) * 2021-11-26 2022-02-18 上海华虹宏力半导体制造有限公司 栅间氧化层的形成方法及屏蔽栅沟槽型器件的形成方法
WO2023016305A1 (zh) * 2021-08-11 2023-02-16 重庆万国半导体科技有限公司 一种分离栅功率器件及其制造方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101238581A (zh) * 2005-08-09 2008-08-06 飞兆半导体公司 在屏蔽的栅极场效应晶体管中形成多晶硅层间电介质的结构和方法
CN101379610A (zh) * 2006-02-10 2009-03-04 飞兆半导体公司 用于功率mosfet应用的低电阻栅极及其制造方法
US20100187602A1 (en) * 2009-01-29 2010-07-29 Woolsey Debra S Methods for making semiconductor devices using nitride consumption locos oxidation
CN103855017A (zh) * 2012-12-03 2014-06-11 上海华虹宏力半导体制造有限公司 形成沟槽型双层栅mos结构两层多晶硅横向隔离的方法
CN105355560A (zh) * 2015-10-27 2016-02-24 上海华虹宏力半导体制造有限公司 具有屏蔽栅的沟槽栅mosfet的制造方法
CN105789043A (zh) * 2014-12-25 2016-07-20 中航（重庆）微电子有限公司 沟槽型半导体器件及其制作方法
CN106887465A (zh) * 2017-01-04 2017-06-23 上海华虹宏力半导体制造有限公司 沟槽型双层栅mosfet的制作方法
CN108172517A (zh) * 2017-12-29 2018-06-15 中航（重庆）微电子有限公司 一种屏蔽栅沟槽mosfet制造方法
CN108364870A (zh) * 2018-01-23 2018-08-03 西安龙腾新能源科技发展有限公司 改善栅极氧化层质量的屏蔽栅沟槽mosfet制造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101238581A (zh) * 2005-08-09 2008-08-06 飞兆半导体公司 在屏蔽的栅极场效应晶体管中形成多晶硅层间电介质的结构和方法
CN101379610A (zh) * 2006-02-10 2009-03-04 飞兆半导体公司 用于功率mosfet应用的低电阻栅极及其制造方法
US20100187602A1 (en) * 2009-01-29 2010-07-29 Woolsey Debra S Methods for making semiconductor devices using nitride consumption locos oxidation
CN103855017A (zh) * 2012-12-03 2014-06-11 上海华虹宏力半导体制造有限公司 形成沟槽型双层栅mos结构两层多晶硅横向隔离的方法
CN105789043A (zh) * 2014-12-25 2016-07-20 中航（重庆）微电子有限公司 沟槽型半导体器件及其制作方法
CN105355560A (zh) * 2015-10-27 2016-02-24 上海华虹宏力半导体制造有限公司 具有屏蔽栅的沟槽栅mosfet的制造方法
CN106887465A (zh) * 2017-01-04 2017-06-23 上海华虹宏力半导体制造有限公司 沟槽型双层栅mosfet的制作方法
CN108172517A (zh) * 2017-12-29 2018-06-15 中航（重庆）微电子有限公司 一种屏蔽栅沟槽mosfet制造方法
CN108364870A (zh) * 2018-01-23 2018-08-03 西安龙腾新能源科技发展有限公司 改善栅极氧化层质量的屏蔽栅沟槽mosfet制造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113972269A (zh) * 2020-07-24 2022-01-25 和舰芯片制造(苏州)股份有限公司 一种sgt功率mosfet的制备方法
CN113078067A (zh) * 2021-03-30 2021-07-06 电子科技大学 一种沟槽分离栅器件的制造方法
WO2023016305A1 (zh) * 2021-08-11 2023-02-16 重庆万国半导体科技有限公司 一种分离栅功率器件及其制造方法
CN113851523A (zh) * 2021-09-02 2021-12-28 深圳市威兆半导体有限公司 一种屏蔽栅mosfet及制作方法
CN113851523B (zh) * 2021-09-02 2022-12-13 深圳市威兆半导体股份有限公司 一种屏蔽栅mosfet及制作方法
CN113725078A (zh) * 2021-09-11 2021-11-30 捷捷微电(上海)科技有限公司 一种分离栅mosfet的制作方法
CN113782444A (zh) * 2021-09-13 2021-12-10 济南市半导体元件实验所 一种底部厚氧沟槽mosfet器件的制造方法
CN114068687A (zh) * 2021-11-26 2022-02-18 上海华虹宏力半导体制造有限公司 栅间氧化层的形成方法及屏蔽栅沟槽型器件的形成方法

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